WO2005038930A2 - Verfahren zum strukturieren und feldeffekttransistoren - Google Patents

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    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention relates to a method for structuring.
  • the smallest possible structural widths should be able to be generated with the method, i.e. Structure widths less than one hundred nanometers or even less than fifty nanometers.
  • phase masks which exploit interference effects
  • trimming in which a structure is etched isotropically in order to reduce its dimensions.
  • the method is also intended in particular to offer the possibility of increasing the mechanical strength of structures with a minimal structure width.
  • field-effect transistors are to be specified, in particular a double-fin field-effect transistor.
  • the object related to the method is achieved by a method with the features specified in claim 1. Further developments are specified in the subclaims.
  • the invention is based on the consideration that all known methods have disadvantages.
  • the spacer technique thus leads to rounded spacers which impair the dimensional stability of a structure etched with the spacers.
  • Phase masks are very expensive in comparison to photomasks which do not exploit any interference effects.
  • the trimming leads to comparatively rough structures which are not true to size due to inhomogeneous etching conditions.
  • auxiliary layer to a carrier material, the auxiliary layer being either an inorganic layer or an organic layer, in particular a resist layer,
  • the filler material being an inorganic material or an organic material, for example a resist.
  • the widening of the recess is carried out with an etch back step, which is also referred to as a pull-back step.
  • the widening creates a recess with a T-shaped cross section.
  • the widening can also be limited to a part of the edge of the recess by an additional masking step, in particular by an additional photolithographic method, so that in particular only one structure is generated per recess.
  • an additional masking step in particular by an additional photolithographic method, so that in particular only one structure is generated per recess.
  • the additional masking step can be avoided by a suitable choice of the dimensions of the recess.
  • the auxiliary layer and the carrier material for producing the recess are structured using a photolithographic process. Photolithography limits the smallest lateral dimension of the recess and thus the dimensions between the structures to be created. However, this is acceptable, since in many cases the distances between structures are considerably larger than the minimum structure width of the structures themselves. If the auxiliary layer is a resist layer, intermediate layers are used so that initially only the upper resist layer but not the auxiliary layer is removed.
  • the filling material is planarized prior to the additional structuring, e.g. with a CMP process in order to obtain a dimensionally stable filling structure and thus a dimensionally accurate subsequent structuring.
  • planarizing e.g. selective filling with selective oxidation.
  • the carrier material contains a hard mask layer which is structured using the filling material.
  • the mask layer then serves, for its part, for structuring a substrate, for example for producing a semiconductor circuit, in particular for producing gate electrodes, for example from polycrystalline silicon, from metal or from a layer sequence of metal and polycrystalline silicon.
  • the hard mask layer is, however, also used to produce a so-called stencil mask, ie a mask with which a photolithographic process, for example electron projection lithography, is subsequently carried out with an imaging scale of 1: 1.
  • stencil mask ie a mask with which a photolithographic process, for example electron projection lithography
  • the mask layer and the auxiliary layer there is, for example, only one in comparison to the mask layer or
  • Auxiliary layer thin intermediate layer the thickness of which is less than a third of the thinner of the two layers, for example.
  • the intermediate layer serves, for example, to improve mechanical adhesion or to absorb mechanical stresses.
  • the carrier material contains a semiconductor material, in particular a single-crystalline semiconductor material, from which a semiconductor circuit or a mask is produced.
  • the recess then already defines, for example, the one side surface of a fin for a FinFET.
  • At least one layer is deposited or grown in the widened recess before filling, in particular an electrically insulating layer for producing a gate dielectric and an electrically conductive layer for producing a gate electrode of a field effect transistor.
  • the layer introduced into the recess can in turn be structured using the method according to the invention, so that short gate lengths are easily generated.
  • a further recess located next to the recess filled with the filling material is filled with a further filling material before the filling material used for structuring is removed.
  • the filling material used for structuring is only removed after the further recess has been filled, so that even thin structures between the two recesses are supported laterally at all times. The structures can neither tip over nor tilt sideways.
  • the filling material is only partially removed from the recess, part of the bottom of the recess being exposed and another part of the bottom of the recess remaining covered with filling material.
  • the rest of the filling material serves as mechanical support and is only removed after further process steps have been carried out, e.g. after the deposition of at least one further layer or after carrying out an oxidation.
  • the rest of the filling material remains in an integrated circuit arrangement.
  • a semiconductor material is oxidized in the area between the cutout and the further cutout in order to improve the electrical properties of a transistor, in particular in order to avoid parasitic capacitances under drain or source contact pads.
  • the oxidation is preferably carried out before the filler material is removed from the recess or before the filler material is completely removed from the recess and preferably after the creation of an oxidation protection layer on at least one
  • a double-fin field-effect transistor according to the invention is characterized in comparison to a single-fin
  • Field effect transistor characterized by improved and new electrical properties that open up new applications.
  • Field effect transistors with more than two fins per transistor are also manufactured, for example with three, four or five fins.
  • the fin is, for example, thermally underoxidized and preferably completely electrically insulated from the silicon wafer.
  • Such transistors can be easily manufactured if the mechanical stability, the fin is always supported on a wall, for example by the filler material or by another filler material that is applied after structuring with the aid of the filler material contained in the recess.
  • Projection for the active area of the transistor side walls of different lengths the difference being greater than one nanometer, greater than three nanometers or greater than five nanometers. This offers the possibility of carrying out the etching stop with the first structuring and with the second structuring with larger tolerances. Underoxidation of the projections is also facilitated.
  • FIGS. 1A to 1D production stages of an exemplary embodiment for producing a hard mask or for the direct structuring of a semiconductor substrate
  • FIGS. 2A to 2D production stages of an exemplary embodiment for producing a double-fin field effect transistor with or without underoxidation
  • FIGS. 3A and 3B show further production stages for the production of the double-fin field effect transistor.
  • FIGS. 1A to 1D show production stages of an exemplary embodiment for producing a hard mask or for the direct structuring of a semiconductor substrate. The manufacture of the hard mask is first explained.
  • a hard mask layer 12 is applied to a silicon wafer, the thickness of which depends, for example, on the height of a structure to be produced later with the finished hard mask.
  • the thickness of the hard mask layer 12 corresponds to the height of a gate or the height of a fin for a FinFET.
  • the thickness of the hard mask layer 12 is, for example, 40 nanometers.
  • auxiliary layer 14 is then applied to the hard mask layer 12, which consists of a different material than the hard mask layer 12.
  • the hard mask layer 12 consists of TEOS (Tetra Ethyl Ortho Silicate) and the auxiliary layer 14 made of silicon nitride or another nitride.
  • the hard mask layer 12 consists of a nitride and the auxiliary layer 14 consists of TEOS.
  • a thin intermediate layer or an intermediate layer sequence is applied.
  • the auxiliary layer 14 is then applied to the intermediate layer or the intermediate layer sequence.
  • the auxiliary layer 14 has In the exemplary embodiment, layer 14 has a thickness in the range from fifty nanometers to one hundred nanometers.
  • a resist layer 16 e.g. Photoresist
  • auxiliary layer 14 e.g. a thin antireflection layer, for example, optionally being applied beforehand.
  • the resist layer 16 is then irradiated, in particular exposed, and developed in accordance with a pattern.
  • the lithography process is not critical since the minimum structure widths to be produced are larger than one hundred nanometers or at least larger than fifty nanometers.
  • a pattern is, for example, a rectangular area with optional extensions for later source and drain contact pads.
  • the auxiliary layer 14 is then patterned according to the resist layer 16 using an anisotropic etching process, e.g. with a reactive ion etching (RIE - Reactive Ion Etching), whereby a recess 18 is created.
  • the recess 18 is then also extended into the hard mask layer 12 using an anisotropic etching process, so that the bottom of the recess extends as far as the semiconductor substrate 10.
  • the semiconductor substrate 10 serves, for example, as an etching stop.
  • the etching conditions during the etching of the recess 18 preferably remain the same and the etching is carried out without interruption. Then, in one embodiment, the residues of the resist layer 16 remaining on the pre-structured auxiliary layer 14 are removed.
  • the resist structures remain on the auxiliary layer 14.
  • the auxiliary layer 14 is also used as a mask if the resist layer 16 has already been removed due to the depth of the recess 18.
  • an isotropic etching back step of the auxiliary layer 14 is then carried out, the auxiliary layer 14 being thinned independently of the direction and selectively with respect to the hard mask layer 12 to form an auxiliary layer 14b.
  • the resist layer 16 is subsequently removed.
  • the auxiliary layer 14 is laterally etched back.
  • the recess 18 is expanded in the region of the auxiliary layer 14b to form a recess 18b. In the area of the hard mask layer 12, however, the dimensions of the recess 18b are unchanged compared to the recess 18.
  • a surface 20 is formed in the recess 18 approximately parallel to the bottom of the recess 18, from which the auxiliary layer is removed during the etching back. For example. is etched back by less than fifty nanometers or by less than twenty nanometers, so that the area 20 also has a corresponding minimum dimension.
  • the recess 18b has a T-shaped cross section due to the widening. The strength of the etch back determines the minimum structure width to be generated.
  • the enlarged recess 18b is then filled with a filler material 22, which differs in terms of its material composition both from the material of the hard mask layer 12 and from the material of the thinned auxiliary layer 14b.
  • a filler material 22 which differs in terms of its material composition both from the material of the hard mask layer 12 and from the material of the thinned auxiliary layer 14b.
  • silicon carbide or polycrystalline silicon is used as filling material.
  • a planarization step is carried out in which the auxiliary layer 14b serves as a stop layer.
  • the auxiliary layer 14b serves as a stop layer.
  • the residues of the thinned auxiliary layer 14b are then removed selectively with respect to the hard mask layer 12 and selectively with the filling material 22 using a wet-chemical or dry-chemical etching method. Projections 24 of the filler material 22, which form part of the hard mask layer 12 in, remain above the surface 20 Cover areas where the hard mask is to be formed.
  • the projections 24 subsequently serve as a mask when structuring the hard mask layer 12, for example using an anisotropic etching process.
  • the semiconductor substrate 10 serves as an etching stop.
  • Hard mask regions 26 arise below the projections 24.
  • the filling material 20 is then removed, for example using a dry chemical etching process or using a wet chemical etching process.
  • the hard mask regions 26 are thus free and can be used for structuring the semiconductor substrate 10.
  • the hard mask regions 26 are close to one another and have a minimum dimension A of the web widths, which is sublithographic and is in particular in the range from 5 nanometers to 50 nanometers.
  • a FinFET can now be manufactured using a conventional method.
  • the next step in making the FinFET is to make the fin of the FinFET.
  • a substrate is used instead of the semiconductor substrate 10, which substrate contains, for example, a polycrystalline silicon layer and a dielectric as a gate stack, which is structured with the aid of the hard mask regions 26 to form gate electrodes.
  • a method is carried out with the same method steps as explained above with reference to FIGS. 1A to 1D.
  • semiconductor substrate is present at the location of the hard mask layer 12, see dashed lines 28.
  • the recess 18 is etched in a time-controlled manner.
  • the etching step using the filler material as a mask is also carried out in a time-controlled manner.
  • side walls of the hard mask regions 26 of different heights can be created, see for example FIG. 2D.
  • height differences of several nanometers are acceptable because, for example, the electrical properties of an FET deteriorate only insignificantly due to the asymmetry that arises.
  • FIGS. 2A to 2D show production stages of an exemplary embodiment for producing a double-fin field effect transistor with or without underoxidation. An exemplary embodiment without underoxidation is first explained.
  • An auxiliary layer 14c for example an oxide layer, in particular a silicon oxide layer, or a nitride layer, in particular a silicon nitride layer, is applied to a semiconductor substrate 10c with or without intermediate deposition of a thin intermediate layer or a thin intermediate layer sequence.
  • the auxiliary layer 14c is structured with the aid of a resist layer 16c in a photolithographic process, a recess 18c being produced.
  • the recess 18c is extended into the semiconductor substrate 10c using the structured resist layer 16c and optionally using the auxiliary layer 14c as a mask. Any residues of the resist layer 16c that are still present can then be removed.
  • auxiliary layer 14c becomes a thinned auxiliary layer 14d, which covers a smaller area than the auxiliary layer 14c, because areas 20c of the semiconductor substrate are exposed in the upper part of an enlarged recess 18d.
  • a thin electrically insulating insulating layer 50 is first produced, for example by thermal oxidation or in a deposition process.
  • the insulating layer 50 consists, for example, of silicon dioxide or of a material with a relative ven dielectric constant greater than 3.9, the value of the dielectric constant of silicon dioxide.
  • the electrical thickness of the insulating layer 50 is, for example, less than 25 nanometers, for example 5 nanometers.
  • a thin gate electrode layer 52 is then applied to the insulating layer 50, which layer layer consists, for example, of a metal or contains a metal.
  • the gate electrode layer 52 consists of highly doped polycrystalline silicon.
  • the thickness of the gate electrode layer 52 is, for example, less than 25 nanometers.
  • a filler material 22c is applied to the gate electrode layer 52, e.g. an electrically conductive material, e.g. doped
  • planarization is carried out, stopping on the auxiliary layer 14d. For example. is planarized using a CMP process. After planarization, the insulating layer 50, the gate electrode layer 52 and the filling material 22c are only present within the recess 18d.
  • the auxiliary layer 14d is selectively removed from the semiconductor substrate 10c, the filler material 22c, the gate electrode layer 52 and, if possible, also selectively from the insulating layer 50.
  • webs or fins 56 are then produced in an anisotropic etching process with the aid of projections 54 of the filling material in the recess 18d.
  • Anisotropic etching may result in a height difference D of, for example, about 5 nanometers between the bottom of the recess 18d and substrate surfaces outside the recess 18d parallel to the bottom of the recess 18d.
  • the free sides of the fins 56 preferably go deeper into the semiconductor substrate 10c than the sides of the fins 56 delimiting the cutout 18c.
  • an insulating layer 60 is produced on the exposed side surfaces of the fins 56 and on the exposed semiconductor substrate 10c, which has the same material composition and the same layer thickness as the insulating layer 50. Both insulating layers 50 and 52 serve in the region of the webs 56 as a gate dielectric of a double-fin field effect transistor.
  • Applied gate electrode layer 62 which consists of the same material and has the same thickness as the gate electrode layer 52.
  • the thin gate electrode 60, 62 and filler 22c serve as mechanical support for the ultra-thin fins 56.
  • gate material 70 is applied, e.g. doped silicon, in particular polycrystalline silicon.
  • the planarization is then carried out, with the filling material 22c serving as a stop. Only then is the filling material 22c removed and replaced by gate material 72, for example by polycrystalline silicon. As a result, the webs 56 are always sufficiently mechanically supported.
  • the gate material 70, 72 and the gate electrode layers 52, 62 are then structured.
  • a photolithographic process and / or a spacer technique is used.
  • a hard mask 74 is optionally used.
  • a trimming step of the hard mask 74 is optionally carried out in order to reduce the gate length.
  • electron beam lithography can be used.
  • the filler material 22c is only removed in a central region of the fins 56 prior to the application of the gate material 70c using an additional lithographic method. At the ends of the webs 56, however, the filling material 22 remains as a support.
  • the gate material 70 and 72 is then deposited simultaneously, so that only one planarization step is required to planarize gate material.
  • the gates are then structured, for example using a hard mask according to the first exemplary embodiment or using a photolithographic step to produce minimal structure widths.
  • a thin oxidation protection layer 80 is deposited.
  • Anisotropic etching is then carried out, so that the oxidation protection layer 80 only remains on the side walls of the fins 56 facing away from the recess 18d.
  • anisotropic etching etching is carried out up to the semiconductor substrate 10c.
  • the RIE is suitable for anisotropic etching.
  • thermal oxidation of the semiconductor substrate 10c is then carried out, oxide regions 82 being formed on the exposed regions of the semiconductor substrate 10c and on the base of the webs 56, which electrically conduct the fins 56 from the semiconductor substrate 10c isolate.
  • the underoxidation of the webs 56 is facilitated if the distance D before the oxidation is already several nanometers. Additionally or alternatively, the anisotropic etching of the oxidation protection layer can also be etched further into the semiconductor substrate 10c, for example by more than 5 nanometers. Underoxidation continues to be an alternative or in addition favors if the semiconductor substrate 10c is etched isotropically before the oxidation, a recess being produced below the fin 56, but the fins 56 are not completely separated from the semiconductor substrate 10c.
  • the mechanical support for the webs 56 forms the filling material 22c during the underoxidation and the possibly isotropic undercutting of the webs, which has either not yet been removed from the recess 18d or only in a partial area of the recess 18d.
  • the further procedure corresponds to the procedure explained with reference to FIG. 2D, i.e. Application of the filling material 70 or 72 according to one of the methods explained.
  • FIGS. 3A and 3B show further production stages for producing a double-fin field effect transistor 100.
  • FIG. 3A shows the transistor 100 after the patterning of the gate stack as described above.
  • the gate electrodes are formed in the form of a narrow strip 72a over the fins 56. At the ends of the strip there are, for example, square contact surfaces for connecting the gate.
  • the gate length is given by the width of the strip and is, for example, 20 nanometers with a width of the fins 56 of 6 nanometers each
  • thermal oxidation or oxide deposition e.g. carried out with a CVD process (Chemical Vapor Deposition) with subsequent anisotropic etching back, with exposed
  • oxide spacer 102 later isolate i.a. the gate material from the source connection material or from the drain connection material. Instead of the oxide spacer, spacers can also be made from another
  • Use material eg nitride spacer, especially silicon nitride spacer.
  • drain and source vias 104 and 106 are created.
  • a double-fin field-effect transistor 100 is produced with closely adjacent fins and a sublithographic fin width. The following steps are carried out, for example, when producing the source connection regions 104 and 106:
  • silicide production by applying the metal for silicide formation, selective silicidation and removal of the non-silicidated metal.
  • Silicide formation on the flat substrate base is prevented, for example, by the oxide generated during the underoxidation or by an additionally applied oxide layer which is applied instead of the underoxidation layer.
  • - planarization e.g. by applying a dielectric, e.g. an oxide followed by, for example, a CMP planarization.
  • a dielectric e.g. an oxide followed by, for example, a CMP planarization.

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Abstract

Erläutert wird unter anderem ein Verfahren zum Strukturieren, bei dem ein Füllmaterial (22) mit T-förmigem Querschnitt als Maske beim Strukturieren verwendet wird, um Strukturen mit sublithografischen Abmessungen zu erzeugen, insbesondere einen Doppel-Finnen-Feldeffekttransistor.

Description

Beschreibung
Verfahren zum Strukturieren und Feldeffekttransistoren
Die Erfindung betrifft ein Verfahren zum Strukturieren. Insbesondere sollen möglichst kleine minimale Strukturbreiten mit dem Verfahren erzeugbar sein, d.h. Strukturbreiten kleiner als einhundert Nanometer oder sogar kleiner als fünfzig Nanometer .
Zum Erzeugen von Strukturbreiten, die unterhalb einer halben Wellenlänge von in einem Lithografieverfahren eingesetzten elektromagnetischen Wellen liegen, lassen sich u.a die folgenden Verfahren einsetzen:
- Spacertechnik, bei der an einer Stufe eine Schicht abgeschieden und anschließend isotrop geätzt wird,
- sogenannte Phasenmasken, die Interferenzeffekte ausnutzen, und
- sogenanntes Trimmen, bei dem eine Struktur isotrop geätzt wird, um ihre Abmessungen zu Verringern.
Es ist Aufgabe der Erfindung ein einfaches Verfahren zum Strukturieren anzugeben, mit dem insbesondere minimale Abmessungen unterhalb einer halben fotolithografischen Wellenlänge erzeugt werden können, insbesondere unterhalb von einhundert Nanometern oder unterhalb von fünfzig Nanometern. Das Verfahren soll außerdem insbesondere die Möglichkeit bieten auch die mechanische Belastbarkeit von Strukturen mit minimaler Strukturbreite zu erhöhen. Außerdem sollen Feldeffekttransistoren angegeben werden, insbesondere ein Doppel-Finnen- Feldeffekttransistor .
Die auf das Verfahren bezogene Aufgabe wird durch ein Verfahren mit den im Patentanspruch 1 angegebenen Merkmalen gelöst . Weiterbildungen sind in den Unteransprüchen angegeben. Die Erfindung geht von der Überlegung aus, dass sämtliche bekannte Verfahren mit Nachteilen verbunden sind. So führt die Spacertechnik zu abgerundeten Spacern, welche die Maßhaltigkeit einer mit den Spacern geätzten Struktur beeinträchti- gen. Phasenmasken sind sehr teuer im Vergleich zu Fotomasken, die keine Interferenzeffekte ausnutzen. Das Trimmen führt zu nicht maßhaltigen vergleichsweise rauen Strukturen auf Grund von inhomogenen Ätzbedingungen.
Bei dem erfindungsgemäßen Verfahren werden die folgenden Verfahrensschritte ohne Beschränkung durch die angegebene Reihenfolge ausgeführt:
- Aufbringen einer Hilfsschicht auf ein Trägermaterial, wobei die HilfsSchicht entweder eine anorganische Schicht oder eine organische Schicht ist, insbesondere eine Resistschicht,
- Strukturieren der Hilfsschicht und des Trägermaterials unter Erzeugen einer Aussparung,
- Aufweiten der Aussparung im Bereich der Hilfsschicht, wobei die Aussparung im Bereich des Trägermaterials nicht oder nicht so stark wie im Bereich der Hilfsschicht aufgeweitet wird,
- Auffüllen der aufgeweiteten Aussparung mit einem Füllmaterial,
- vorzugsweise vollständiges Entfernen der Hilfsschicht nach dem Auffüllen,
- Strukturieren des Trägermaterials unter Verwendung des Füllmaterials und unter Erzeugen mindestens einer weiteren Aussparung, wobei das Füllmaterial ein anorganisches Material oder ein organisches Material ist, bspw. ein Resist.
Damit wird ein weiteres Verfahren zum Strukturieren angegeben, das es gestattet, auf einfachem Weg sehr kleine und sehr maßhaltige Strukturen zu erzeugen. Das Aufweiten der Aussparung wird bei einer Ausgestaltung mit einem Rückätzschritt durchgeführt, der auch als pull-back-Schritt bezeichnet wird. Durch das Aufweiten entsteht eine Aussparung mit T-förmigem Querschnitt. Folglich hat auch das in die Aussparung einge- bracht Füllmaterial einen T-förmigen Qurschnitt, d.h. einen Querschnitt, der sich zu einem Ende hin symmetrisch aufweitet.
Das Aufweiten lässt sich durch einen zusätzlichen Maskierungsschritt, insbesondere durch ein zusätzliches fotolitho- grafisches Verfahren auch auf einen Teil des Randes der Aussparung begrenzen, so dass insbesondere auch nur eine Struktur je Aussparung erzeugt wird. Oft ist es jedoch nicht stö- rend, wenn je Aussparung zwei oder mehr als zwei Strukturen entstehen, so dass kein zusätzlicher Maskierungsschritt erforderlich ist. Insbesondere kann durch geeignete Wahl der Abmessungen der Aussparung der zusätzliche Maskierungsschritt vermieden werden .
Bei einer Weiterbildung werden die Hilfsschicht und das Trägermaterial zum Erzeugen der Aussparung mit einem fotolithografischen Verfahren strukturiert. Die Fotolithografie beschränkt die kleinste laterale Abmessung der Aussparung und damit die Abmessungen zwischen den zu erzeugenden Strukturen. Dies ist jedoch hinnehmbar, da in vielen Fällen die Abstände zwischen Strukturen erheblich größer sind als die minimale Strukturbreite der Strukturen selbst. Ist die Hilfsschicht eine Resistschicht, so werden Zwischenschichten verwendet, um zunächst nur die obere Resistschicht nicht aber die Hilfsschicht zu entfernen.
Bei einer anderen Weiterbildung wird das Füllmaterial vor dem nochmaligen Strukturieren planarisiert, z.B. mit einem CMP- Verfahren, um eine maßhaltige Füllstruktur und damit eine maßhaltige nachfolgende Strukturierung zu erhalten. Anstelle des Planarisierens lassen sich jedoch auch andere Verfahren einsetzen, z.B. ein selektives Füllen mit einer selektiven Oxidation .
Bei einer anderen Weiterbildung des erfindungsgemäßen Verfahrens enthält das Trägermaterial eine Hart-Maskenschicht, die mit Hilfe des Füllmaterials strukturiert wird. Die Masken- schicht dient dann bspw. ihrerseits zur Strukturierung eines Substrates, bspw. zur Herstellung einer Halbleiterschaltung, insbesondere zur Herstellung von Gateelektroden, z.B. aus polykristallinem Silizium, aus Metall oder aus einer Schichtenfolge aus Metall und polykristallinem Silizium. Die Hart- Maskenschicht wird aber auch zur Herstellung einer sogenannten Stencil-Maske eingesetzt, d.h. einer Maske mit der später ein fotolithografisches Verfahren, z.B. Elektronen- Projektionslithografie, mit einem Abbildungsmaßstab von 1:1 durchgeführt wird. Hart-Maskenschichten sind im Vergleich zu einem Resist beständiger gegen Ätzangriffe.
Zwischen der Maskenschicht und der Hilfsschicht befindet sich bspw. nur noch eine im Vergleich zur Maskenschicht oder zur
Hilfsschicht dünne Zwischenschicht, deren Dicke bspw. weniger als ein Drittel der dünneren der beiden Schichten beträgt. Die Zwischenschicht dient bspw. der besseren mechanischen Haftung oder zur Aufnahme von mechanischen Spannungen.
Bei einer alternativen Weiterbildung enthält das Trägermaterial ein Halbleitermaterial, insbesondere ein einkristallines Halbleitermaterial, aus dem eine Halbleiterschaltung oder eine Maske gefertigt wird. Die Aussparung legt dann bspw. bereits die eine Seitenfläche einer Finne für einen FinFET fest.
Bei einer nächsten Weiterbildung wird in der aufgeweiteten Aussparung vor dem Auffüllen mindestens eine Schicht abge- schieden oder aufgewachsen, insbesondere eine elektrisch isolierende Schicht zur Erzeugung eines Gatedielektrikums und eine elektrisch leitfähige Schicht zur Erzeugung einer Gateelektrode eines Feldeffekttransistors. Die in die Aussparung eingebrachte Schicht lässt sich ihrerseits mit dem erfin- dungsgemäßen Verfahren strukturieren, so das auf einfache Weise kurze Gatelängen erzeugt werden. Bei einer nächsten Weiterbildung wird eine neben der mit dem Füllmaterial gefüllten Aussparung befindliche weitere Aussparung mit einem weiteren Füllmaterial gefüllt, bevor das zur Strukturierung verwendete Füllmaterial entfernt wird. Das zur Strukturierung dienende Füllmaterial wird erst nach dem Füllen der weiteren Aussparung entfernt, so dass auch dünne Strukturen zwischen den beiden Aussparungen jederzeit seitlich gestützt werden. Die Strukturen können also weder umkippen noch sich seitlich neigen.
Bei einer alternativen Weiterbildung wird das Füllmaterial aus der Aussparung nur teilweise entfernt, wobei ein Teil des Bodens der Aussparung freigelegt wird und ein anderer Teil des Bodens der Aussparung mit Füllmaterial bedeckt bleibt. Der Rest des Füllmaterials dient als mechanische Stütze und wird erst nach der Durchführung weiterer Verfahrenschritte entfernt, z.B. nach der Abscheidung mindestens einer weiteren Schicht oder nach der Durchführung einer Oxidation. Alternativ verbleibt der Rest des Füllmaterials in einer integrier- ten Schaltungsanordnung.
Bei einer anderen Weiterbildung wird ein Halbleitermaterial im Bereich zwischen der Aussparung und der weiteren Aussparung oxidiert, um die elektrischen Eigenschaften eines Tran- sistors zu verbessern, insbesondere um parasitäre Kapazitäten unter Drain- bzw. Sourcekontaktpads zu vermeiden. Die Oxidation wird vorzugsweise vor dem Entfernen des Füllmaterials aus der Aussparung oder vor dem vollständigen Entfernen des Füllmaterials aus der Aussparung und vorzugsweise nach dem Erzeugen einer Oxidationsschutzschicht an mindestens einer
Seitenwand der weiteren Aussparung durchgeführt. Damit stützt das Füllmaterial die Strukturen unter die das Oxid wächst. Bei einer vollständigen Isolation des Steges durch das bei der Unteroxidation erzeugte Oxid entsteht eine SOI-Struktur, die einfach herzustellen ist und zu Bauelementen mit hervorragenden elektrischen Eigenschaften führt. Kleine minimale Strukturbreiten werden insbesondere bei Feldeffekttransistoren benötigt. Deshalb betrifft die Erfindung in weiteren Aspekten Feldeffekttransistoren, wie sie insbesondere mit dem erfindungsgemäßen Verfahren oder einer seiner Weiterbildungen erzeugt werden können, so dass in diesem Fall die oben erläuterten technischen Wirkungen gelten. Ein erfindungsgemäßer Doppel-Finnen-Feldeffekttransistor zeichnet sich durch im Vergleich zu einem Einfach-Finnen-
Feldeffekttranssitor durch verbesserte und neue elektrische Eigenschaften aus, die neue Anwendungsmöglichkeiten eröffnen. Auch Feldeffekttransistoren mit mehr als zwei Finnen je Transistor werden hergestellt, bspw. mit drei, vier oder fünf Finnen .
Bei einem anderen erfindungsgemäßen Feldeffekttransistor ist die Finne bspw. thermisch unteroxidiert und vorzugsweise vollständig vom Siliziumwafer elektrisch isoliert. Solche Transistoren lassen sich einfach herstellen, wenn bzgl . der mechanischen Stabilität die Finne immer an einer Wand ge- stützt wird, bspw. durch das Füllmaterial oder durch ein weiteres Füllmaterial, dass nach dem Strukturieren mit Hilfe des in der Aussparung enthaltenen Füllmaterials aufgebracht wird.
Bei einer Weiterbildung des Feldeffekttransistors hat ein
Vorsprung für den aktiven Bereich des Transistors verschieden lange Seitewände, wobei der Unterschied größer als ein Nanometer, größer als drei Nanometer oder größer als fünf Nanometer ist. Dies bietet die Möglichkeiten den Ätzstopp beim ersten Strukturieren und beim zweiten Strukturieren mit größeren Toleranzen durchzuführen. Außerdem wird eine Unteroxi- dation der Vorsprünge erleichtert.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figuren 1A bis 1D Herstellungsstufen eines Ausführungsbeispiels zum Herstellen einer Hartmaske oder zur direkten Strukturierung eines Halbleitersubstrats,
Figuren 2A bis 2D Herstellungsstufen eines Ausführungsbeispiels zur Herstellung eines Doppel-Finnen- Feldeffekttransistors mit bzw. ohne Unteroxidation, und,
Figuren 3A und 3B weitere Herstellungsstufen zur Herstellung des Doppel-Finnen-Feldeffekttransistors .
Figuren 1A bis 1D zeigen Herstellungsstufen eines Ausführungsbeispiels zum Herstellen einer Hartmaske oder zur direkten Strukturierung eines Halbleitersubstrats. Zunächst wird die Herstellung der Hartmaske erläutert.
Auf einem Halbleitersubstrat 10, z.B. auf einem Siliziumwa- fer, wird eine Hartmaskenschicht 12 aufgebracht, deren Dicke bspw. von der Höhe einer später mit der fertiggestellten Hartmaske zu erzeugenden Struktur abhängt. Bspw. stimmt die Dicke der Hartmaskenschicht 12 mit der Höhe eines Gates oder mit der Höhe einer Finne für einen FinFET überein. Im Ausführungsbeispiel beträgt die Dicke der Hartmaskenschicht 12 bspw. 40 Nanometer.
Auf die Hartmaskenschicht 12 wird danach eine Hilfsschicht 14 aufgebracht, die aus einem anderen Material als die Hartmaskenschicht 12 besteht. Bspw'. besteht die Hartmaskenschicht 12 aus TEOS (Tetra Ethyl Ortho Silicate) und die Hilfsschicht 14 aus Siliziumnitrid oder aus einem anderen Nitrid. Bei einem alternativen Ausführungsbeispiel besteht dagegen die Hartmaskenschicht 12 aus einem Nitrid und die Hilfsschicht 14 aus TEOS. Optional wird nach dem Aufbringen der Hartmaskenschicht 12 eine dünne Zwischenschicht oder eine Zwischenschichtfolge aufgebracht. Die HilfsSchicht 14 wird dann auf die Zwischenschicht oder die Zwischenschichtfolge aufgebracht. Die Hilfsschicht 14 hat schicht 14 hat im Ausführungsbeispiel eine Dicke im Bereich von fünfzig Nanometern bis einhundert Nanometern.
Anschließend wird eine Resistschicht 16, z.B. Fotolack, auf die Hilfsschicht 14 aufgebracht, wobei optional vorher bspw. eine dünne Antireflektionsschicht aufgebracht worden ist. Die Resistschicht 16 wird anschließend gemäß einem Muster bestrahlt, insbesondere belichtet, und entwickelt. Das Lithografieverfahren ist unkritisch, da zu erzeugende minimale Strukturbreiten größer als einhundert Nanometer oder doch größer als fünfzig Nanometer sind. Ein Muster ist bspw. eine Rechteckfläche mit optionalen Erweiterungen für spätere Sour- ce- und Drain-Kontaktpads .
Die Hilfsschicht 14 wird anschließend gemäß der Resistschicht 16 mit einem anisotropen Ätzverfahren strukturiert, z.B. mit einem reaktiven Ionenätzen (RIE - Reactive Ion Etching) , wobei eine Aussparung 18 entsteht. Die Aussparung 18 wird anschließend ebenfalls mit einem anisotropen Ätzverfahren bis in die Hartmaskenschicht 12 erstreckt, so dass der Boden der Aussparung bis zum Halbleitersubstrat 10 reicht. Das Halbleitersubstrat 10 dient bspw. als Ätzstopp. Vorzugsweise bleiben die Ätzbedingungen beim Ätzen der Aussparung 18 gleich und es wird ohne Unterbrechung geätzt. Anschließend werden in einem Ausführungsbeispiel die auf der vorstrukturierten Hilfsschicht 14 verbliebenen Reste der Resistschicht 16 entfernt. In einem weiteren Ausführungsbeispiel bleiben die Re- siststrukturen auf der Hilfsschicht 14 bestehen. Beim Ätzen der Aussparung 12 wird bei einem anderen Ausführungsbeispiel auch die Hilfsschicht 14 als Maske verwendet, falls die Resistschicht 16 auf Grund der Tiefe der Aussparung 18 bereits abgetragen ist .
Wie in Figur 1B gezeigt, wird danach ein isotroper Rückätz- schritt der Hilfsschicht 14 durchgeführt, wobei die Hilfsschicht 14 richtungsunabhängig und selektiv zur Hartmaskenschicht 12 zu einer Hilfsschicht 14b gedünnt wird. Hierbei wirkt die Resistschicht 16 als Schutz der Hilfsschicht 14 und verhindert ein Dünnen dieser Schicht, falls die Resistschicht 16 noch vorhanden ist. In diesem Fall wird die Resistschicht 16 anschließend abgetragen. Seitlich wird die Hilfsschicht 14 jedoch in jedem Fall zurückgeätzt. Die Aussparung 18 wird dabei im Bereich der Hilfsschicht 14b zu einer Aussparung 18b erweitert. Im Bereich der Hartmaskenschicht 12 sind dagegen die Abmessungen der Aussparung 18b im Vergleich zur Aussparung 18 unverändert. In der Höhe der Grenze zwischen Hartmas- kenschicht 12 und strukturierter Hilfsschicht 14b entsteht in der Aussparung 18 eine etwa parallel zum Boden der Aussparung 18 liegende Fläche 20, von der die Hilfsschicht beim Rückätzen entfernt wird. Bspw. wird um weniger als fünfzig Nanometer oder um weniger als zwanzig Nanometer zurückgeätzt, so dass auch die Fläche 20 eine entsprechende minimale Abmessung hat. Die Aussparung 18b hat auf Grund der AufWeitung einen T- förmigen Querschnitt. Damit bestimmt die Stärke der Rückätzung die zu erzeugende minimale Strukturbreite .
Wie ebenfalls in Figur IB dargestellt, wird anschließend die erweiterte Aussparung 18b mit einem Füllmaterial 22 gefüllt, das sich hinsichtlich seiner stofflichen Zusammensetzung sowohl vom Material der Hartmaskenschicht 12 als auch vom Material der gedünnten Hilfsschicht 14b unterscheidet. Bspw. wird als Füllmaterial Siliziumkarbid oder polykristallines Silizium verwendet. Nach dem Füllen der Aussparung 18b wird ein Planarisierungsschritt durchgeführt, bei dem die Hilfsschicht 14b als Stoppschicht dient. Bspw. wird mit einem CMP- Verfahren (Chemisches Mechanisches Polieren) oder einem ganz- flächigen Ätzprozess planarisiert .
Danach werden die Reste der gedünnten Hilfsschicht 14b selektiv zur Hartmaskenschicht 12 und selektiv zum Füllmaterial 22 mit einem nasschemischen oder trockenchemischen Ätzverfahren entfernt. Oberhalb der Fläche 20 verbleiben Vorsprünge 24 des Füllmaterials 22, die einen Teil der Hartmaskenschicht 12 in Bereichen bedecken, an denen die Hartmaske gebildet werden soll.
Wie in Figur IC dargestellt, dienen die Vorsprünge 24 anschließend als Maske beim Strukturieren der Hartmaskenschicht 12 bspw. mit einem anisotropen Ätzverfahren. Bei der Strukturierung der Hartmaskenschicht 12 dient bspw. das Halbleitersubstrat 10 als Ätzstopp. Es entstehen Hartmaskenbereiche 26 unterhalb der Vorsprünge 24.
Wie in Figur 1D gezeigt, wird anschließend das Füllmaterial 20 entfernt, bspw. mit einem trockenchemischen Ätzprozess oder mit einem nasschemischen Ätzprozess. Damit stehen die Hartmaskenbereiche 26 frei und können zur Strukturierung des Halbleitersubstrates 10 dienen. Die Hartmaskenbereiche 26 stehen nahe beieinander und haben eine minimale Abmessung A der Stegbreiten, die sublithografisch ist und insbesondere im Bereich von 5 Nanometern bis 50 Nanometern liegt.
Ein FinFET lässt sich nun nach einem üblichen Verfahren herstellen. Der nächste Schritt zur Herstellung des FinFET besteht in der Herstellung der Finne des FinFETs.
Soll mit Hilfe der Hartmaskenbereiche 26 ein planarer Feldef- fekttransistor hergestellt werden, so wird an Stelle des Halbleitersubstrates 10 ein Substrat verwendet, das bspw. eine polykristalline Siliziumschicht und ein Dielektrikum als Gatestapel enthält, die mit Hilfe der Hartmaskenbereiche 26 zu Gateelektroden strukturiert wird.
Bei einem alternativen Ausführungsbeispiel wird ein Verfahren mit den gleichen Verfahrensschritten durchgeführt, wie oben an Hand der Figuren 1A bis 1D erläutert. Jedoch ist an der Stelle der Hartmaskenschicht 12 Halbleitersubstrat vorhanden, siehe gestrichelte Linien 28. Jedoch wird die Aussparung 18 zeitgesteuert geätzt. Auch der Ätzschritt unter Verwendung des Füllmaterials als Maske wird zeitgesteuert durchgeführt. Dadurch können unterschiedlich hohe Seitenwände der Hartmaskenbereiche 26 entstehen, siehe z.B. Figur 2D. Hinsichtlich größerer Toleranzen beim zeitgesteuerten Ätzen sind jedoch Höhenunterschiede von mehreren Nanometern hinnehmbar, da sich bspw. die elektrischen Eigenschaften eines FET nur unwesentlich auf Grund der entstehenden Unsymmetrie verschlechtern.
Figuren 2A bis 2D zeigen Herstellungsstufen eines Ausführungsbeispiels zur Herstellung eines Doppel-Finnen- Feldeffekttransistors mit bzw. ohne Unteroxidation. Zunächst wird ein Ausführungsbeispiel ohne Unteroxidation erläutert.
Auf ein Halbleitersubstrat 10c wird mit oder ohne zwischenzeitlicher Abscheidung einer dünnen Zwischenschicht oder einer dünnen Zwischenschichtfolge eine Hilfsschicht 14c aufgebracht, beispielsweise eine Oxidschicht, insbesondere eine Siliziumoxidschicht, oder eine Nitridschicht, insbesondere eine Siliziumnitridschicht. Die Hilfsschicht 14c wird mit Hilfe einer Resistschicht 16c in einem fotolithografischen Verfahren strukturiert, wobei eine Aussparung 18c erzeugt wird. Die Aussparung 18c wird unter Verwendung der strukturierten Resistschicht 16c und optional unter Verwendung der Hilfsschicht 14c als Maske bis in das Halbleitersubstrat 10c erstreckt. Anschließend können gegebenenfalls noch vorhandene Reste der Resistschicht 16c entfernt werden. Es erfolgt ein Rückätzschritt, bei dem die Hilfsschicht 14c zu einer gedünnten Hilfsschicht 14d wird, die eine kleinere Fläche bedeckt als die Hilfsschicht 14c, weil Flächen 20c des Halbleitersubstrats im oberen Teil einer erweiterten Aussparung 18d frei- gelegt werden. Hinsichtlich der Details wird auf die Erläuterungen zu Figur 1A verwiesen.
Wie in Figur 2B gezeigt, wird nach dem Erzeugen der Aussparung 18d, erst eine dünne elektrisch isolierende Isolier- schicht 50 erzeugt, bspw. durch thermische Oxidation oder in einem Abscheideverfahren. Die Isolierschicht 50 besteht bspw. aus Siliziumdioxid oder aus einem Material mit einer relati- ven Dielektrizitätskonstante größer als 3,9, dem Wert der Dielektrizitätskonstante von Siliziumdioxid. Die elektrische Dicke der Isolierschicht 50 beträgt bspw. weniger als 25 Nanometer, bspw. 5 Nanometer.
Anschließend wird auf die Isolierschicht 50 eine dünne Gateelektrodenschicht 52 aufgebracht, die bspw. aus einem Metall besteht oder ein Metall enthält. Alternativ besteht die Gateelektrodenschicht 52 aus hochdotiertem polykristallinem Sili- zium. Die Dicke der Gateelektrodenschicht 52 ist bspw. kleiner als 25 Nanometer.
Nach dem Erzeugen der Gateelektrodenschicht 52 wird auf die Gateelektrodenschicht 52 ein Füllmaterial 22c aufgebracht, z.B. ein elektrisch leitfähiges Material, z.B. dotiertes
Silizium, oder ein elektrisch isolierendes Material, z.B. ein Oxid. Danach wird planarisiert, wobei auf der Hilfsschicht 14d gestoppt wird. Bspw. wird mit einem CMP-Verfahren planarisiert. Nach dem Planarisieren sind die Isolierschicht 50, die Gateelektrodenschicht 52 und das Füllmaterial 22c nur noch innerhalb der Aussparung 18d vorhanden.
Nach dem Planarisieren wird die Hilfsschicht 14d selektiv zum Halbleitersubstrat 10c, zum Füllmaterial 22c, zur Gate- Elektrodenschicht 52 und möglichst auch selektiv zur Isolierschicht 50 entfernt.
Wie in Figur 2C dargestellt, werden anschließend mit Hilfe von Vorsprüngen 54 des Füllmaterials in der Aussparung 18d Stege bzw. Finnen 56 in einem anisotropen Ätzverfahren erzeugt. Beim anisotropen Ätzen ergibt sich ggf. ein Höhenunterschied D von beispielsweise etwa 5 Nanometern zwischen dem Boden der Aussparung 18d und parallel zum Boden der Aussparung 18d liegenden Substratflächen außerhalb der Aussparung 18d. Vorzugsweise gehen die freien Seiten der Finnen 56 tiefer in das Halbleitersubstrat 10c als die die Aussparung 18c begrenzenden Seiten der Finnen 56. Wie weiter in Figur 2C dargestellt, wird an den freiliegenden Seitenflächen der Finnen 56 und am freiliegenden Halbleitersubstrat 10c eine Isolierschicht 60 erzeugt, die die gleiche stoffliche Zusammensetzung und die gleiche Schichtdicke wie die Isolierschicht 50 hat. Beide Isolierschichten 50 und 52 dienen im Bereich der Stege 56 als Gatedielektrikum eines Doppel-Finnen-Feldeffekttransistors .
Anschließend wird auf die Isolierschicht 60 eine weitere
Gateelektrodenschicht 62 aufgebracht, die aus dem gleichen Material besteht und die gleiche Dicke hat wie die Gateelektrodenschicht 52.
Zu diesem Zeitpunkt sind die Finnen 56 bereits mit einem
Gatedielektrikum 50, 62 und mit einer dünnen Gateelektrode 52, 62 umgeben, die jedoch noch nicht strukturiert ist. Die dünne Gateelektrode 60, 62 und das Füllmaterial 22c dienen als mechanische Stütze für die ultradünnen Finnen 56.
Wie in Figur 2D dargestellt, wird bei dem Ausführungsbeispiel vor dem Entfernen des Füllmaterials 22c aus Oxid, Gatematerial 70 aufgebracht, z.B. dotiertes Silizium, insbesondere polykristallines Silizium. Danach wird planarisiert, wobei das Füllmaterial 22c als Stopp dient. Erst danach wird das Füllmaterial 22c entfernt und durch Gatematerial 72 ersetzt, bspw. durch polykristallines Silizium. Demzufolge sind die Stege 56 immer ausreichend mechanisch gestützt.
Wie in Figur 2D dargestellt, werden danach das Gatematerial 70, 72 und die Gateelektrodenschichten 52, 62 strukturiert. Dazu wird bspw. ein fotolithografisches Verfahren oder/und eine Spacertechnik eingesetzt. Optional wird eine Hartmaske 74 verwendet. Weiterhin optional wird ein Trimmschritt der Hartmaske 74 durchgeführt, um die Gatelänge zu reduzieren. Alternativ kann eine Elektronenstrahllithografie verwendet werden . Bei einem anderen Ausführungsbeispiel wird das Füllmaterial 22c vor dem Aufbringen des Gatematerials 70c unter Verwendung eines zusätzlichen lithografischen Verfahrens nur in einem mittleren Bereich der Finnen 56 entfernt. An den Enden der Stege 56 verbleibt das Füllmaterial 22 dagegen als Stütze. Das Gatematerial 70 und 72 wird dann gleichzeitig abgeschieden, so dass nur ein Planarisierungsschritt zum Planarisieren von Gatematerial erforderlich ist.
Anschließend werden die Gates strukturiert, bspw. mit einer Hartmaske gemäß dem ersten Ausführungsbeispiel oder mit einem fotolithografischen Schritt zum Erzeugen minimaler Strukturbreiten.
Wie in Figur 2C durch gestrichelte Linien dargestellt, wird bei einem anderen Ausführungsbeispiel nach dem Erzeugen der Isolierschicht 62 eine dünne Oxidationsschutzschicht 80 abgeschieden. Anschließend wird anisotrop geätzt, so dass die Oxidationsschutzschicht 80 nur an den von der Aussparung 18d abgewandten Seitenwänden der Finnen 56 verbleibt. Beim anisotropen Ätzen wird bis zum Halbleitersubstrat 10c geätzt. Bspw. ist das RIE zum anisotropen Ätzen geeignet.
Wie weiter in Figur 2C durch gestrichelte Linien dargestellt, wird danach eine thermische Oxidation des Halbleitersubstrats 10c durchgeführt, wobei sich an den freiliegenden Bereichen des Halbleitersubstrats 10c und an der Basis der Stege 56 Oxidbereiche 82 bilden, welche die Finnen 56 vom Halbleiter- substrat 10c elektrisch isolieren.
Das Unteroxidieren der Stege 56 wird erleichtert, wenn der Abstand D vor der Oxidation bereits mehrere Nanometer beträgt. Zusätzlich oder alternativ kann auch beim anisotropen Ätzen der Oxidationsschutzschicht weiter in das Halbleitersubstrat 10c geätzt werden, bspw. um mehr als 5 Nanometer. Weiterhin alternativ oder zusätzlich wird das Unteroxidieren begünstigt, wenn das Halbleitsubstrat 10c vor der Oxidation isotrop geätzt wird, wobei jeweils eine Aussparung unterhalb der Finne 56 erzeugt wird, die Finnen 56 aber nicht vollständig vom Halbleitersubstrat 10c abgetrennt werden. Die mechanische Stütze für die Stege 56 bildet bei der Unteroxidation und dem ggf. durchgeführten isotropen Unterätzen der Stege das Füllmaterial 22c, das entweder noch nicht aus der Aussparung 18d oder nur in einem Teilbereich der Aussparung 18d entfernt worden ist.
Die weitere Verfahrensführung entspricht der an Hand der Figur 2D erläuterte Verfahrensführung, d.h. Aufbringen des Füllmaterials 70 bzw. 72 nach einem der erläuterten Verfahren.
Figuren 3A und 3B zeigen weitere Herstellungsstufen zur Herstellung eines Doppel-Finnen-Feldeffekttransistors 100. Figur 3A zeigt den Transistor 100 nach der Strukturierung des Gatestapels wie oben beschrieben. Die Gateelektroden sind in Form eines schmalen Streifens 72a über den Finnen 56 ausgebildet. An den Enden des Streifens befinden sich bspw. quadratische Kontaktflächen zum Anschluss des Gates. Die Gatelänge ist durch die Breite des Streifens gegeben und beträgt bspw. 20 Nanometer bei einer Breite der Finnen 56 von jeweils 6 Nanometern
Wie in Figur 3B dargestellt, wird anschließend eine thermische Oxidation oder eine OxidabScheidung z.B. mit einem CVD- Verfahren (Chemical Vapor Deposition) mit anschließendem anisotropen Rückätzen durchgeführt, wobei an freiliegenden
Flächen der Finnen 56 und an freiliegenden Seiten des Gatematerials 72a Oxidspacer 102 gebildet werden. Die Oxidspacer 102 isolieren später u.a. das Gatematerial vom Source- anschlussmaterial bzw. vom Drainanschlussmaterial. An Stelle der Oxidspacer lassen sich auch Spacer aus einem anderen
Material verwenden, z.B. Nitridspacer, insbesondere Silizium- nitridspacer . Es erfolgt eine optionale Implantation für Sourceerweiterun- gen bzw. Drainerweiterungen (extensions) mit einer vergleichsweise niedrigen Dotierstoffkonzentration. Die Implan- tation wird bspw. schräg zur oder entgegen der Normalenrichtung der aktiven Oberfläche des Halbleitersubstrates 10c durchgeführt. Nach einer weiteren Oxidation und einem Rückätzschritt zur Erzeugung weiterer Spacer werden die Anschlussbereiche für das Source- bzw. für das Draingebiet implantiert, wobei eine höhere Dotierstoffkonzentration als zuvor implantiert wird. Auch die zweite Implantation wird bspw. schräg oder entgegen der Normalenrichtung durchgeführt.
Anschließend werden Drain- und Sourcekontaktlöcher 104 bzw. 106 erzeugt. Es entsteht ein Doppel-Finnen-Feldeffekttransistor 100 mit eng benachbarten Finnen und sublithografischer Finnenbreite. Beim Herstellen der Sourceanschlussbereiche 104 bzw. 106 werden bspw. die folgenden Schritte durchgeführt:
- selbstausrichtende Siliziderzeugung gemäß der Salizidtech- nik durch Aufbringen des Metalls für die Silizidbildung, selektive Silizidierung und Entfernen des nicht silizidierten Metalls. Dabei wird eine Silizidbildung auf der ebenen Substratgrundfläche bspw. durch das bei der Unteroxidation erzeugte Oxid bzw. durch eine zusätzlich aufgebrachte Oxid- schicht verhindert, die an Stelle der Unteroxidationsschicht aufgebracht wird.
- Planarisierung z.B. durch Aufbringen eines Dielektrikums, z.B. eines Oxides, gefolgt von bspw. einer CMP-Planarisie- rung. - Herstellen von Kontaktlöchern 104, 106 zu den Anschlussbereichen.
Bei dem Verfahren gemäß der Figuren 1A bis 1D lassen sich im Vergleich zu dem Verfahren gemäß Figuren 2A bis 2D leichter tiefere Strukturen bzw. Strukturen mit höheren Seitenwänden ätzen. Mit den gleichen Verfahrensschritten lassen sich auch Ein- fach-Finnen-Feldeffekttransistoren erzeugen, wenn die Finnen mittels der Trimmmaske in den betreffenden Bereichen entfernt werden .

Claims

Patentansprüche
1. Verfahren zum Strukturieren, bei dem die folgenden Verfahrensschritte ausgeführt werden: Aufbringen einer Hilfsschicht (14, 14c) auf ein Trägermaterial (12, 10c),
Strukturieren der Hilfsschicht (14, 14c) und des Trägermaterials (12, 10c) unter Erzeugen einer Aussparung (18, 18c), Aufweiten der Aussparung (18, 18c) im Bereich der Hilfs- Schicht (14, 14c) , wobei die Aussparung (18, 18c) im Bereich des Trägermaterials (12, 10c) nicht oder nicht so stark wie im Bereich der Hilfsschicht (14, 14c) aufgeweitet wird, Auffüllen der aufgeweiteten Aussparung (18b, 18d) mit einem Füllmaterial (22, 22c), Entfernen der Hilfsschicht (14, 14c) nach dem Auffüllen,
Strukturieren des Trägermaterials (12, 10c) unter Verwendung des Füllmaterials (22, 22c) und unter Erzeugen mindestens einer weiteren Aussparung.
2 . Verfahren nach Anspruch 1 , g e k e n n z e i c h n e t d u r c die Schritte :
Aufbringen einer Maskenschicht (16, 16c) auf die Hilfsschicht (14, 14c) vor dem Erzeugen der Aussparung (18, 18c), Strukturieren der Maskenschicht (16, 16c) mit einem lithogra- fischen Verfahren,
Erzeugen der Aussparung (18, 18c) gemäß der strukturierten Maskenschicht (16, 16c) .
3. Verfahren nach Anspruch 1 oder 2, gekennz eichnet durch den Schritt:
Planarisieren des Füllmaterials (22, 22c) vor dem nochmaligen Strukturieren .
4. Verfahren nach einem der vorhergehenden Ansprüche, da - durch gekennz eichnet, dass es zum Erzeugen einer minimalen Strukturbreite kleiner als einhundert Nanometer oder kleiner als fünfzig Nanometer verwendet wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Schritte:
Ausbilden einer Maskenschicht (12) als Trägermaterial vor dem Aufbringen der Hilfsschicht (14),
Strukturieren eines Grundmaterials (10) unter Verwendung der Maskenschicht (12) nach dem Strukturieren des Trägermaterials (12) unter Verwendung des Füllmaterials (22) .
6. Verfahren nach einem der vorhergehenden Ansprüche, gekennzei chnet durch den Schritt:
Verwenden eines Halbleitermaterials (10c) als Trägermaterial (10c) , insbesondere eines einkristallinen Halbleitermaterials (10c) .
7 . Verfahren nach Anspruch 6, g e k e n n z e i c h n e t d u r c h den Schritt :
Ausbilden mindestens einer Schicht (50, 52) in der aufgeweiteten Aussparung (18d) vor dem Auffüllen, insbesondere einer elektrisch isolierenden Schicht (50) und einer elektrisch leitfähigen Schicht (52) .
8. Verfahren nach Anspruch 7, dadurch gekennzei chnet, dass die Schicht (50, 52) mit einem Verfah- ren nach einem der Ansprüche 1 bis 5 strukturiert wird.
9. Verfahren nach einem der Ansprüche 6 bis 8, gekennzeichnet durch die Schritte:
Füllen der weiteren Aussparung mit einem weiteren Füllmateri- al (70),
Entfernen des zur Strukturierung dienenden Füllmaterials (22, 22c) nach dem Füllen der weiteren Aussparung.
10. Verfahren nach einem der Ansprüche 6 bis 8, gekenn- zeichnet durch die Schritte: teilweises Entfernen des Füllmaterials (22, 22c) aus der Aussparung (18, 18c) , wobei ein Teil des Bodens der Ausspa- rung (18, 18c) freigelegt wird und ein anderer Teil des Bodens der Aussparung (18, 18c) mit Füllmaterial (22, 22c) bedeckt bleibt.
11. Verfahren nach einem der Ansprüche 6 bis 10, gekennzeichnet durch den Schritt:
Oxidation des Halbleitermaterials (10c) im Bereich zwischen der Aussparung (18c) und der weiteren Aussparung, insbesondere in einem sich von der Aussparung (18c) zu der weiteren Aussparung erstreckenden Zwischenbereich, vorzugsweise vor dem Entfernen des Füllmaterials (22c) und vorzugsweise nach dem Erzeugen einer Oxidationsschutzschicht (80) an mindestens einer Seitenwand der weiteren Aussparung.
12. Feldeffekttransistor (100), mit zwei Kanalanschlussbereichen (104, 106) , mit einem Steuerbereich (52, 62), der mindestens zwei Steuerabschnitte enthält, mit einem aktiven Bereich (56) , der einerseits zwischen den Kanalanschlussbereichen (104, 106) und andererseits zwischen zwei Steuerbereichsabschnitten angeordnet ist, und mit elektrisch isolierenden Isolierbereichen (50, 60), die zwischen den Steuerbereichsabschnitten und dem aktiven Bereich (56) angeordnet sind, gekennz eichnet durch mindestens zwei weitere im Steuerbereich (52, 62) enthaltene Steuerbereichsabschnitte, durch einen weiteren aktiven Bereich (56) , der einerseits zwischen den Kanalanschlussbereichen (104, 106) und anderer- seits zwischen zwei weiteren Steuerbereichsabschnitten angeordnet ist, und durch weitere elektrisch isolierende Isolierbereiche (50, 60) , die zwischen den weiteren Steuerbereichsabschnitten und dem weiteren aktiven Bereich (56) angeordnet sind.
13. Feldeffekttransistor (100) nach Anspruch 12, gekennzeichnet durch ein Substrat (10c) , in dem der Feldeffekttransistor (100) ausgebildet ist, wobei die aktiven Bereiche in VorSprüngen (56) des Substrats (10c) ausgebildet sind.
14. Feldeffekttransistor (100) nach Anspruch 13, dadurch gekennzeichnet , dass die Kanalanschlussbereiche (104, 106) den gleichen Abstand zu dem Boden eines zwischen zwei Vorsprüngen (56) angeordneten Grabens (18c) haben.
15. Feldeffekttransistor (100), mit zwei Kanalanschlussbereichen (104, 106) , mit einem Steuerbereich (52, 62), der mindestens zwei Steuer- bereichsabschnitte enthält, mit einem als Vorsprung (56) eines Substrates (10c) ausgebildeten aktiven Bereich, der einerseits zwischen den Kanalanschlussgebieten (104, 106) und andererseits zwischen zwei Steuerbereichsabschnitten angeordnet ist, und mit elektrisch isolierenden Isolierbereichen (50, 60), die zwischen den Steuerbereichsabschnitten und dem aktiven Bereich (56) angeordnet sind, dadurch gekennz ei chnet , dass der Vorsprung (56) durch ein elektrisch isolierendes Isoliermaterial (82) an seiner Basis vom Substrat (10c) getrennt ist.
16. Feldeffekttransistor (100) nach Anspruch 15, dadurch gekennz eichnet , dass zwei an der Basis des Vorsprungs liegende Seitenflächen des Vorsprungs (56) quer an zwei Substratflächen des Substrats (10c) grenzen, die in zwei zueinander beabstandeten Ebenen angeordnet sind, wobei der Abstand (D) größer als ein Nanometer, größer als drei Nanometer oder größer als fünf Nanometer ist.
17. Feldeffekttransistor (100) nach Anspruch 15 oder 16, d a d u r c h g e k e n n z e i c h n e t , dass die Steuerbe- reichsabschnitte an den beiden Seitenflächen des Vorsprungs (56) ausgebildet sind.
18. Feldeffekttransistor (100) nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet , dass das Isoliermaterial (82) am Vorsprung (56) lateral endet und insbesondere nicht über mindestens eine Seitenfläche des Vorsprungs (56) hinausragt.
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