CN1894802A - 图案化方法和场效应晶体管 - Google Patents

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Abstract

说明了一种图案化方法等，其中具有T形截面的填充材料(22)用作图案化期间的掩模，以制造具有亚光刻尺寸，尤其是双翼场效应晶体管的结构。

Description

图案化方法和场效应晶体管
技术领域
本发明涉及一种图案化方法。尤其是该方法意图能够制造最小可能的最小特征尺寸，也就是说小于一百纳米或甚至小于五十纳米的特征尺寸。
背景技术
为了制造小于光刻法中所使用的电磁波波长一半的特征尺寸，特别可以使用以下方法：
-间隔技术，其中在台阶上沉积一层且随后对该层进行各向同性蚀刻，
-所谓的相移掩模，其利用干涉效应，以及
-所谓的修整，其中为了减小其尺寸，各向同性地蚀刻该结构。
发明内容
本发明的一个目的在于具体说明一种简单的图案化方法，其尤其能够制造小于光刻波长一半、尤其是小于一百纳米或小于五十纳米的最小尺寸。而且，该方法意在尤其还提供增加具有最小特征尺寸结构的机械载荷能力的可能性。而且，意在具体说明场效应晶体管，尤其是双翼场效应晶体管。
借助具有专利权利要求1中所具体说明的特征的方法来实现涉及该方法的目的。在从属权利要求中具体说明了多个设计。
本发明基于与不利性有关的所有公知方法的考虑。由此，间隔技术引起圆滑的间隔，其不利地影响了以间隔物蚀刻的结构的尺寸精确性。相移掩模相比没有采用干涉效应的光掩模非常昂贵。修整会引起由于非均匀蚀刻条件导致的尺寸上不精确的相对粗糙的结构。
在根据本发明的方法的情况下，在不限制所具体说明的顺序的情况下进行以下的方法步骤：
-将辅助层施加到载体材料，该辅助层是无机层或有机层，尤其是抗蚀剂层，
-利用制造切口来图案化辅助层和载体材料，
-在辅助层的区域中扩展切口，载体材料区域中的切口未被扩展或未被扩展至和辅助层的区域中一样大的程度，
-用填充材料填充扩展的切口，
-优选在填充之后完全移除辅助层，
-利用填充材料和制造至少一个另外的切口来图案化载体材料，填充材料是无机材料或有机材料，例如抗蚀剂。
由此具体说明一种另一图案化方法，其允许以简单方式制造的非常小且尺寸非常精确的结构。在一个改进中，借助回蚀刻步骤进行切口的扩展，其还称作回拉(pull-back)步骤。该延伸产生了具有T形接面的切口。因此，引入到切口中的填充材料也具有T形截面，也就是说截面朝着一端对称地扩展。
该扩展也可以借助另外的掩模步骤，尤其是借助另外的光刻方法限定为切口边缘的一部分，因此，尤其是每个切口仅制造一个结构。其经常不是扰动的原因，然而，如果每个切口出现两个或两个以上的结构，则不需要另外的掩模步骤。尤其是，通过适当地选择切口的尺寸可以避免附加的掩模步骤。
在一个设计中，为了借助光刻法制造切口，图案化辅助层和载体材料。该光刻限制了切口的最小横向尺寸和由此要制造的结构之间的尺寸。然而，这是可接受的，因为在许多情况下结构之间的距离显著地大于结构本身的最小特征尺寸。如果辅助层是抗蚀剂层，则使用中间层，以便首先仅移除上部的抗蚀剂层而不是辅助层。
在另一设计中，例如借助CMP法，在重复的图案化之前平坦化填充材料，以获得尺寸精确的填充结构和由此尺寸精确的随后图案化。然而，代替平坦化，还能够使用其它方法，例如具有选择性氧化的选择性填充。
在根据本发明的方法的另一设计中，载体材料包含硬掩模层，其借助填充材料图案化。掩模层例如对于其部分用于图案化衬底，例如用于制造半导体电路，尤其是制造例如由多晶硅制成的、由金属制成的或由金属和多晶硅的层序列制成的栅电极。然而，硬掩模层还用于制造所谓的模板掩模，也就是说随后用于进行光刻法例如具有1∶1成像比例的电子投影光刻的掩模。硬掩模层相比抗蚀剂更能抵抗蚀刻攻击。
位于掩模层和辅助层之间的例如仅是相比掩模层或辅助层薄且厚度例如小于两层中较薄的三分之一的中间层。中间层例如用于更好的机械粘接性或用于承受机械应力。
在可替换的设计中，载体材料包含半导体材料，尤其是单晶半导体材料，由该半导体材料制备半导体电路或掩模。切口则例如已经限定了finFET的翼的一个侧面区域。
在下一个设计中，在填充之前在扩展的切口中沉积或生长至少一层，尤其是用于制造栅电介质的电绝缘层和用于制造场效应晶体管的栅电极的导电层。对于引入到切口中的层的一部分可以通过根据本发明的方法来图案化，以便以简单的方式制造短的栅极长度。
在下一个设计中，在移除用于图案化的填充材料之前，用另外的填充材料来填充位于横靠着填充有填充材料的切口的另外的切口。直至在填充了另外的切口之后，才移除用于图案化的填充材料，以便在任何时间横向地支撑两个切口之间的薄结构。因此，可以倾倒或横向倾斜所述的结构。
在可替换的设计中，仅从切口中部分地移除填充材料，切口底部的一个部分未被覆盖，且切口底部的另一部分保持用填充材料覆盖。填充材料的剩余物用作机械支撑且未被移除直至在进行了另一方法步骤之后，例如在沉积至少一个另一层之后或者在进行氧化之后。作为可替换方案，填充材料的剩余物保留在集成电路结构中。
在另一设计中，在切口和另外的切口之间的区域中氧化半导体材料，以提高晶体管的电特性，尤其是避免漏极和/或源极接触焊盘下面的寄生电容。优选在从切口移除填充材料之前或者从切口完全移除填充材料之前、以及优选在另外的切口的至少一个侧壁上制造氧化物保护层之后，来进行氧化。填充材料由此支撑在氧化物生长下方的上述结构。在翼与欠氧化期间制造的氧化物完全绝缘的情况下，产生了SOI结构，其制造简单且导致具有卓越电特性的元件。
尤其是在场效应晶体管的情况下需要小的最小特征尺寸。因此，本发明在另外的方面涉及诸如尤其是可以由根据本发明的方法或其设计中的一个制造的场效应晶体管，以便在该情况下可应用上述的技术效果。与单翼场效应晶体管相比，根据本发明的双翼场效应晶体管的特征为开发新应用可能性的提高的和新的电特性。还制造了每个晶体管具有两个以上的翼，例如具有三、四或五个翼的场效应晶体管。
在根据本发明的另一场效应晶体管中，例如翼是热欠氧化的且优选与硅晶片完全电绝缘。如果关于机械稳定性，这种晶体管则可以以简单的方式制造，例如由在借助包含在切口中的填充材料图案化之后施加的填充材料或另一填充材料在壁上一直支撑该翼。
在场效应晶体管的一个设计中，晶体管的有源区的突起具有不同长度的侧壁，该差大于一纳米、大于三纳米或大于五纳米。这提供了在具有较大容差的第一图案化期间和第二图案化期间实施蚀刻停止的可能性。而且，促进了突起的欠氧化。
附图说明
以下参考附图说明本发明的示范性实施例，在附图中：
图1A至1D示出了制造硬掩模或直接图案化半导体衬底的示范性实施例的制造阶段，
图2A至2D示出了制造具有和不具有欠氧化的双翼场效应晶体管的示范性实施例的制造阶段，以及
图3A和3B示出了制造双翼场效应晶体管的进一步的制造阶段。
具体实施方式
图1A至1D示出了制造硬掩模或直接图案化半导体衬底的示范性实施例的制造阶段。首先说明硬掩模的制造。
硬掩模层12施加在半导体衬底10上，例如在硅晶片上，该硬掩模层的厚度例如取决于随后利用完成的硬掩模所制造的结构的高度。借助实例，硬掩模层12的厚度与finFET的栅的高度或翼的高度相匹配。在示范性实施例中，硬掩模层12的厚度例如为40纳米。
然后将辅助层14施加到硬掩模层12上，所述的辅助层包括不同于硬掩模层12的材料。借助实例，硬掩模层12包括TEOS(原硅酸四乙酯)，辅助层14包括氮化硅或一些其它氮化物。在可选的示范性实施例中，相反地，硬掩模层12包括氮化物，辅助层14包括TEOS。任选地，在施加硬掩模层12之后施加薄的中间层或中间层序列。然后将辅助层14施加到中间层或中间层序列上。在示范性实施例中，辅助层14具有五十纳米至一百纳米范围内的厚度。
随后将抗蚀剂层16，例如光致抗蚀剂施加到辅助层14上，借助实例，任选地已预先施加了薄的抗反射层。随后根据图案对抗蚀剂层16照射、尤其是曝光并进行显影。由于要制造的最小特征尺寸大于一百纳米或至少大于五十纳米，所以光刻法是非临界的。图案例如是具有用于之后的源和漏接触焊盘的任选延伸部分的矩形区。
随后借助各向异性蚀刻法，例如借助反应离子蚀刻(RIE)，根据抗蚀剂层16对辅助层14进行图案化，制造了切口18。随后借助各向异性蚀刻法，使切口18同样适当地延伸到硬掩模层12中，以便切口的底部到达远至半导体衬底10。半导体衬底10例如用作蚀刻停止。优选地，蚀刻条件在蚀刻切口18期间保持相同，且没有任何中断地实现了蚀刻。其后，在一个示范性实施例中，移除了已留在预图案化的辅助层14上的抗蚀剂层16的残留物。在另一示范性实施例中，抗蚀剂结构保留在辅助层14上。在切口12的蚀刻期间，在另一示范性实施例中，如果由于切口18的深度而已经移除了抗蚀剂层16，则辅助层14也用作掩模。
如图1B所示，进行各向同性回蚀刻辅助层14的步骤，相对于硬掩模层12与方向无关地且选择性地减薄辅助层14，以形成辅助层14b。在该情况下，如果仍存在抗蚀剂层16，则抗蚀剂层16用作辅助层14的保护且防止该层被减薄。在该情况下随后移除抗蚀剂层16。然而，总是横向地回蚀刻辅助层14。在该情况下，切口18在辅助层14b的区域中延伸以形成切口18b。在硬掩模层12的区域中，相反地，切口18b的尺寸相比于切口18没有改变。在硬掩模层12和图案化的辅助层14b之间的边界平面处，位于近似平行于切口18底部的区域20出现在切口18中，在回蚀刻期间从该区域中移除辅助层。借助实例，该工艺实现了回蚀刻小于五十纳米或小于二十纳米，以便区域20也具有相应的最小尺寸。由于扩展而使切口18b具有T形截面。由此回蚀刻的量确定了要制造的最小特征尺寸。
同样如图1B所示，随后用填充材料22填充延伸的切口18b，关于它的材料组分其不同于硬掩模层12的材料，也不同于减薄的辅助层14b的材料。借助实例，使用碳化硅或多晶硅作为填充材料。在填充了切口18b之后，进行平坦化步骤，在其期间辅助层14b用作停止层。借助实例，依靠CMP法(化学机械抛光)或整个区域蚀刻工艺实现平坦化。
然后借助湿法化学或干法化学蚀刻法，相对于硬掩模层12选择性地以及相对于填充材料22选择性地移除减薄的辅助层14b的残留物。填充材料22的突起24留在区域20的上方，该突起覆盖在要形成硬掩模的区域中的硬掩模层12的一部分。
如图1C所示，在例如借助各向异性蚀刻法图案化硬掩模层12期间，突起24随后用作掩模。在图案化硬掩模层12期间，借助实例，半导体衬底10用作蚀刻停止。硬掩模区域26出现在突起24下面。
如图1D所示，例如随后借助干法化学蚀刻工艺或借助湿法化学蚀刻工艺移除填充材料20。结果，硬掩模区域26自由地竖立，且可以用于半导体衬底10的图案化。硬掩模区域26彼此靠近设置，且具有亚光刻的且尤其位于5纳米至50纳米范围内的翼宽度的最小尺寸A。
然后可以根据常规方法制造finFET。制造finFET的下一个步骤构成finFET的翼的制造。
如果平面场效应晶体管意在借助硬掩模区域26制造，则代替半导体衬底10，使用由包含例如多晶硅层和电介质作为栅极叠层的衬底制成，其是借助硬掩模区域26图案化的以形成栅电极。
可替换的示范性实施例包括执行具有与如上参考图1A至1D所述的方法步骤相同的方法。然而，代替硬掩模层12存在半导体衬底，参见虚线28。然而，以时控的方式蚀刻切口18。还以时控的方式进行使用填充材料作为掩模的蚀刻步骤。由此会出现具有不同高度的硬掩模区域26的侧壁，例如参见图2D。然而，相对于在时控蚀刻期间的较大容差，由于出现的不对称而仅无关紧要地损害了例如FET的电特性，所以几纳米的高度差是可接受的。
图2A至2D示出了制造具有和不具有欠氧化的双翼场效应晶体管的示范性实施例的制造阶段。首先说明不具有欠氧化的示范性实施例。
在具有或不具有中间沉积的薄中间层或薄中间层序列的情况下，将辅助层14c，例如氧化物层，尤其是氧化硅层，或氮化物层，尤其是氮化硅层施加到半导体衬底10c上。借助抗蚀剂层16c以光刻法图案化辅助层14c，制造了切口18c。利用构图的抗蚀剂层16c和任选地利用辅助层14c作为掩模，使切口18c适当延伸到半导体衬底10c中。如果合适，则可随后移除仍存在的抗蚀剂层16c的残留物。实现了回蚀刻步骤，在此期间辅助层14c变成减薄的辅助层14d，其由于半导体衬底的区域20c在延伸的切口18d的上部中未被覆盖，所以其覆盖了比辅助层14c更小的区域。关于此细节，参考关于图1A的说明。
如图2B所示，在制造切口18d之后，首先例如通过热氧化或沉积法制造电绝缘的薄绝缘层50。绝缘层50包括例如二氧化硅或具有相对介电常数比二氧化硅的相对介电常数的值3.9更大的材料。绝缘层50的电学厚度例如小于25纳米，例如5纳米。
其后，将薄的栅电极层52施加到绝缘层50上，所述的栅电极层例如包括金属或包含金属。作为备选方案，栅电极层52包括重掺杂多晶硅。栅电极层52的厚度例如小于25纳米。
在制造栅电极层52之后，将填充材料22c例如导电材料，例如掺杂的硅，或电绝缘材料例如氧化物施加到栅电极层52上。这之后是平坦化，停止于辅助层14d上。借助实例，通过CMP法实现平坦化。平坦化之后，绝缘层50、栅电极层52和填充材料22c仍仅存在于切口18d内。
平坦化之后，相对于半导体衬底10c、相对于填充材料22c、相对于栅电极层52选择性地、以至于还可能相对于绝缘层50选择性地移除辅助层14d。
如图2C所示，随后以各向异性蚀刻法，借助切口18d中填充材料的突起54来制造翼56。如果合适，则各向异性蚀刻会引起切口18d的底部和位于切口18d外部的平行于切口18d底部的衬底区之间例如约5纳米的高度差D。翼56的自由侧面优选比限定切口18c的翼56的侧面进入半导体衬底10c中更深。
此外如图2C所示，在翼56的未覆盖侧面区域上和未覆盖的半导体衬底10c上制造具有与绝缘层50相同材料组分和相同层厚度的绝缘层60。在翼56的区域中两个绝缘层50和52用作双翼场效应晶体管的栅极电介质。
随后将包括与栅电极层52相同的材料且具有与其相同厚度的另外的栅电极层62施加到绝缘层60上。
在这一时间点，翼56已经被栅极电介质50、62和薄的栅电极52、62围绕，然而，其仍未被图案化。薄的栅电极60、62和填充材料22c用作超薄翼56的机械支撑。
如图2D所示，在示范性实施例中，在移除由氧化物制成的填充材料22c之前，施加栅极材料70，例如掺杂的硅，尤其是多晶硅。于是实现了平坦化，填充材料22c用作停止。其后仅仅是移除填充材料22c并由栅极材料72、例如由多晶硅代替。因此，翼56被一直足够机械地保护。
如图2D所示，然后对栅极材料70、72和栅电极层52、62进行图案化。借助实例，为此目的使用了光刻法和/或间隔技术。任选地使用硬掩模74。此外为了减小栅极长度，任选地进行修整硬掩模74的步骤。作为替换方案，可使用电子束光刻。
在另一示范性实施例中，在施加栅极材料70c之前，仅在翼56的中心区中利用附加的光刻法移除填充材料22c。相反，在翼56的两端，填充材料22保持为支撑。然后同时沉积栅极材料70和72，以便对于平坦化栅极材料仅需要一个平坦化步骤。
随后例如利用根据第一示范性实施例的硬掩模或借助光刻步骤来图案化栅极，用于制造最小的特征尺寸。
如由图2C中的虚线所示，在另一示范性实施例中，在制造绝缘膜62之后沉积薄的氧化保护层80。随后实现各向异性蚀刻，以便氧化保护层80仅留在远离切口18d的翼56的侧壁上。各向异性蚀刻实现了远至半导体衬底10c的蚀刻。借助实例，RIE适合于各向异性蚀刻。
如由图2C中的虚线进一步所示的，然后进行半导体衬底10c的热氧化，氧化物区82形成在半导体衬底10c的未覆盖区和翼56的基底处，所述的氧化区使翼56与半导体衬底10c电绝缘。
如果距离D在氧化之前已经总计为几纳米，则促进了翼56的欠氧化。附加的或作为可替换方案，在氧化物保护层的各向异性蚀刻期间，也能够进一步蚀刻到半导体衬底10c中，例如大于5纳米。此外作为可替换方案或附加的，如果在氧化之前各向同性地蚀刻半导体衬底10c，则促进了欠氧化，在每种情况下都将切口制造在翼56的下面，但翼56没有与半导体衬底10c完全地分离开。在可以进行的翼的欠氧化和各向同性欠切割期间，由填充材料22c形成用于翼56的机械支撑，所述的填充材料仍没有从切口18d移除或已经仅在切口18d的部分区域中被移除。
另一方法实施对应于参考图2D说明的方法，也就是说，根据所述的方法中之一施加填充材料70和72。
图3A和3B进一步示出了用于制造双翼场效应晶体管100的制造阶段。图3A示出了在如上所述的图案化栅极叠层之后的晶体管100。栅电极体现为翼56上方的窄带72a的形式。位于带端部的是例如用于连接栅极的正方形接触区。栅极长度由带的宽度给出，且在每种情况下假定6纳米的翼56的宽度，则例如为20纳米。
如图3B中所示，随后进行的包括例如借助随后的各向异性回蚀刻的CVD法(化学汽相沉积)的热氧化或氧化物沉积，氧化物间隔102形成在翼56的未覆盖区和栅极材料72a的未覆盖侧面。氧化物间隔102随后使栅极材料与源极连接材料和/或与漏极连接材料绝缘，尤其地。代替氧化物间隔，还能够使用由不同材料例如氮化物间隔、特别是氮化硅间隔制成的间隔。
下一个步骤包括实现用于源极延伸和/或漏极延伸的具有相对低掺杂剂浓度的任选注入。例如朝着与半导体衬底10c的有源表面垂直的方向或相反的方向，倾斜地进行该注入。在进一步氧化和用于制造另外间隔的回蚀刻步骤之后，注入用于源区和/或漏区的连接区，比注入前更高的掺杂剂浓度。同样例如与法线的方向倾斜或相反地进行第二注入。
随后制造漏和源极接触孔104和106。产生双翼场效应晶体管100，其具有紧密相邻的翼和亚光刻翼宽度。借助实例，在源极连接区104或106的制造期间进行以下步骤：
-通过施加金属用于硅化物形成、选择性硅化和非硅化金属的移除，根据硅化物技术的自对准硅化物制造。在该情况下，例如通过在欠氧化期间制造的氧化物或通过代替欠氧化层施加的另外施加的氧化物层，在平面衬底基区域上防止硅化物形成。
-平坦化，例如通过施加电介质，例如氧化物，之后例如是CMP平坦化。
-制造到连接区的接触孔104、106。
根据图1A至1D的方法能够实现更深的结构或具有更高侧壁的结构，以便与根据图2A至2D的方法相比更容易地被蚀刻。
利用相同的方法步骤，如果借助相关区域中的修整掩模来移除翼，还能够制造单翼场效应晶体管。

Claims (18)

1.一种图案化方法，
其中进行以下的方法步骤：
将辅助层(14、14c)施加到载体材料(12、10c)，
利用制造切口(18、18c)来图案化辅助层(14、14c)和载体材料(12、10c)，
在辅助层(14、14c)的区域中扩展切口(18、18c)，载体材料(12、10c)的区域中的切口(18、18c)未被扩展或未被扩展至和辅助层(14、14c)的区域中一样大的程度，
用填充材料(22、22c)填充扩展的切口(18b、18d)，
在填充之后移除辅助层(14、14c)，
利用填充材料(22、22c)和制造至少一个另外的切口来图案化载体材料(12、10c)。
2.如权利要求1中所要求的方法，其特征在于如下步骤：
在制造切口(18、18c)之前将掩模层(16、16c)施加到辅助层(14、14c)，
借助光刻法图案化掩模层(16、16c)，
根据图案化的掩模层(16、16c)制造切口(18、18c)。
3.如权利要求1或2中所要求的方法，其特征在于如下步骤：
在重复的图案化之前平坦化填充材料(22、22c)。
4.如前述权利要求中之一所要求的方法，其特征在于，它用于制造小于一百纳米或小于五十纳米的最小特征尺寸。
5.如前述权利要求中之一所要求的方法，其特征在于如下步骤：
在施加辅助层(14)之前形成作为载体材料的掩模层(12)，
在利用填充材料(22)图案化载体材料(12)之后，利用掩模层(12)图案化基材料(10)。
6.如前述权利要求中之一所要求的方法，其特征在于如下步骤：
利用半导体材料(10c)作为载体材料(10c)，尤其是单晶半导体材料(10c)。
7.如权利要求6中所要求的方法，其特征在于如下步骤：
在填充之前在扩展的切口(18d)中形成至少一个层(50、52)，尤其是电绝缘层(50)和导电层(52)。
8.如权利要求7中所要求的方法，其特征在于通过如权利要求1至5中之一所要求的方法来图案化该层(50、52)。
9.如权利要求6至8中之一所要求的方法，其特征在于如下步骤：
用另外的填充材料(70)填充另外的切口，
在填充该另外的切口之后，移除用于图案化的填充材料(22、22c)。
10.如权利要求6至8中之一所要求的方法，其特征在于如下步骤：
从切口(18、18c)中部分地移除填充材料(22、22c)，切口(18、18c)底部的一部分未被覆盖，且切口(18、18c)底部的另一部分保持覆盖有填充材料(22、22c)。
11.如权利要求6至10中之一所要求的方法，其特征在于如下步骤：
在切口(18c)和另外的切口之间的区域中氧化半导体材料(10c)，尤其是在从切口(18c)延伸至另外的切口的中间区域中，
优选在移除填充材料(22c)之前且优选在另外的切口的至少一个侧壁上制造氧化保护层(80)之后。
12.一种场效应晶体管(100)，
具有两个沟道连接区(104、106)，
具有包含至少两个控制部分的控制区(52、62)，
一方面具有布置在沟道连接区(104、106)之间，另一方面布置在两个控制区部分之间的有源区(56)，
以及具有电绝缘且布置在控制区部分和有源区(56)之间的绝缘区(50、60)，
其特征在于至少两个另外的控制区部分包含在控制区(52、62)中，
一方面布置在沟道连接区(104、106)之间，另一方面布置在两个另外的控制区部分之间的另外的有源区(56)，
以及电绝缘且布置在另外的控制区部分和另外的有源区(56)之间的另外的绝缘区(50、60)。
13.如权利要求12中所要求的场效应晶体管(100)，其特征在于衬底(10c)，其中形成了场效应晶体管(100)，
有源区形成在衬底(10c)的突起(56)中。
14.如权利要求13中所要求的场效应晶体管(100)，其特征在于沟道连接区(104、106)位于距离布置在两个突起(56)之间的沟槽(18c)底部相同的距离处。
15.一种场效应晶体管(100)，
具有两个沟道连接区(104、106)，
具有包含至少两个控制区部分的控制区(52、62)，
具有有源区，该有源区形成为衬底(10c)的突起(56)，且一方面布置在沟道连接区(104、106)之间，另一方面布置在两个控制区部分之间，
以及具有电绝缘且布置在控制区部分和有源区(56)之间的绝缘区(50、60)，
其特征在于突起(56)与衬底(10c)在其基部通过电绝缘的绝缘材料(82)隔离。
16.如权利要求15中所要求的场效应晶体管(100)，其特征在于位于突起基部的突起(56)的两个侧面区域横向地邻接布置在彼此间隔开的两个平面中的衬底(10c)的两个衬底区域，该距离(D)大于一纳米、大于三纳米或大于五纳米。
17.如权利要求15或16中所要求的场效应晶体管(100)，其特征在于控制区部分形成在突起(56)的两个侧面区域上。
18.如权利要求15至17其中之一所要求的场效应晶体管(100)，其特征在于绝缘材料(82)横向地终止于突起(56)处，尤其是没有突出超过突起(56)的至少一个侧面区域。
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