CN113410177A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体装置及其制造方法。半导体装置的制造方法包括于鳍结构上方形成第一虚设栅极结构、第二虚设栅极结构和第三虚设栅极结构。于第一虚设栅极结构、第二虚设栅极结构和第三虚设栅极结构上方形成硬遮罩图案层。第一虚设栅极结构从硬遮罩图案层暴露出来。移除第一虚设栅极结构及其下方的鳍结构，以形成沟槽。于沟槽中形成隔绝结构。分别以第一金属栅极结构和第二金属栅极结构置换第二虚设栅极结构和第三虚设栅极结构。隔绝结构的顶面分别对齐第一金属栅极结构的顶面和第二金属栅极结构的顶面。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及一种半导体装置及其制造方法，尤其涉及一种鳍式场效晶体管之间的隔绝结构及其制造方法。
背景技术
半导体集成电路(integrated circuit,IC)产业历经了快速成长，集成电路材料及设计上的进步已产生了数代的集成电路，每一代皆具有体积更小且更精密的电路。
在集成电路发展的进程上，功能密度(即，每一芯片的内连线装置的数量)逐渐增加的同时，几何尺寸(即，利用工艺步骤可以产生的最小元件(或线))逐渐缩小。此微缩化(scaling down)工艺通常可提供增加产率及降低相关成本的优点。
然而，这些进步亦增加了处理及制造集成电路的复杂度。由于特征尺寸持续地缩小，使得工艺步骤逐渐变得更难以操作。因此，形成尺寸越来越小且可靠的(reliable)半导体装置相当具有挑战性。
发明内容
依据本发明一些实施例，提供一种半导体装置的制造方法。上述制造方法包括于一半导体基板上方形成一鳍结构。上述制造方法包括于上述鳍结构上方形成一第一虚设栅极结构以及位于上述第一虚设栅极结构相对两侧的一第二虚设栅极结构和一第三虚设栅极结构。上述制造方法还包括于上述第一虚设栅极结构、上述第二虚设栅极结构和上述第三虚设栅极结构上方形成一硬遮罩图案层。上述第一虚设栅极结构从上述硬遮罩图案层暴露出来。上述制造方法还包括移除从上述硬遮罩图案层暴露出来的第一虚设栅极结构以及位于上述第一虚设栅极结构下方的部分上述鳍结构，以形成一沟槽。上述制造方法又包括于上述沟槽中形成由一第一介电材料形成的一隔绝结构。另外，上述制造方法包括分别以一第一金属栅极结构和一第二金属栅极结构置换上述第二虚设栅极结构和上述第三虚设栅极结构。上述隔绝结构的一顶面分别对齐上述第一金属栅极结构的一顶面和上述第二金属栅极结构的一顶面。
依据本发明一些实施例，提供一种半导体装置的制造方法。上述制造方法包括于一半导体基板上方形成一鳍结构。上述制造方法包括于上述鳍结构上方形成一第一虚设栅极结构以及位于上述第一虚设栅极结构的相对侧壁上的一对介电材料间隔构件。上述制造方法还包括于上述鳍结构上方形成由一第一介电材料形成的一层间介电层，上述层间介电层覆盖上述鳍结构且上述第一虚设栅极结构的一顶面从上述层间介电层暴露出来。上述制造方法还包括于上述第一虚设栅极结构上方形成一硬掩膜层。上述制造方法又包括于上述硬掩膜层形成一图案化光致抗蚀剂层，其中上述图案化光致抗蚀剂层具有一第一开口。上述第一虚设栅极结构位于上述第一开口中。另外，上述制造方法包括以上述图案化光致抗蚀剂层做为一第一蚀刻遮罩，移除暴露于上述图案化光致抗蚀剂层的上述第一开口的部分硬掩膜层以形成具有一第二开口的一硬遮罩图案层。上述第一虚设栅极结构从上述硬遮罩图案层的上述第二开口暴露出来。上述制造方法还包括以上述硬遮罩图案层做为一第二蚀刻遮罩，移除上述第一虚设栅极结构以及位于上述第一虚设栅极结构下方的部分上述鳍结构，以形成从上述鳍结构的上方延伸进入部分上述鳍结构的一沟槽。上述制造方法还包括于上述沟槽中形成由一第二介电材料形成的一隔绝结构，其中上述隔绝结构的一顶面对齐上述层间介电层的一顶面。
依据本发明一些实施例，提供一种半导体装置。上述半导体装置包括一鳍结构、一第一鳍式场效晶体管、一第二鳍式场效晶体管以及一隔绝结构。上述鳍结构位于一半导体基板上方。上述第一鳍式场效晶体管和上述第二鳍式场效晶体管，位于上述鳍结构上方。上述隔绝结构，位于上述第一鳍式场效晶体管和上述第二鳍式场效晶体管之间。上述隔绝结构从上述鳍结构上方向下延伸至部分上述鳍结构中。上述隔绝结构的一顶面对齐上述第一鳍式场效晶体管的一顶面和上述第二鳍式场效晶体管的一顶面。
附图说明
以下将配合所附附图详述本发明的实施例，应注意的是，依照工业上的标准实施，以下图示并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。而在说明书及附图中，除了特别说明外，同样或类似的元件将以类似的符号表示。
图1A至图1F显示根据一些实施例的半导体装置的制造方法的不同工艺阶段的工艺立体图；
图2A至图2F显示根据一些实施例的半导体装置的制造方法的不同工艺阶段的工艺剖面图；
图2G至图2O显示显示根据一些实施例的半导体装置的制造方法的不同工艺阶段的工艺剖面图。
附图标记如下：
200～半导体基板；
202、219～凹陷；
204～鳍结构；
205、208、217A、217B、217C、247、223、257A、257B～顶面；
206～隔离物；
210、242、248～底面；
212A、212B、212C～栅极介电层；
214A、214B、214C～栅极电极；
215A、215B、215C～虚设栅极结构；
218～间隔层；
218A、218B、218C～间隔构件；
220A、220B～源极/漏极结构；
221～接触蚀刻停止层；
222～第一层间介电层；
224～硬掩膜层；
224A～硬遮罩图案层；
226～图案化光致抗蚀剂层；
238、239～沟槽；
230、232、234～开口；
240～侧壁；
244、244A～介电材料衬垫层；
246～介电材料；
246A～隔绝结构；
250A、250B～栅极沟槽；
252A、252B～栅极介电层；
254A、254B～金属栅极；
256A、256B～金属栅极结构；
260A、260B～源极/漏极导电层；
262A、262B～硅化物层；
264～蚀刻停止层；
266～第二层间介电层；
270A、270B～介层孔插塞；
272～内连线结构；
300、302～方向；
500A、500B～鳍式场效晶体管；
600～半导体装置；
D～深度；
T～厚度；
S～距离；
W～宽度。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本案的不同特征。而本公开书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书以下的内容叙述了将一第一特征形成于一第二特征之上或上方，即表示其包括了所形成的上述第一特征与上述第二特征是直接接触的实施例，亦包括了还可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。另外，本公开书中不同范例可能使用重复的参考符号及/或标记。这些重复系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(复数)元件或(复数)特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“较下部”、“上方”、“较上部”及类似的用语等。除了附图所绘示的方位之外，空间相关用语用以涵盖使用或操作中的装置的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
以下叙述了本公开书的一些实施例。图1A-图1F显示显示显示根据一些实施例的半导体装置600的制造方法的不同工艺阶段的工艺立体图。附加的处理可于图1A-图1F所述的阶段之前、之间、及/或之后提供。图2A-图2F显示根据一些实施例的半导体装置600的制造方法的不同工艺阶段的工艺剖面图。例如，图2A-图2F为相应于沿图1A-图1F的切线A-A的剖面图。图2G至图2O显示根据一些实施例的半导体装置600的制造方法的不同工艺阶段的工艺剖面图。例如，图2G至图2O为图2F之后续工艺的工艺剖面图。可于半导体装置中增加附加的构件。以下将叙述的一些构件可于不同的实施例中被置换或排除
在一些实施例中，可利用一取代栅极工艺(gate-replacement process)制造鳍式场效晶体管(Fin FETs)。
如图1A及图2A所示，提供半导体基板200。在一些实施例中，半导体基板200为块状(bulk)半导体基板，例如，可为半导体晶圆。例如，半导体基板200为硅晶圆。在一些实施例中，半导体基板200包括元素半导体材料(例如，硅(silicon))或其他元素半导体材料，例如锗(germanium)。在另一些实施例中，半导体基板200包括化合物半导体(compoundsemiconductor)，包括例如SiC或SiGe的IV-VI族(Group IV-VI)化合物半导体、包括例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的III-V族(Group III-V)化合物半导体，或上述的组合。
在一些实施例中，半导体基板200包括绝缘层上覆半导体(semiconductor-on-insulator，SOI)基板。SOI基板可利用氧植入分离(separation by implantation ofoxygen，SIMOX)工艺、晶圆接合工艺、硅薄膜转移工艺(silicon film transfer process)、其它适合的方法或前述的组合加以制造。
在一些实施例中，半导体基板200包括各种掺杂区(图未显示)，其取决于半导体元件的设计需求。掺杂区例如包括p型井(p-type wells)及/或n型井(n-type wells)。在一些实施例中，掺杂区掺杂有p型掺质。例如，掺杂区掺杂有硼或BF2。在一些实施例中，掺杂区掺杂有n型掺质。例如，掺杂区掺杂有磷或砷。在一些实施例中，一些掺杂区为p型掺杂，而其他掺杂区为n型掺杂。
之后，如图1A、图2A所示，于半导体基板200上方形成一或更多鳍结构(finstructures)204。在一些实施例中，鳍结构204是借着蚀刻半导体基板200而形成。如图2A所示，在一些实施例中，从半导体基板200的一顶面205移除部分半导体基板200以形成多个凹陷(或沟槽)202。可使用微影工艺及蚀刻工艺来形成凹陷202。因此，于凹陷202之间形成出了鳍结构204。在一些实施例中，鳍结构204沿方向300延伸。
接着，如图1A、图2A所示，在一些实施例中，于半导体基板200上方形成一个或多个隔离物(isolation features)206，隔离物206形成于凹陷202中以围绕鳍结构204的下部部分(lower portion)。在一些实施例中，每一个隔离物206具有一顶面208和一底面210，鳍结构204的较上部分(upper portion)和其顶面205突出于隔离物206的顶面208。隔离物206的底面210可与半导体基板200接触。隔离物206用以定义及电性隔离形成于半导体基板200之中及/或之上的不同装置元件。
在一些实施例中，隔离物206包括浅槽隔离物(shallow trench isolation,STI)、局部硅氧化物(local oxidation of silicon,LOCOS)、其它适合的隔离物或前述的组合。在一些实施例中，每一个隔离物206具有多层结构。在一些实施例中，隔离物206由介电材料所形成。介电材料可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低介电常数材料、其他适合的材料、或前述的组合。在一些实施例中，形成浅沟槽隔离衬层(STI liner)(图未显示)以减少半导体基板200以及隔离物206之间的界面(interface)处的结晶缺陷。相似地，亦可使用浅沟槽隔离衬层以减少鳍结构204及隔离物206之间的界面处之缺陷。
在一些实施例中，利用沉积工艺(deposition operation)和后续的平坦化工艺(planarization operation)于凹陷202中形成介电材料(图未显示)。然后，进一步移除(凹陷)上述介电材料使鳍结构204的上方区域暴露出来以成形隔离物206。在一些实施例中，沉积工艺包括低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、等离子体化学气相沉积法(plasma-CVD)或流动式化学气相沉积法(flowable CVD)或其他适合的沉积工艺。在一些实施例中，上述平坦化工艺可包括化学机械研磨(CMP)工艺及/或回蚀刻工艺(etch-back process)。
然后，如图1B及图2B所示，根据一些实施例，于半导体基板200及暴露出来的鳍结构204上方形成一或更多虚设栅极结构(gate stacks)。例如，于鳍结构204上方形成彼此靠近的虚设栅极结构215A、215B及215C。根据一些实施例，虚设栅极结构215A包括栅极介电层212A以及位于栅极介电层212A上方的栅极电极214A，虚设栅极结构215B包括栅极介电层212B以及位于栅极介电层212B上方的栅极电极214B，虚设栅极结构215C包括栅极介电层212C以及位于栅极介电层212C上方的栅极电极214C。
在一些实施例中，栅极介电层212A、212B及212C是由氧化硅、氮化硅、氮氧化硅、具高介电常数的介电材料(high-k)、或前述的组合的材料形成。高介电常数材料例如包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其他适合的高介电常数材料、或前述的组合。在一些实施例中，栅极介电层212A、212B及212C为虚设栅极介电层(dummy gate dielectric layer)，其将在后续工艺中移除。虚设栅极介电层例如为氧化硅层。
在一些实施例中，栅极电极214A、214B及214C由包括多晶硅、金属材料、其他适合的导电材料、或前述的组合的材料形成。在一些实施例中，栅极电极214A、214B及214C为虚设栅极电极(dummy gate electrode)，且将在后续工艺中以其他导电材料(例如，金属材料)取代。虚设栅极电极例如由多晶硅所制成。
在一些实施例中，于半导体基板200及鳍结构204上方沉积栅极介电材料及栅极电极层。在一些实施例中，栅极介电材料及栅极电极层是使用适合的沉积方法而相继沉积。适合的沉积方法可包括化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺(thermal oxidation)、物理气相沉积(PVD)工艺、其他可应用工艺、或前述的组合。之后，进行一图案化工艺，将栅极介电材料及栅极电极层图案化以形成包括栅极介电层212A和栅极电极214A的虚设栅极结构215A，包括栅极介电层212B和栅极电极214B的虚设栅极结构215B，包括栅极介电层212C和栅极电极214C的虚设栅极结构215C。在一些实施例中，同时形成虚设栅极结构215A、215B及215C。
在一些实施例中，虚设栅极结构215A、215B及215C位于沿方向300延伸的鳍结构204上方，虚设栅极结构215A、215B及215C沿方向302延伸且沿方向300配置，且虚设栅极结构215A及215C分别位于虚设栅极结构215B的相对两侧。在一些实施例中，方向302交叉于方向300，方向302例如实质上垂直于方向300。在一些实施例中，虚设栅极结构215A、215B及215C围绕鳍结构204的侧面及顶面205，且更延伸至位于鳍结构204外侧的半导体基板200及隔离物206上方。在一些实施例中，虚设栅极结构(dummy gate structure)215A、215B及215C将于后续工艺中被金属栅极结构(metal gate structure)取代。
在一些实施例中，每一虚设栅极结构215A、215B及215C的上方包括硬遮罩(hardmask)(图未显示)。硬遮罩用以辅助虚设栅极结构215A、215B及215C的形成。在一些实施例中，硬遮罩是由氧化硅、氮化硅、氮氧化硅、碳化硅、其他适合的材料、或前述的组合所制成。在一些实施例中，硬遮罩具有多层结构。
之后，如图1C及图2C所示，根据一些实施例，于半导体基板200、鳍结构204和虚设栅极结构215A、215B及215C上方形成一间隔层218。在一些实施例中，间隔层218顺应地(conformally)延伸于虚设栅极结构215A、215B及215C、鳍结构204和隔离物206上方。在一些实施例中，间隔层218是由氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、其他适合的材料、或前述的组合的材料形成。在一些实施例中，氮化硅(SiN)用做为间隔层218。在一些实施例中，可借着使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、其他适合的用工艺、或前述的组合形成间隔层218。
然后，在一些实施例中，于鳍结构204中形成轻掺杂区(LDD)(图未显示)。轻掺杂区分别设置于虚设栅极结构215A、215B及215C上的相对两侧。轻掺杂区作为半导体装置的轻掺杂源极或漏极(LDS/D)区。可通过轻掺杂区减缓短通道效应(short channel effect)。在一些实施例中，轻掺杂区为p型。在一些实施例中，轻掺杂区为n型。
在一些实施例中，轻掺杂区的一边缘实质上与虚设栅极结构215A、215B及215C的侧壁对齐。在另一些实施例中，轻掺杂区延伸至虚设栅极结构215A、215B及215C的下方。
在一些实施例中，进行离子布植工艺以形成轻掺杂区。在一些实施例中，接着实行退火工艺以活化布植的掺质以及减少轻掺杂区中的掺质扩散。在一些实施例中，退火工艺为快速热退火(rapid thermal annealing,RTA)工艺。在一些实施例中，使用虚设栅极结构215A、215B及215C做为布植遮罩以协助轻掺杂区170的形成。在另一些实施例中，使用其它布植掩膜层(图未显示)以协助轻掺杂区的形成。
接着，如图1D及图2D所示，根据一些实施例，移除部分间隔层218(如图1C及图2C所示)，以于虚设栅极结构215A的相对侧壁上形成一对间隔构件(spacer elements)218A、于虚设栅极结构215B的相对侧壁上形成一对间隔构件218B，以及于虚设栅极结构215C的相对侧壁上形成一对间隔构件218C。间隔构件218A、218B及218C可用以在后续工艺中辅助源极/漏极结构(或区域)的形成。根据一些实施例，进行蚀刻工艺(例如，非等向性蚀刻)以部分移除间隔层218，直到露出虚设栅极结构215A的顶面217A、虚设栅极结构215B的顶面217B、虚设栅极结构215C的顶面217C、鳍结构204的顶面205以及隔离物206的顶面208为止。因此，间隔层218分别在虚设栅极结构215A、215B及215C的相对侧壁上的余留部分形成了间隔构件218A、218B及218C，且间隔构件218A、218B及218C以自对准方式(self-aligned manner)分别形成于虚设栅极结构215A、215B及215C的相对侧壁上。
在一些实施例中，间隔构件218A、218B及218C包括例如氮化硅、氮氧化硅、碳化硅、其他适合的材料、或前述的组合的介电材料。在一些实施例中，沉积工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺、其他可应用工艺、或前述的组合。在一些实施例中，蚀刻工艺包括干蚀刻工艺或其他合适的蚀刻工艺。
之后，如图1E及图2E所示，根据一些实施例，于鳍结构204中形成多个源极/漏极结构220A、220B。在一些实施例中，源极/漏极结构220A、220B与虚设栅极结构215A、215B及215C交错设置。举例来说，源极/漏极结构220A位于虚设栅极结构215A的相对两侧且与虚设栅极结构215A和215B交错设置，源极/漏极结构220B位于虚设栅极结构215C的相对两侧且与虚设栅极结构、215B及215C交错设置。在一些实施例中，源极/漏极结构220A、220B邻接(adjoin)轻掺杂区及间隔构件218A、218B及218C。在一些实施例中，源极/漏极结构220A、220B突出于鳍结构204的顶面205之上。源极/漏极结构220A、220B亦可被称为隆起型源极/漏极结构(raised source and drain features)。在一些实施例中，源极/漏极结构220A、220B为应变结构(strained structures)。源极/漏极结构220A、220B对位于虚设栅极结构215A、215B及215C下方且于鳍结构204中的最终形成的鳍式场效晶体管(Fin FET)的通道区提供应力或应变以增进载子移动率，并提升鳍式场效晶体管的效能。
在一些实施例中，源极/漏极结构220A、220B由应变材料(strain material)形成。在一些实施例中，源极/漏极结构220A、220B为n型半导体材料。源极/漏极结构220A、220B可包括磊晶成长硅(epitaxially grown silicon)、磊晶成长磷化硅(SiP)、或其他适合的磊晶成长半导体材料。源极/漏极结构220A、220B不限于为n型半导体材料。在一些其他实施例中，源极/漏极结构220A、220B为p型半导体材料。例如，源极/漏极结构220A、220B可包括磊晶成长硅锗。
在一些实施例中，凹蚀(recess)移除未被虚设栅极结构215A、215B及215C和间隔构件218A、218B及218C覆盖的部分鳍结构204以移除鳍结构204的上部部分(upperportion)并形成凹陷219。在一些实施例中，利用多个蚀刻工艺使得凹陷219更横向地朝虚设栅极结构215A、215B及215C下方的相应于最终形成的鳍式场效晶体管(Fin FET)的通道区延伸。应注意的是，本公开的实施例可具有许多更动。
在一些实施例中，移除轻掺杂区的一些部分以形成凹陷219，如图2E所示。在一些实施例中，移除未被间隔构件218A、218B及218C覆盖的轻掺杂区的一些部分。在一些实施例中，暴露轻掺杂区存留的部分以形成凹陷219。在一些实施例中，凹蚀鳍结构204至低于轻掺杂区的底部的水平。
在一些实施例中，于鳍结构204的凹陷219上方磊晶成长一种半导体材料(或二或多种半导体材料)，且持续成长超出凹陷219以形成源极/漏极结构220A、220B。在一些实施例中，同时磊晶成长源极/漏极结构220A、220B。在一些实施例中，于不同工艺中分开磊晶成长源极/漏极结构220A、220B。
在一些实施例中，可使用选择性磊晶成长(selective epitaxy growth,SEG)工艺、化学气相沉积工艺(例如，气相磊晶(vapor-phase epitaxy,VPE)工艺、低压化学气相沉积(LPCVD)工艺及/或超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)工艺)、分子束磊晶工艺、沉积掺杂的非晶半导体(例如，Si、Ge或SiGe)接续固相磊晶再结晶(solid-phase epitaxial recrystallization,SPER)的步骤、其它适合的工艺或前述的组合形成源极/漏极结构220A、220B。源极/漏极结构220A、220B的形成工艺可使用气态及/或液态的前驱物。在一些实施例中，源极/漏极结构220A、220B原位(in-situ)成长于相同的工艺腔室中。换言之，使用原位(in-situ)磊晶成长工艺形成源极/漏极结构220A、220B。
在一些实施例中，以一或多种合适的掺质掺杂源极/漏极结构220A、220B。例如，源极/漏极结构220A、220B为磷(P)、砷(As)、锑(Sb)或其它合适的掺质所掺杂的硅(Si)源极/漏极结构。或者，源极/漏极结构220A、220B为硼(B)或其它适合的掺质所掺杂的硅锗(SiGe)源极/漏极结构。在一些实施例中，进行多个布植工艺以掺杂源极/漏极结构220A、220B。在一些实施例中，形成于虚设栅极结构215A、215B及215C的侧壁之上的间隔构件218A、218B及218C可协助源极/漏极结构220A、220B的形成。
在一些实施例中，在源极/漏极结构220A、220B成长期间原位(in-situ)掺杂源极/漏极结构220A、220B。在另一些实施例中，在源极/漏极结构220A、220B成长期间，未掺杂源极/漏极结构220A、220B，在磊晶成长后，于后续工艺中掺杂源极/漏极结构220A、220B。在一些实施例中，借着使用离子布植工艺、等离子体浸入离子布植工艺(plasma immersion ionimplantation process)、气体及/或固体源极扩散工艺(source diffusion process)、其他可应用工艺、或前述的组合以进行掺杂。在一些实施例中，进一步对源极/漏极结构220A、220B进行退火工艺(annealing process)以活化掺质，例如，实行快速热退火工艺(rapidthermal annealing process)。
接着，如图1F及图2F所示，于鳍结构204、源极/漏极结构220A、220B以及虚设栅极结构215A、215B及215C的上方形成接触蚀刻停止层(contact etch stop layer，CESL)221和第一层间介电层(ILD)222。接触蚀刻停止层221可顺应性形成于间隔构件218A、218B及218C的侧壁和源极/漏极结构220A、220B上方。第一层间介电层(ILD)222可形成于接触蚀刻停止层221上方，并填满虚设栅极结构215A、215B及215C之间的空隙。在一些实施例中，源极/漏极结构220A、220B被第一层间介电层222围绕。接触蚀刻停止层221可做为后续于第一层间介电层222中形成源/漏极接触插塞开口的蚀刻工艺的蚀刻停止层(etch stoplayer)。
在一些实施例中，进行一沉积工艺，于源极/漏极结构220A、220B的上方、虚设栅极结构215A、215B及215C的上方以及间隔构件218A、218B及218C的侧壁上方形成接触蚀刻停止层221。在一些实施例中，接触蚀刻停止层221由介电材料所制成。介电材料可包括氮化硅、氮氧化硅、碳化硅、其他适合的介电材料、或前述的组合。在一些实施例中，上述沉积工艺包括化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、其他可应用工艺、或前述的组合。
形成接触蚀刻停止层221之后，进行另一沉积工艺，于蚀刻停止层221上方全面性形成第一层间介电层222。接着，进行一平坦化工艺，移除位于虚设栅极结构215A的顶面217A上方、虚设栅极结构215B的顶面217B上方及虚设栅极结构215C的顶面217C上方的部分第一层间介电层222和接触蚀刻停止层221，直到虚设栅极结构215A的顶面217A、虚设栅极结构215B的顶面217B及虚设栅极结构215C的顶面217C从第一层间介电层222暴露出来为止。
在一些实施例中，第一层间介电层222由氧化硅、氮氧化硅、硼硅玻璃(borosilicate glass,BSG)、磷硅玻璃(phosphosilicate glass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)、氟硅玻璃(fluorinated silicate glass,FSG)、低介电常数材料、多孔介电材料、其它合适的介电材料或上述的组合所形成。在一些实施例中，第一层间介电层222包括绝缘材料的一层或多层，例如SiO2、SiON、SiOCN或SiCN。
在一些实施例中，使用化学气相沉积工艺、旋转涂布工艺、原子层沉积工艺、物理气相沉积工艺、其它适合的工艺或前述的组合沉积第一层间介电层(ILD)222。在一些实施例中，平坦化工艺可包括化学机械研磨工艺、研磨工艺、蚀刻工艺、其它适合的工艺或前述的组合。
在一些实施例中，上述平坦化工艺会移除间隔构件218A、218B及218C的上部部分。在另一些实施例中，进行上述平坦化工艺之后，使用蚀刻工艺以移除间隔构件218A、218B及218C的上部部分。在一些实施例中，蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺或其它合适的蚀刻工艺。
为了方便说明起见，利用图2G图至图2O所示的工艺剖面图说明图2F后续的工艺。
如图2G所示，在一些实施例中，形成第一层间介电层222之后，于虚设栅极结构215A、215B及215C和第一层间介电层222的上方形成一硬掩膜层224。在一些实施例中，硬掩膜层224的材质包括例如氮化硅、氮氧化硅、碳化硅、其他适合的材料、或前述的组合的介电材料。在一些实施例中，硬掩膜层224的材质不同于第一层间介电层222，且硬掩膜层224具有较第一层间介电层222的材料高的一蚀刻选择比(etching selectivity)。举例来说，当第一层间介电层222的材质为氧化硅时，硬掩膜层224的材质可为氮化硅。在一些实施例中，硬掩膜层224的材质相同于间隔构件218A、218B及218C。举例来说，硬掩膜层224和间隔构件218A、218B及218C的材质可为氮化硅。在一些实施例中，利用包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺、其他可应用工艺、或前述的组合的沉积工艺来形成硬掩膜层224。
之后，如图2G所示，在一些实施例中，于硬掩膜层224上方形成一图案化光致抗蚀剂层226。在一些实施例中，图案化光致抗蚀剂层226具有一开口230。图案化光致抗蚀剂层226的开口230可与虚设栅极结构215B重叠，意即虚设栅极结构215B可位于图案化光致抗蚀剂层226的开口230中。在一些实施例中，利用微影工艺形成图案化光致抗蚀剂层226。
然后，如图2H所示，在一些实施例中，于虚设栅极结构215A、215B及215C和第一层间介电层222的上方形成硬遮罩图案层224A。在一些实施例中，以图案化光致抗蚀剂层226做为一蚀刻遮罩，进行一蚀刻工艺，移除暴露于图案化光致抗蚀剂层226的开口230的部分硬掩膜层224，以形成一硬遮罩图案层224A。在一些实施例中，硬遮罩图案层224A具有开口232，使虚设栅极结构215B从硬遮罩图案层224A的开口232暴露出来。在一些实施例中，形成硬遮罩图案层224A的蚀刻工艺包括例如干蚀刻工艺、湿蚀刻工艺或其它合适的蚀刻工艺。形成硬遮罩图案层224A之后，可移除图案化光致抗蚀剂层226。
接着，如图2I所示，在一些实施例中，移除虚设栅极结构215B。在一些实施例中，以硬遮罩图案层224A做为另一蚀刻遮罩，进行另一蚀刻工艺，移除从硬遮罩图案层224A的开口232暴露出来，且位于间隔构件218B之间的虚设栅极结构215B，以于间隔构件218B之间形成开口234。在一些实施例中，鳍结构204的部分顶面205从开口234暴露出来。在一些实施例中，移除虚设栅极结构215B的蚀刻工艺包括例如干蚀刻工艺、湿蚀刻工艺或其它合适的蚀刻工艺。
然后，如图2J所示，在一些实施例中，移除从间隔构件218B之间的开口234暴露出来的部分鳍结构204，以于鳍结构204中形成一沟槽(凹陷)238。在一些实施例中，利用以相同材质形成的硬遮罩图案层224A和间隔构件218B一起做为另一蚀刻遮罩，进行另一蚀刻工艺，移除从硬遮罩图案层224A的开口232和间隔构件218B之间的开口234暴露出来的部分鳍结构204。因此，鳍结构204的沟槽(凹陷)238以自对准方式形成。在一些实施例中，间隔构件218B之间的开口234连通鳍结构204中的沟槽(凹陷)238以共同形成穿过第一层间介电层222且延伸进入部分鳍结构204的沟槽239。在一些实施例中，沟槽239位于间隔构件218B之间且位于第一层间介电层222中，沟槽239位从鳍结构204上方延伸进入部分鳍结构204。在一些实施例中，沟槽239的底面242(同时为沟槽(凹陷)238的底面)位于鳍结构204的顶面205和隔离物206的顶面208之间。在一些实施例中，沟槽238延伸进入鳍结构204的深度D的范围在约50nm至约150nm之间，例如约为100nm。在一些实施例中，沟槽238(或沟槽239)的侧壁240与其接近的源极/漏极结构220A、220B之间的距离S约大于虚设栅极结构215A、215C的宽度W(也约等于间隔构件218B之间的距离)的五分之一。在一些实施例中，形成鳍结构204的沟槽(凹陷)238的蚀刻工艺包括例如干蚀刻工艺、湿蚀刻工艺或其它合适的蚀刻工艺。
在一些实施例中，利用蚀刻工艺连续移除虚设栅极结构215B及其正下方的鳍结构204，形成从鳍结构204上方延伸进入部分鳍结构204的沟槽239。因此，沟槽239的侧壁轮廓可得到良好的控制，例如具有连续且直的侧壁轮廓。并且，沟槽239位于鳍结构204上方的上部部分(位置相同于间隔构件218B之间的开口234位置)和位于鳍结构204中的下部部分(位置相同于沟槽238)彼此对齐，可避免现有技术中于不同工艺阶段(例如分别于形成鳍结构204的工艺阶段，以及利用金属闸结构极置换虚设栅极结构的工艺阶段)分别于鳍结构中和鳍结构上方形成的不同沟槽产生的对准问题。
接着，如图2K所示，在一些实施例中，于沟槽239的侧壁240和底面242(同时为沟槽(凹陷)238的侧壁240和底面242)上方顺应性形成介电材料衬垫层(liner dielectric)244。在一些实施例中，进行一沉积工艺，形成介电材料衬垫层244，且介电材料衬垫层244延伸覆盖硬遮罩图案层224A。在一些实施例中，介电材料衬垫层244的材质包括例如氮化硅、氮氧化硅、碳化硅、其他适合的材料、或前述之组合的介电材料。在一些实施例中，介电材料衬垫层244的材质不同于硬遮罩图案层224A和间隔构件218B的材质。举例来说，当硬遮罩图案层224A和间隔构件218B的材质为氮化硅时，介电材料衬垫层244的材质可为氧化硅。在一些实施例中，介电材料衬垫层244的材质相同于第一层间介电层222的材质。举例来说，介电材料衬垫层244和第一层间介电层222的材质可为氧化硅。在一些实施例中，使用包括化学气相沉积法(CVD)、等离子体化学气相沉积法(plasma-CVD)、原子层沉积(ALD)工艺或或其它合适的沉积工艺形成介电材料衬垫层244。然而，在一些实施例中，未形成介电材料衬垫层244。在一些实施例中，介电材料衬垫层244的厚度T的范围在约1nm至约5nm之间，例如约为3nm。
然后，如图2L所示，在一些实施例中，于鳍结构204的沟槽(凹陷)238中填充一介电材料246。在一些实施例中，进行一沉积工艺，于介电材料衬垫层244上方全面性形成介电材料246，并填充沟槽(凹陷)238和沟槽239。介电材料246可形成于虚设栅极结构215A、虚设栅极结构215C和第一层间介电层222的上方。在未形成介电材料衬垫层244的一些实施例中，介电材料246直接接触鳍结构204和间隔构件218B。在一些实施例中，介电材料246的材质包括例如氮化硅、氮氧化硅、碳化硅、其他适合的材料、或前述的组合的介电材料。在一些实施例中，介电材料246的材质不同于介电材料衬垫层244的材质。举例来说，当介电材料衬垫层244的材质可为氧化硅时，介电材料246的材质为氮化硅。在一些实施例中，介电材料246的材质相同于硬遮罩图案层224A和间隔构件218B的材质。举例来说，介电材料246、硬遮罩图案层224A和间隔构件218B的材质皆为氮化硅。在一些实施例中，使用旋涂(spin-on)工艺、流动式化学气相沉积法(flowable CVD)、其他合适的工艺、或前述的组合形成介电材料246。
之后，如图2M所示，在一些实施例中，于沟槽239(以及沟槽(凹陷)238)中形成一隔绝结构246A。在一些实施例中，进行平坦化工艺(例如，化学机械研磨(CMP)工艺)移除位于虚设栅极结构215A及215C和第一层间介电层222的上方的介电材料246、介电材料衬垫层244和硬遮罩图案层224A，直到暴露虚设栅极结构215A及215C为止。因此，硬遮罩图案层224A可做为例如化学机械研磨(CMP)工艺的平坦化工艺的停止层。在一些实施例中，隔绝结构246A位于虚设栅极结构215A及215C之间。在一些实施例中，在图2M所示的剖面图中，隔绝结构246A的形状为柱状或长条状。隔绝结构246A的顶面247可对齐第一层间介电层222的顶面223，且隔绝结构246A从鳍结构204上方向下延伸至部分鳍结构204中。在一些实施例中，隔绝结构246A的底面248位于鳍结构204中，例如可位于鳍结构204的顶面205和隔离物206的顶面208之间。在一些实施例中，形成隔绝结构246A的同时会形成介电材料衬垫层244A，且隔绝结构246A通过介电材料衬垫层244A与鳍结构204隔开。
在一些实施例中，隔绝结构246A可做为后续置换虚设栅极结构215A及215C形成的鳍式场效晶体管(Fin FET)之间的电性隔绝结构。
在一些实施例中，隔绝结构246A的材质包括例如氮化硅、氮氧化硅、碳化硅、其他适合的材料、或前述的组合的介电材料。在一些实施例中，隔绝结构246A的材质不同于第一层间介电层222的材质。举例来说，当第一层间介电层222的材质为氧化硅时，隔绝结构246A的材质可为氮化硅。
接着，如图2N所示，在一些实施例中，分别以金属栅极结构256A和256B置换虚设栅极结构215A和215C。在一些实施例中，依序进行蚀刻工艺、多道沉积工艺和平坦化工艺形成金属栅极结构256A和256C。
在一些实施例中，进行上述蚀刻工艺，移除虚设栅极结构215A和215C，以于第一层间介电层222中分别形成栅极沟槽(gate trench)250A和250B。在一些实施例中，栅极沟槽250A和250B形成于鳍结构204上方，栅极沟槽250A位于间隙构件218A之间，且栅极沟槽250B位于间隙构件218C之间。在一些实施例中，栅极沟槽250A和250B暴露现有被虚设栅极结构215A和215C所覆盖的部分鳍结构204。鳍结构204暴露的部分可作为最终形成的鳍式场效晶体管(Fin FET)的通道区。在一些实施例中，使用湿蚀刻工艺、干蚀刻工艺、其它适合的工艺或前述的组合移除虚设栅极结构215A和215C。
在一些实施例中，形成栅极沟槽250A和250B之后，进行沉积工艺和后续的平坦化工艺，以分别于栅极沟槽250A和250B中分别形成金属栅极结构256A和金属栅极结构256B。金属栅极结构256A和金属栅极结构256B可分别填充栅极沟槽250A和250B。在一些实施例中，金属栅极结构256A包括栅极介电层252A和金属栅极254A，且金属栅极结构256B包括栅极介电层252B和金属栅极254B。金属栅极结构256A的栅极介电层252A可顺应性形成于栅极沟槽250A的侧壁及底面上方，且金属栅极254A可形成于栅极介电层252A上方且填充栅极沟槽250A。类似地，金属栅极结构256B的栅极介电层252B可顺应性形成于栅极沟槽250B的侧壁及底面上方，且金属栅极254B可形成于栅极介电层252B上方且填充栅极沟槽250B。另外，在一些实施例中，金属栅极结构256A的栅极介电层252A设置于鳍结构204的通道区和金属栅极254A之间，金属栅极结构256B的栅极介电层252B设置于鳍结构204的通道区和金属栅极254B之间。在一些实施例中，金属栅极结构256A通过源极/漏极结构220A与隔绝结构246A隔开，金属栅极结构256B通过源极/漏极结构220B与隔绝结构246A隔开。
在一些实施例中，进行一道或多道沉积工艺，顺应性于栅极沟槽250A和250B的侧壁及底面上方形成栅极介电层(图未显示)，且栅极介电层可延伸至虚设栅极结构215A及215C和第一层间介电层222的上方。接着，再进行一道或多道沉积工艺，于栅极介电层上方形成金属栅极层(图未显示)，金属栅极层可填充栅极沟槽250A和250B并可延伸至虚设栅极结构215A及215C和第一层间介电层222的上方。然后，进行一平坦化工艺，移除位于虚设栅极结构215A及215C和第一层间介电层222的上方的栅极介电层和金属栅极层，直到暴露第一层间介电层222和隔绝结构246A为止，以分别于栅极沟槽250A和250B中分别形成金属栅极结构256A和金属栅极结构256B。
在一些实施例中，金属栅极结构256A的栅极介电层252A和金属栅极结构256B的栅极介电层252B包括高介电常数层。高介电常数层可由氧化铪、氧化锆、氧化铝、氮氧化硅、二氧化铪-铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其它合适的高介电常数材料或前述的组合所形成。在一些实施例中，栅极介电层252A和252B例如为高介电常数(high-k)金属氧化物的一层或多层金属氧化物。用于高介电常数(high-k)介电质的金属氧化物的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或上述材料的混合物。在一些实施例中，栅极介电层252A和252B由介电常数约在12至50的范围的介电材料所形成。在一些实施例中，金属栅极结构256A的金属栅极254A和金属栅极结构256B的金属栅极254B包括一层或多层金属材料，金属材料例如为Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他导电材料。
在一些实施例中，利用原子层沉积工艺、化学气相沉积工艺、旋转涂布工艺、其它适合的工艺或前述的组合沉积栅极介电层。在一些实施例中，可利用物理气相沉积工艺、化学沉积工艺、电镀工艺、无电式电镀工艺、其它适合的工艺或前述的组合沉积金属栅极层。在一些实施例中，在一些实施例中，上述平坦化工艺可包括一化学机械研磨(CMP)工艺及/或一回蚀刻工艺(etch-back process)。
在一些实施例中，例如由二氧化硅(SiO2)形成的一界面介电层(interfacialdielectric layer)(图未显示)形成于鳍结构204的通道区和栅极介电层的间。界面层可用以降低栅极介电层252A和252B及鳍结构204之间的应力。在一些实施例中，界面介电层由氧化硅所形成。在一些实施例中，使用原子层沉积工艺、热氧化工艺、其它适合的工艺或前述的组合形成界面介电层。
在本发明一些实施例中，一层或多层功函数调整层(work function adjustmentlayer)(图未显示)插入金属栅极结构256A的栅极介电层252A和金属栅极254A之间，以及插入金属栅极结构256B的栅极介电层252B和金属栅极254B之间。上述功函数调整层可用以提供最终形成的鳍式场效晶体管(Fin FET)理想的功函数以提升元件效能，包括改善起始电压(threshold voltage)。上述功函数调整层可由一导电材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的一单一层，或者为上述材料的两个或多个形成的多层(multilayer)。对于n型通道场效晶体管(n-channel FET)，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一个或多个用做为功函数调整层。并且，对于p型通道场效晶体管(p-channel FET)，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一个或多个用做为功函数调整层。
在一些实施例中，隔绝结构246A的顶面247分别对齐金属栅极结构256A的顶面257A和金属栅极结构256B的顶面257B。在一些实施例中，隔绝结构246的底面248低于源极/漏极结构220A、220B。
之后，如图2O所示，在一些实施例中，分别于源极/漏极结构220A、220B的上方形成源极/漏极导电层(源极/漏极接触插塞)260A、260B。在一些实施例中，进行一图案化工艺，移除位于源极/漏极结构220A、220B的上方的部分第一层间介电层(ILD)222和部分接触蚀刻停止层221，且接触蚀刻停止层221做为图案化工艺的停止层(stop layer)。因此，可于第一层间介电层(ILD)222和其下方的接触蚀刻停止层221中形成开口(图未显示)，且于上述开口的底部分别暴露出源极/漏极结构220A、220B。在一些实施例中，图案化工艺包括干蚀刻工艺及/或湿蚀刻工艺。
然后，如图2O所示，在一些实施例中，可于第一层间介电层(ILD)222和其下方的接触蚀刻停止层221中的开口中形成导电材料毯覆层(图未显示)并填充开口。在一些实施例中，上述导电材料毯覆层可包括W、Cu、Co或Ni的一层或多层。可在导电材料毯覆层和源极/漏极结构220A、220B之间的界面上方分别形成一硅化物层(silicide layer)262A、262B，例如WSi、CoSi2或TiSi。可利用例如化学气相沉积法(CVD)、包括溅镀法(sputtering)的物理气相沉积法(PVD)、原子层沉积法(ALD)或其他适当的薄膜形成方式形成导电材料毯覆层。
接着，如图2O所示，在一些实施例中，对上述导电材料毯覆层进行一平坦化工艺(planarization operation)，以于源极/漏极结构220A、220B上方分别形成源极/漏极导电层260A、260B。在一些实施例中，隔绝结构246A的顶面247分别对齐源极/漏极导电层260A、260B的顶面。在一些实施例中，上述平坦化工艺包括一回蚀刻(etch-back)工艺及/或一化学机械研磨(CMP)工艺。
之后，如图2O所示，在一些实施例中，依序形成蚀刻停止层264、第二层间介电层(ILD)266和介层孔插塞270A、270B。在一些实施例中，进行数道沉积工艺，于金属栅极结构256A、金属栅极结构256B和源极/漏极导电层260A、260B上方依序形成蚀刻停止层264和第二层间介电层(ILD)266。蚀刻停止层264可做为后续镶嵌工艺(damascene process)中的蚀刻工艺的蚀刻停止层。之后，使用镶嵌工艺于蚀刻停止层264和第二层间介电层(ILD)266中形成介层孔插塞270A、270B。在本发明实施例中，介层孔插塞270A、270B分别连接用于源极/漏极结构220A、220B的源极/漏极导电层260A、260B。
在一些实施例中，接触蚀刻停止层264由介电材料所形成。介电材料可包括氮化硅、氮氧化硅、碳化硅、其他适合的介电材料、或前述的组合。在一些实施例中，接触蚀刻停止层264的沉积工艺包括化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、旋涂(spin-on)工艺、其他可应用工艺、或前述的组合。
在一些实施例中，第二层间介电层(ILD)266包括绝缘材料的一层或多层，例如SiO2、SiOC、SiOCN或一低介电常数(low-k)介电材料(例如k＝4-5)。在一些实施例中，介层孔插塞270A、270B的材质包括W、Co、Ni、Ti、TiN、Ta、TaN或其他适当的导电材料的一层或多层。在一些实施例中，使用化学气相沉积工艺、旋转涂布工艺、原子层沉积工艺、物理气相沉积工艺、其它适合的工艺或前述的组合沉积第二层间介电层(ILD)266。
在一些实施例中，接触蚀刻停止层264、第二层间介电层(ILD)266和介层孔插塞270A、270B为内连线结构272的一部分。在一些实施例中，隔绝结构246为电性浮接(electrically floating)，意即隔绝结构246不会与任何的介层孔插塞(或接触插塞)电性接触。在一些实施例中，隔绝结构246的顶面247接触内连线结构272的一绝缘部分(例如接触蚀刻停止层264和第二层间介电层(ILD)266)。
可以理解，可进一步对如图2O所示的装置进行互补式金氧半导体工艺(CMOSprocesses)以形成不同构件，例如内连线金属层、介电层、保护层等。
经过上述工艺之后，于鳍结构204上方形成位于隔绝结构246相对两侧的鳍式场效晶体管500A和鳍式场效晶体管500B，并形成半导体装置600。在一些实施例中，半导体装置600包括一鳍结构204、鳍式场效晶体管500A和鳍式场效晶体管500B以及隔绝结构246A。鳍结构204位于半导体基板200上方。鳍式场效晶体管500A和鳍式场效晶体管500B位于鳍结构204上方。鳍式场效晶体管500A可包括金属栅极结构256A和位于金属栅极结构256A相对两侧的源极/漏极结构220A，鳍式场效晶体管500A使用源极/漏极导电层260A和介层孔插塞270A做为电性连接。类似地，鳍式场效晶体管500B可包括金属栅极结构256B和位于金属栅极结构256B相对两侧的源极/漏极结构220B，鳍式场效晶体管500B使用源极/漏极导电层260B和介层孔插塞270B做为电性连接。
在一些实施例中，半导体装置600的隔绝结构246A位于鳍式场效晶体管500A和鳍式场效晶体管500B之间。隔绝结构246A由介电材料形成且为电性浮接，因而其可用以电性隔绝鳍式场效晶体管500A和鳍式场效晶体管500B。在一些实施例中，隔绝结构246A从鳍结构204上方向下延伸至部分鳍结构204中。在一些实施例中，隔绝结构246A的顶面247对齐鳍式场效晶体管500A的顶面(位置同金属栅极结构256A的顶面257A)和鳍式场效晶体管500B的顶面(位置金属栅极结构256B的顶面257B)。
本公开书的实施例提供半导体装置600及半导体装置600的制造方法。在一些实施例中，上述半导体装置600的制造方法包括于一半导体基板200上方形成一鳍结构204。上述制造方法包括于上述鳍结构204上方形成一第一虚设栅极结构(例如虚设栅极结构215B)以及位于上述第一虚设栅极结构(例如虚设栅极结构215B)相对两侧的一第二虚设栅极结构(例如虚设栅极结构215A)和一第三虚设栅极结构(例如虚设栅极结构215C)。上述制造方法还包括于上述第一虚设栅极结构(例如虚设栅极结构215B)、上述第二虚设栅极结构(例如虚设栅极结构215A)和上述第三虚设栅极结构(例如虚设栅极结构215C)上方形成一硬遮罩图案层224A。上述第一虚设栅极结构(例如虚设栅极结构215B)从上述硬遮罩图案层224A暴露出来。上述制造方法还包括移除从上述硬遮罩图案层224A暴露出来的第一虚设栅极结构(例如虚设栅极结构215B)以及位于上述第一虚设栅极结构(例如虚设栅极结构215B)下方的部分上述鳍结构204，以形成一沟槽239。上述制造方法又包括于上述沟槽239中形成由一第一介电材料形成的一隔绝结构246A。另外，上述制造方法包括分别以一第一金属栅极结构256A和一第二金属栅极结构256C置换上述第二虚设栅极结构(例如虚设栅极结构215A)和上述第三虚设栅极结构(例如虚设栅极结构215C)。上述隔绝结构246A的一顶面247分别对齐上述第一金属栅极结构256A的一顶面257A和上述第二金属栅极结构256C的一顶面257C。在一些实施例中，半导体装置600的制造方法包括以一自对准方式形成从鳍结构204上方(例如由蚀刻虚设栅极结构215B形成的开口)延伸进入鳍结构204的沟槽239，且于上述沟槽239中完全填充由介电材料形成的隔绝结构246A。以自对准方式形成容置隔绝结构246A的上述沟槽239可以避免现有技术中于不同工艺阶段分别于鳍结构中和鳍结构上方形成的不同沟槽产生的对准问题。在一些实施例中，于形成金属栅极结构之前形成整体由介电材料形成的隔绝结构246A。因此，依据一些实施例的半导体装置600的制造方法可以避免现有技术利用金属栅极结构做为隔绝结构造成其与源极/漏极结构之间产生短路(shortcircuit)。或者，由于容置隔绝结构的沟槽因对准误差(misalignment)而过于靠近源极/漏极结构，于形成金属栅极结构工艺期间，源极/漏极结构误被金属栅极结构置换产生的金属栅极挤出(metal gate extrusion)问题，且可进一步抑制在源极/漏极结构和金属栅极之间产生短路(short circuit)。
本发明实施例供一种半导体装置及其制造方法。半导体装置的制造方法包括于鳍结构上方形成第一虚设栅极结构、第二虚设栅极结构和第三虚设栅极结构。于第一虚设栅极结构、第二虚设栅极结构和第三虚设栅极结构上方形成硬遮罩图案层。第一虚设栅极结构从硬遮罩图案层暴露出来。移除第一虚设栅极结构及其下方的鳍结构，以形成沟槽。于沟槽中形成隔绝结构。分别以第一金属栅极结构和第二金属栅极结构置换第二虚设栅极结构和第三虚设栅极结构。隔绝结构的顶面分别对齐第一金属栅极结构的顶面和第二金属栅极结构的顶面。在一些实施例中，半导体装置的制造方法包括利用硬遮罩图案层及虚设栅极结构的间隔构件做为蚀刻遮罩，连续移除虚设栅极结构及其正下方的鳍结构，以形成容置隔绝结构的沟槽，因此沟槽具有较笔直的轮廓。并且，上述形成沟槽的方法易于控制沟槽与邻近的源极/漏极结构的距离，以避免源极/漏极磊晶结构的损伤。并且，在一些实施例中，形成隔绝结构之前可于沟槽中形成介电材料衬垫层，以进一步提升半导体装置的可靠度。
根据一些实施例，提供一种半导体装置的制造方法。上述制造方法包括于一半导体基板上方形成一鳍结构。上述制造方法包括于上述鳍结构上方形成一第一虚设栅极结构以及位于上述第一虚设栅极结构相对两侧的一第二虚设栅极结构和一第三虚设栅极结构。上述制造方法还包括于上述第一虚设栅极结构、上述第二虚设栅极结构和上述第三虚设栅极结构上方形成一硬遮罩图案层。上述第一虚设栅极结构从上述硬遮罩图案层暴露出来。上述制造方法还包括移除从上述硬遮罩图案层暴露出来的第一虚设栅极结构以及位于上述第一虚设栅极结构下方的部分上述鳍结构，以形成一沟槽。上述制造方法又包括于上述沟槽中形成由一第一介电材料形成的一隔绝结构。另外，上述制造方法包括分别以一第一金属栅极结构和一第二金属栅极结构置换上述第二虚设栅极结构和上述第三虚设栅极结构。上述隔绝结构的一顶面分别对齐上述第一金属栅极结构的一顶面和上述第二金属栅极结构的一顶面。
在一些实施例中，上述制造方法包括于上述第一金属栅极结构、上述第二金属栅极结构和上述隔绝结构的上方形成一内连线结构，其中上述内连线结构的一绝缘部分接触上述隔绝结构的上述顶面。
在一些实施例中，上述制造方法包括形成上述硬遮罩图案层之前，于上述鳍结构中形成多个源极/漏极结构。在一些实施例中，上述些源极/漏极结构与上述第一虚设栅极结构、上述第二虚设栅极结构和上述第三虚设栅极结构交错设置。上述制造方法还包括于上述些源极/漏极结构上方且于上述第一虚设栅极结构、上述第二虚设栅极结构和上述第三虚设栅极结构之间形成由一第二介电材料形成的一层间介电层。
在一些实施例中，上述制造方法包括于上述第一虚设栅极结构、上述第二虚设栅极结构和上述第三虚设栅极结构上方形成一硬掩膜层。上述制造方法还包括于上述硬掩膜层上方形成一图案化光致抗蚀剂层。在一些实施例中，上述第三虚设栅极结构从上述图案化光致抗蚀剂层暴露出来。上述制造方法还包括以上述图案化光致抗蚀剂层为一蚀刻遮罩，移除从上述图案化光致抗蚀剂层暴露出来的部分上述硬掩膜层。
在一些实施例中，上述制造方法包括于上述沟槽中形成由上述第一介电材料形成的上述隔绝结构之前，于上述沟槽的侧壁和一底面上形成由上述第二介电材料形成一介电材料衬垫层。
在一些实施例中，分别以上述第一金属栅极结构和上述第二金属栅极结构置换上述第一虚设栅极结构和上述第二虚设栅极结构包括移除上述第一虚设栅极结构和上述第二虚设栅极结构，以于上述第一层间介电层中分别形成一第一栅极沟槽和一第二栅极沟槽。上述制造方法还包括于上述第一栅极沟槽和上述第二栅极沟槽中分别形成上述第一金属栅极结构和上述第二金属栅极结构。
根据一些实施例，提供一种半导体装置的制造方法。上述制造方法包括于一半导体基板上方形成一鳍结构。上述制造方法包括于上述鳍结构上方形成一第一虚设栅极结构以及位于上述第一虚设栅极结构的相对侧壁上的一对介电材料间隔构件。上述制造方法还包括于上述鳍结构上方形成由一第一介电材料形成的一层间介电层，上述层间介电层覆盖上述鳍结构且上述第一虚设栅极结构的一顶面从上述层间介电层暴露出来。上述制造方法还包括于上述第一虚设栅极结构上方形成一硬掩膜层。上述制造方法又包括于上述硬掩膜层形成一图案化光致抗蚀剂层，其中上述图案化光致抗蚀剂层具有一第一开口。上述第一虚设栅极结构位于上述第一开口中。另外，上述制造方法包括以上述图案化光致抗蚀剂层做为一第一蚀刻遮罩，移除暴露于上述图案化光致抗蚀剂层的上述第一开口的部分硬掩膜层以形成具有一第二开口的一硬遮罩图案层。上述第一虚设栅极结构从上述硬遮罩图案层的上述第二开口暴露出来。上述制造方法还包括以上述硬遮罩图案层做为一第二蚀刻遮罩，移除上述第一虚设栅极结构以及位于上述第一虚设栅极结构下方的部分上述鳍结构，以形成从上述鳍结构的上方延伸进入部分上述鳍结构的一沟槽。上述制造方法还包括于上述沟槽中形成由一第二介电材料形成的一隔绝结构，其中上述隔绝结构的一顶面对齐上述层间介电层的一顶面。
在一些实施例中，上述制造方法包括于上述鳍结构上方且于上述隔绝结构的相对两侧上分别形成一第一第一金属栅极结构和一第二金属栅极结构。在一些实施例中，上述隔绝结构的一顶面分别对齐上述第一金属栅极结构的一顶面和上述第二金属栅极结构的一顶面。上述制造方法还包括于上述第一金属栅极结构、上述第二金属栅极结构和上述隔绝结构的上方形成一内连线结构。在一些实施例中，上述内连线结构的一绝缘部分接触上述隔绝结构的上述顶面。
根据一些实施例，提供一种半导体装置。上述半导体装置包括一鳍结构、一第一鳍式场效晶体管、一第二鳍式场效晶体管以及一隔绝结构。上述鳍结构位于一半导体基板上方。上述第一鳍式场效晶体管和上述第二鳍式场效晶体管，位于上述鳍结构上方。上述隔绝结构，位于上述第一鳍式场效晶体管和上述第二鳍式场效晶体管之间。上述隔绝结构从上述鳍结构上方向下延伸至部分上述鳍结构中。上述隔绝结构的一顶面对齐上述第一鳍式场效晶体管的一顶面和上述第二鳍式场效晶体管的一顶面。
在一些实施例中，上述半导体装置包括一介电材料衬垫层，位于上述隔绝结构和上述鳍结构之间。在一些实施例中，上述介电材料衬垫层和隔绝结构由不同的介电材料形成。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。
虽然本公开已以数个实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本公开的精神和范围内，当可作任意的更动与润饰，因此本公开的保护范围当视后附的权利要求所界定的为准。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括下列步骤：
于一半导体基板上方形成一鳍结构；
于该鳍结构上方形成一第一虚设栅极结构以及位于该第一虚设栅极结构相对两侧的一第二虚设栅极结构和一第三虚设栅极结构；
于该鳍结构中形成多个源极/漏极结构；
于该第一虚设栅极结构的侧壁上形成一间隔构件；
于该鳍结构上形成一接触蚀刻停止层，其中该接触蚀刻停止层接触该间隔构件的一第一侧；
于该第一虚设栅极结构、该第二虚设栅极结构和该第三虚设栅极结构上方形成一硬遮罩图案层，其中该第一虚设栅极结构从该硬遮罩图案层暴露出来；
移除从该硬遮罩图案层暴露出来的第一虚设栅极结构以及位于该第一虚设栅极结构下方的部分该鳍结构，以形成一沟槽；
于该沟槽中形成由一第一介电材料形成的一隔绝结构，其中该隔绝结构接近该间隔构件的一第二侧；
分别以一第一金属栅极结构和一第二金属栅极结构置换该第二虚设栅极结构和该第三虚设栅极结构，其中该隔绝结构的一顶面分别对齐该第一金属栅极结构的一顶面和该第二金属栅极结构的一顶面；
于多个所述源极/漏极结构上形成一硅化物层，其中该硅化物层的宽度小于多个所述源极/漏极结构的宽度，并且多个所述源极/漏极结构将该硅化物层和该间隔构件隔开；以及
于该第一金属栅极结构、该第二金属栅极结构和该隔绝结构上方形成一蚀刻停止层，其中该蚀刻停止层接触该接触蚀刻停止层和该隔绝结构的该顶面。
2.如权利要求1所述的半导体装置的制造方法，还包括：
于该蚀刻停止层上方形成一层间介电层；以及
于该蚀刻停止层和该层间介电层中形成一介层孔插塞。
3.如权利要求1所述的半导体装置的制造方法，还包括：
形成该硬遮罩图案层之前，于该鳍结构中形成多个所述源极/漏极结构，其中多个所述源极/漏极结构与该第一虚设栅极结构、该第二虚设栅极结构和该第三虚设栅极结构交错设置；以及
于多个所述源极/漏极结构上方且于该第一虚设栅极结构、该第二虚设栅极结构和该第三虚设栅极结构之间形成该接触蚀刻停止层和由一第二介电材料形成的一层间介电层。
4.如权利要求1所述的半导体装置的制造方法，其中形成该硬遮罩图案层包括：
于该第一虚设栅极结构、该第二虚设栅极结构和该第三虚设栅极结构上方形成一硬掩膜层，其中该硬掩膜层的材质相同于该间隔构件；
于该硬掩膜层上方形成一图案化光致抗蚀剂层，其中该第三虚设栅极结构从该图案化光致抗蚀剂层暴露出来；以及
以该图案化光致抗蚀剂层为一蚀刻遮罩，移除从该图案化光致抗蚀剂层暴露出来的部分该硬掩膜层。
5.如权利要求3所述的半导体装置的制造方法，其中于该沟槽中形成由该第一介电材料形成的该隔绝结构之前，于该沟槽的侧壁和一底面上形成由该第二介电材料形成一介电材料衬垫层，该介电材料衬垫层接触该间隔构件的该第二侧。
6.如权利要求3所述的半导体装置的制造方法，其中分别以该第一金属栅极结构和该第二金属栅极结构置换该第一虚设栅极结构和该第二虚设栅极结构包括：
移除该第一虚设栅极结构和该第二虚设栅极结构，以于该层间介电层中分别形成一第一栅极沟槽和一第二栅极沟槽；以及
于该第一栅极沟槽和该第二栅极沟槽中分别形成该第一金属栅极结构和该第二金属栅极结构。
7.一种半导体装置的制造方法，其特征在于，包括下列步骤：
于一半导体基板上方形成一鳍结构；
于该鳍结构上方形成一第一虚设栅极结构以及位于该第一虚设栅极结构的侧壁上的一介电材料间隔构件；
于该鳍结构中形成一源极/漏极结构；
于该鳍结构上方形成一接触蚀刻停止层和由一第一介电材料形成的一层间介电层，该层间介电层覆盖该鳍结构且该第一虚设栅极结构的一顶面从该层间介电层暴露出来，且该接触蚀刻停止层接触该介电材料间隔构件的一第一侧；
于该第一虚设栅极结构上方形成一硬掩膜层；
于该硬掩膜层上方形成一图案化光致抗蚀剂层，其中该图案化光致抗蚀剂层具有一第一开口，其中该第一虚设栅极结构位于该第一开口中；
以该图案化光致抗蚀剂层做为一第一蚀刻遮罩，移除暴露于该图案化光致抗蚀剂层的该第一开口的部分硬掩膜层以形成具有一第二开口的一硬遮罩图案层，其中该第一虚设栅极结构从该硬遮罩图案层的该第二开口暴露出来；
以该硬遮罩图案层做为一第二蚀刻遮罩，移除该第一虚设栅极结构以及位于该第一虚设栅极结构下方的部分该鳍结构，以形成从该鳍结构的上方延伸进入部分该鳍结构的一沟槽；
于该沟槽中形成由一第二介电材料形成的一隔绝结构，其中该隔绝结构的一顶面对齐该层间介电层的一顶面，且该隔绝结构接近该介电材料间隔构件的一第二侧；
于该源极/漏极结构上形成一硅化物层，其中该硅化物层的宽度小于该源极/漏极结构的宽度，并且该源极/漏极结构将该硅化物层和该介电材料间隔构件隔开；以及
于该隔绝结构上方形成一蚀刻停止层，其中该蚀刻停止层接触该接触蚀刻停止层和该隔绝结构的该顶面。
8.如权利要求7所述的半导体装置的制造方法，还包括：
于该鳍结构上方且于该隔绝结构的相对两侧上分别形成一第一金属栅极结构和一第二金属栅极结构，其中该隔绝结构的该顶面分别对齐该第一金属栅极结构的一顶面和该第二金属栅极结构的一顶面；以及
于该第一金属栅极结构和该第二金属栅极结构上方形成该蚀刻停止层。
9.一种半导体装置，其特征在于，包括：
一鳍结构，位于一半导体基板上方；
一第一鳍式场效晶体管和一第二鳍式场效晶体管，位于该鳍结构上方，其中该第一鳍式场效晶体管包括一接触蚀刻停止层、一源极/漏极结构和该源极/漏极结构上的一硅化物层，其中该硅化物层的宽度小于该源极/漏极结构的宽度；
一隔绝结构，位于该第一鳍式场效晶体管和该第二鳍式场效晶体管之间，其中该隔绝结构从该鳍结构上方向下延伸至部分该鳍结构中，其中该隔绝结构的一顶面对齐该第一鳍式场效晶体管的一顶面和该第二鳍式场效晶体管的一顶面；
一间隔构件，位于该隔绝结构的侧壁上且接触该接触蚀刻停止层，并且该源极/漏极结构将该硅化物层和该间隔构件隔开，其中该接触蚀刻停止层从该源极/漏极结构的一顶面沿着该间隔构件的一侧壁延伸至该间隔构件的一顶面；以及
一蚀刻停止层，位于该第一鳍式场效晶体管、该第二鳍式场效晶体管和该隔绝结构上方，其中该蚀刻停止层接触该接触蚀刻停止层和该隔绝结构的该顶面。
10.如权利要求9所述的半导体装置，还包括：
一介电材料衬垫层，位于该隔绝结构和该鳍结构之间，其中该介电材料衬垫层和隔绝结构由不同的介电材料形成。
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