CN113314608A - 制造半导体器件的方法和半导体器件 - Google Patents

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semiconductor
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沙哈吉·B·摩尔
蔡俊雄
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Abstract

在制造半导体器件的方法中，其中第一半导体层和第二半导体层交替堆叠的上部鳍结构形成在下部鳍结构上方，牺牲栅极结构形成在上部鳍结构上方，蚀刻上部鳍结构的未被牺牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极空间，穿过源极/漏极空间横向蚀刻第一半导体层，在每个蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件，以及在源极/漏极空间中形成源极/漏极外延层以覆盖内部间隔件。在蚀刻源极/漏极区域时，还蚀刻下部鳍结构的一部分以形成凹槽，其中暴露(111)表面。根据本申请的其他实施例，还提供了半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本申请的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的 过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸 如多栅极场效应晶体管(FET)(包括鳍式FET(Fin FET)和全环栅(GAA) FET)的三维设计的发展。在Fin FET中，栅电极与沟道区域的三侧表面相 邻，并且栅极介电层置于其中。由于栅极结构在三个表面上围绕(包围) 鳍，因此晶体管实质上具有控制通过鳍或沟道区域的电流的三个栅极。不 幸的是，沟道的第四侧，其底部远离栅电极，因此没有受到严格的栅极控 制。相反，在GAA FET中，沟道区域的所有侧面都被栅电极围绕，这允许 在沟道区域中进行更充分的耗尽，并且获得由于更陡的亚阈值电流摆幅 (SS)而导致的较少的短沟道效应和较小的漏极引起的势垒降低(DIBL)。 随着晶体管尺寸不断缩小到10-15nm以下的技术节点，需要进一步改进GAA FET。
发明内容
根据本申请的一个实施例，提供了一种制造半导体器件的方法，包括： 在下部鳍结构上方形成其中第一半导体层和第二半导体层交替堆叠的上部 鳍结构；在上部鳍结构上方形成牺牲栅极结构；蚀刻上部鳍结构的未被牺 牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极空间；穿过源极/漏 极空间横向蚀刻第一半导体层；在每个蚀刻的第一半导体层的端部上形成 由介电材料制成的内部间隔件；以及在源极/漏极空间中形成源极/漏极外延 层以覆盖内部间隔件，其中，在蚀刻源极/漏极区域时，还蚀刻下部鳍结构 的一部分以形成凹槽，在凹槽中暴露(111)表面。
根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包 括：在下部鳍结构上方形成其中第一半导体层和第二半导体层交替堆叠的 上部鳍结构；在上部鳍结构上方形成牺牲栅极结构；蚀刻上部鳍结构的未 被牺牲栅极结构覆盖的源极/漏极区域，从而形成具有V形底部的源极/漏 极空间；穿过源极/漏极空间横向蚀刻第一半导体层；在每个蚀刻的第一半 导体层的端部上形成由介电材料制成的内部间隔件；以及在源极/漏极空间 中形成源极/漏极外延层以覆盖内部间隔件，其中：形成源极/漏极外延层包 括：形成第一外延层；和在第一外延层上形成第二外延层，并且在第二半 导体层的端部上的第一外延层在水平方向上的厚度大于在内部间隔件上的 第一外延层在水平方向上的厚度。
根据本申请的又一个实施例，提供了一种半导体器件，包括：半导体 线或片，设置在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极 介电层，设置在半导体线或片的每个沟道区域上并围绕半导体线或片的每 个沟道区域；栅电极层，设置在栅极介电层上并围绕每个沟道区域；以及 绝缘间隔件，分别设置在空间中，空间由相邻的半导体线或片、栅电极层 和源极/漏极区域限定，其中，源极/漏极外延层包括晶体的位错。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。需要 强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说 明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减 小。
图1A-图1D示出根据本公开的实施例的半导体FET器件的各种视图。 图1A是沿X方向(源极-漏极方向)的截面图，图1B是与图1A的Y1-Y1 对应的截面图，图1C是与图1A的Y2-Y2对应的截面图，图1D示出与图 1A的Y3-Y3对应的截面图。
图2A-图2D示出根据本公开的实施例的半导体FET器件的各种视图。 图2A是沿X方向(源极-漏极方向)的截面图，图2B是与图2A的Y1-Y1 对应的截面图，图2C是与图2A的Y2-Y2对应的截面图，图2D示出与图 2A的Y3-Y3对应的截面图。
图3示出根据本公开的实施例的制造半导体GAA FET器件的各个阶段 之一。
图4示出根据本公开的实施例的制造半导体GAA FET器件的各个阶段 之一。
图5A和图5B示出根据本公开的实施例的制造半导体GAA FET器件 的各个阶段之一。
图6A和图6B示出根据本公开的实施例的制造半导体GAA FET器件 的各个阶段之一。图6A示出n型GAA FET的截面图，图6B示出p型GAA FET的截面图。
图7A和图7B示出根据本公开的实施例的制造半导体GAA FET器件 的各个阶段之一。图7A示出n型GAA FET的截面图，图7B示出p型GAA FET的截面图。
图8A和图8B示出根据本公开的实施例的制造半导体GAA FET器件 的各个阶段之一。图8A示出n型GAA FET的截面图，图8B示出p型GAA FET的截面图。
图9A和图9B示出根据本公开的实施例的制造半导体GAA FET器件 的各个阶段之一。图9A示出n型GAA FET的截面图，图9B示出p型GAA FET的截面图。
图10A和图10B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图10A示出n型GAA FET的截面图，图10B示出p 型GAA FET的截面图。
图11A和图11B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图11A示出n型GAA FET的截面图，图11B示出p 型GAA FET的截面图。
图12A和图12B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图12A示出n型GAA FET的截面图，图12B示出p 型GAA FET的截面图。
图13A和图13B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图13A示出n型GAA FET的截面图，图13B示出p 型GAA FET的截面图。
图14A和图14B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图14A示出n型GAA FET的截面图，图14B示出p 型GAA FET的截面图。
图15A和图15B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图15A示出n型GAA FET的截面图，图15B示出p 型GAA FET的截面图。
图16A和图16B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图16A示出n型GAA FET的截面图，图16B示出p 型GAA FET的截面图。
图17A和图17B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图17A示出n型GAA FET的截面图，图17B示出p 型GAA FET的截面图。
图18A和图18B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图18A示出n型GAA FET的截面图，图18B示出p 型GAA FET的截面图。
图19A和图19B示出根据本公开的实施例的制造半导体GAA FET器 件的各个阶段之一。图19A示出n型GAA FET的截面图，图19B示出p 型GAA FET的截面图。
图20A、图20B、图20C和图20D示出根据本公开的实施例的形成源 极/漏极外延层的各个阶段。
图21A和图21B示出根据本公开的实施例的源极/漏极外延层的元素分 布。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不 同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然 这些仅是实例并不旨在限定。例如，元件的尺寸不限于所公开的范围或值， 但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第 二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形 成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的 部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化 和清楚，可以以不同的尺寸任意地绘制各个部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、 “下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个 元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系 术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式 定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可 以同样地作相应地解释。此外，术语“由...制成”可意指“包括”或“由...组成”。 在本公开中，短语“A、B和C之一”是指“A、B和/或C”(A、B、C、A和 B、A和C、B和C或A、B和/或C)，除非另有说明，否则不表示来自A 的一个元素、来自B的一个元素和来自C的一个元素。
通常，当通过选择性地蚀刻牺牲半导体层来释放纳米线(NW)时，难 以控制横向蚀刻量。在去除伪多晶硅栅极之后执行NW释放蚀刻工艺时， 可以蚀刻NW的横向端，这是因为用于NW释放蚀刻的横向蚀刻控制或蚀 刻预算不足。如果没有蚀刻停止层，则栅电极可以接触源极/漏极(源/漏) 外延层。此外，对栅极-漏极电容(Cgd)也有一些影响。如果在栅极与源 极/漏极区域之间不存在介电膜，则Cgd变大，这将降低电路速度。
此外，在GAA FET中，在金属栅电极和源极/漏极(源/极)外延层之 间提供内部间隔件。然而，由于相邻的半导体层之间的狭窄空间不被蚀刻， 因此难以控制内部间隔件的形状。内部间隔件用作沟道电阻的额外来源， 从而阻碍了栅极控制能力。GAA FET中较高的沟道高度会在控制沉积和蚀 刻工艺中从沟道底部到沟道顶部的结构均匀性方面带来更多困难。特别地， 在GAA FET制造方法中，在12英寸晶圆内实现更高的工艺均匀性变得更 加困难。
在本公开中，提供一种用于制造用于GAA FET的源极/漏极(源极和/ 或漏极)外延层和堆叠沟道FET的新方法。特别地，在本公开中，牺牲半 导体层具有调制成分(例如，Ge浓度)，并且牺牲半导体层的横向蚀刻由 调制成分控制。通过采用调制成分，可以控制内部间隔件的形状，从而提 高栅极控制能力。
在本公开中，源极/漏极是指源极和/或漏极。注意，在本公开中，源极 和漏极可互换地使用，并且其结构基本相同。
图1A-图1D示出根据本公开的实施例的半导体GAA FET器件的各种 视图。图1A是沿X方向(源极-漏极方向)的截面图，图1B是与图1A的 Y1-Y1对应的截面图，图1C是与图1A的Y2-Y2对应的截面图，图1D示 出与图1A的Y3-Y3对应的截面图。在一些实施例中，图1A-图1D的半导 体GAA FET器件是n型FET。
如图1A-图1C所示，半导体线或片25设置在半导体衬底10上方，并 且沿Z方向(相对于衬底10的主表面的法线方向)竖直地布置。在一些实 施例中，衬底10至少在其表面部分上包括单晶半导体层。衬底10可以包 括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、 InAlAs、InGaAs、GaSbP、GaAsSb和InP。在某些实施例中，衬底10由晶体Si制成。
衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲 层可以用来将晶格常数从衬底的晶格常数逐渐改变为源极/漏极区域的晶 格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于Si、 Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、 GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括外延生长在硅 衬底10上的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓 冲层的30原子％锗增加到最顶部缓冲层的70原子％锗。
如图1A-图1C所示，作为沟道层的半导体线或片25设置在衬底10上 方。在一些实施例中，半导体线25设置在从衬底10突出的鳍结构11(见 图4)上方。各个沟道层25被栅极介电层82和栅电极层84围绕。在一些 实施例中，半导体线25的厚度T1在约5nm至约60nm的范围内，并且半 导体线25的宽度W1在约5nm至约120nm的范围内。在一些实施例中， 半导体线或片的宽度大于厚度。在某些实施例中，该宽度高达半导体线或 片25的厚度的两倍或五倍。
在一些实施例中，在半导体线25的沟道与栅极介电层82之间形成界 面介电层81。在一些实施例中，栅极介电层82包括高k介电层。栅极结 构包括栅极介电层82、栅电极层84和侧壁间隔件40。尽管图1A-图1C示 出四条半导体线25，但是半导体线25的数量不限于四个，可以小至一个 或多于四个，并且最多可达十个。通过调整半导体线的数量，可以调整GAA FET器件的驱动电流。
此外，在衬底10上方设置源极/漏极外延层50。源极/漏极外延层50 与沟道层25的端面直接接触，并通过绝缘的内部间隔件35和栅极介电层 82与栅电极层84分离。在一些实施例中，附加绝缘层(未示出)共形地 形成在间隔件区域的内表面上。
在一些实施例中，源极/漏极外延层50的底部渗透到鳍结构(衬底) 中，并且具有V形或三角形，如图1A所示。在与源极/漏极外延层50的界 面处的衬底具有(111)表面。在一些实施例中，源极/漏极外延层50包括 多层和位错53，如下所述。
层间介电(ILD)层70设置在源极/漏极外延层50上方，导电接触层 72设置在源极/漏极外延层50上，并且穿过ILD层70的导电塞75设置在 导电接触层72上方。导电接触层72包括一层或多层导电材料。在一些实 施例中，导电接触层72包括硅化物层，诸如WSi、NiSi、TiSi或CoSi或 其他合适的硅化物材料或金属元素与硅和/或锗的合金。
图2A-图2D示出根据本公开的另一实施例的半导体FET器件的各种 视图。图2A是沿X方向(源极-漏极方向)的截面图，图2B是与图2A的 Y1-Y1对应的截面图，图2C是与图2A的Y2-Y2对应的截面图，图2D示 出与图2A的Y3-Y3对应的截面图。可以在图2A-图2D的实施例中采用与 关于图1A-图1D描述的前述实施例相同或相似的材料、配置、尺寸和/或 工艺，并且可以省略其详细说明。在一些实施例中，图2A-图2D的半导体 GAA FET器件是n型FET。
在该实施例中，源极/漏极外延层50围绕布置在源极/漏极区域处的半 导体线25的端部周围，或者半导体线25穿过源极/漏极外延层50。
在图1A-图1D和图2A-图2D的实施例中，GAA FET是n型GAA FET。 半导体线25由Si或Si1-xGex制成，其中x等于或小于0.2。源极/漏极外延 层50由Si、SiP、SiC或SiCP中的一种或多种制成。在一些实施例中，源 极/漏极外延层50还包括位于源极/漏极外延层50的顶部的含Ge层(例如， SiGeP)。
在一些实施例中，图1A-图2D中所示的两个或更多个GAA FET设置 在一个半导体衬底(芯片)上以实现各种电路功能。
图3-图19B示出根据本公开的实施例的制造半导体FET器件的各个阶 段。在图6A-图20B中，“A”图是n型GAA FET的沿X方向(源极-漏极 方向)的截面图，而“B”图是p型GAAFET的沿X方向的截面图。应当理 解，在图3-图19B中，在一些实施例中，n型GAA FET和p型GAA FET 形成在同一衬底(芯片)上。应档理解，可以在如图3-图19B所示的工艺 之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可 以替换或删除下述的一些操作。操作/工艺的顺序可以交换。可以在图3-图 19B的实施例中采用与关于图1A-图2D描述的前述实施例相同或相似的材 料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图3所示，第一半导体层20和第二半导体层25交替地形成在衬底 10上方。第一半导体层20和第二半导体层25由具有不同晶格常数的材料 制成，并且可以包括一层或多层Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、 InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合 物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是 Si1-xGex，其中x等于或大于约0.1且等于或小于约0.6，第二半导体层25 是Si或Si1-yGey，其中y小于x且等于或小于约0.2。在本公开中，“M”化 合物或“M基化合物”是指该化合物的大部分是M。
第一半导体层20和第二半导体层25外延地形成在衬底10上方。第一 半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些 实施例中，在约5nm至约60nm的范围内，并且在其他实施例中，在约10nm 至约30nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm 至约60nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围 内。第一半导体层20的厚度可以与第二半导体层25的厚度相同或不同。 尽管在图3中示出四个第一半导体层20和四个第二半导体层25，但是数 量不限于四个，并且可以是1、2、3或大于4，并且小于20。在一些实施 例中，第一半导体层20的数量比第二半导体层25的数量多一(顶层是第 一半导体层)。
在形成堆叠的半导体层之后，通过使用一个或多个光刻和蚀刻操作来 形成鳍结构，如图4所示。鳍结构可以通过任何合适的方法来图案化。例 如，可以使用一种或多种光刻工艺来图案化鳍结构，包括双图案化或多图 案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺组合，从 而允许创建具有例如间距小于使用单一、直接光刻工艺可获得的间距的图 案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对 其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后 去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
如图4所示，鳍结构29沿X方向延伸并且沿Y方向布置。鳍结构的 数量不限于如图4所示的两个，可以小到一个或三个以上。在一些实施例 中，在鳍结构29的两侧上形成一个或多个伪鳍结构，以在图案化操作中提 高图案保真度。如图4所示，鳍结构29具有由堆叠的半导体层20、25和 阱部11构成的上部。
在一些实施例中，鳍结构29的上部沿Y方向的宽度在约10nm至约 40nm的范围内，并且在其他实施例中，在约20nm至约30nm的范围内。
在形成鳍结构29之后，在衬底上方形成包括一层或多层绝缘材料的绝 缘材料层，使得鳍结构完全嵌入绝缘层中。用于绝缘层的绝缘材料可以包 括通过LPCVD(低压化学气相沉积)、等离子增强CVD(PECVD)或可 流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、 掺氟硅酸盐玻璃(FSG)或低k介电材料。可以在形成绝缘层之后执行退 火操作。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀方法的平坦 化操作，使得最上面的第二半导体层25的上表面从绝缘材料层暴露。在一 些实施例中，在形成绝缘材料层之前，在鳍结构上方形成多个鳍衬层中的 一个。在一些实施例中，鳍衬层包括形成在衬底10上方和鳍结构11的底 部的侧壁上方的第一鳍衬层，以及形成在第一鳍衬层上的第二鳍衬层。鳍衬层由氮化硅或基于氮化硅的材料(例如，SiON、SiCN或SiOCN)制成。 可以通过诸如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉 积(ALD)的一种或多种工艺来沉积鳍衬层，但是可以采用任何可接受的 工艺。
然后，如图4所示，对绝缘材料层开槽以形成隔离绝缘层15，使得鳍 结构29的上部暴露。通过该操作，鳍结构29通过隔离绝缘层15彼此分离， 该隔离绝缘层也被称为浅沟槽隔离件(STI)。隔离绝缘层15可以由合适 的介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、 低k电介质(诸如碳掺杂氧化物)、极低k电介质(诸如多孔碳掺杂的二 氧化硅)、诸如聚酰亚胺的聚合物、其组合等。在一些实施例中，通过诸 如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成隔离绝缘层15， 但是可以利用任何可接受的工艺。
在一些实施例中，绝缘材料层15被开槽直到暴露鳍结构(阱层)11 的上部。在其他实施例中，鳍结构11的上部不暴露。第一半导体层20是 牺牲层，其随后被部分去除，并且第二半导体层25随后形成为半导体线， 作为n型GAA FET的沟道层。对于p型GAA FET，第二半导体层25是随 后被部分去除的牺牲层，并且第一半导体层20随后形成为半导体线，作为沟道层。
在形成隔离绝缘层15之后，形成牺牲(伪)栅极结构49，如图5A和 图5B所示。图5A和图5B示出在暴露的鳍结构29上方形成牺牲栅极结构 49之后的结构。在鳍结构的将成为沟道区域的一部分上方形成牺牲栅极结 构49。牺牲栅极结构49限定GAA FET的沟道区域。牺牲栅极结构49包 括牺牲栅极介电层41和牺牲栅电极层42。牺牲栅极介电层41包括一层或 多层绝缘材料，诸如基于氧化硅的材料。在一个实施例中，使用通过CVD 形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度在约1nm至 约5nm的范围内。
通过首先在鳍结构上方毯式沉积牺牲栅极介电层41来形成牺牲栅极 结构49。然后将牺牲栅电极层毯式沉积在牺牲栅极介电层上和鳍结构上方， 使得鳍结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非 晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm 的范围内。在一些实施例中，对牺牲栅电极层进行平坦化操作。使用包括 LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅 极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模 层包括衬垫氮化硅层43和氧化硅掩模层44。
接下来，在掩模层上执行图案化操作，并且将牺牲栅电极层图案化为 牺牲栅极结构49，如图5A和图5B所示。牺牲栅极结构包括牺牲栅极介电 层41、牺牲栅电极层42(例如，多晶硅)、衬垫氮化硅层43和氧化硅掩模 层44。通过图案化牺牲栅极结构，第一和第二半导体层的堆叠层在牺牲栅 极结构的相反侧上部分地暴露，从而限定源极/漏极区域，如图5A和图5B 所示。在本公开中，源极和漏极可以互换使用，并且其结构基本相同。在 图5A和图5B中，在两个鳍结构上方形成一个牺牲栅极结构，但是牺牲栅 极结构的数量不限于一个。在一些实施例中，沿X方向布置两个或更多个 牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一个或多 个伪牺牲栅极结构以提高图案保真度。
此外，用于侧壁间隔件的第一覆盖层45形成在牺牲栅极结构49上方， 如图5A和图5B所示。第一覆盖层45以共形方式沉积，使得其形成为分 别在牺牲栅极结构的竖直表面(诸如，侧壁)、水平表面和顶部上具有基 本相等的厚度。在一些实施例中，第一覆盖层45的厚度在从约5nm至约 20nm的范围内。第一覆盖层45包括氮化硅、SiON、SiCN、SiCO、SiOCN 或任何其他合适的介电材料中的一种或多种。覆盖层45可以通过ALD或 CVD或任何其他合适的方法形成。
图6A示出在n型区域中沿X方向的截面图，图6B示出了在p型区域 中沿X方向的截面图。接下来，如图6A和图6B所示，在n型区域中，各 向异性地蚀刻第一覆盖层45以去除设置在源极/漏极区域上的第一覆盖层 45，同时在牺牲栅极结构49的侧面上保留第一覆盖层45作为侧壁间隔件。 然后，通过使用一个或多个光刻和蚀刻操作，在源极/漏极区域处向下蚀刻 第一半导体层20和第二半导体层25的堆叠结构，从而形成源极/漏极空间 21。在一些实施例中，衬底10(或鳍结构11的底部)也被部分蚀刻。如 图6B所示，p型区域被保护层101覆盖，诸如光刻胶层。
在一些实施例中，如图6A所示，源极/漏极空间21穿透到鳍结构的阱 部11中。当衬底10是(100)Si晶圆时，(111)面出现在源极/漏极空间 21的底部，形成V形或三角形截面。在一些实施例中，采用使用氢氧化四 甲铵(TMAH)的湿蚀刻和/或使用HCl的化学干蚀刻来形成V形轮廓。
此外，如图7A-图8B所示，在源极/漏极空间21内沿X方向横向蚀刻 第一半导体层20，从而形成空腔22。
当第一半导体层20是SiGe且第二半导体层25是Si时，可以通过使 用湿蚀刻剂(诸如但不限于H2O2、CH3COOH和HF的混合溶液)来选择 性地蚀刻第一半导体层20，然后用H2O来清洗。在一些实施例中，混合溶 液的蚀刻和水的清洗被重复10至20次。在一些实施例中，混合溶液的蚀 刻时间在约1分钟至约2分钟的范围内。在一些实施方案中，混合溶液在 约60℃至约90℃的温度范围内使用。
在一些实施例中，通过使用混合溶液，第一半导体层20的端部具有弯 曲的形状。在一些实施例中，深度(其是第一半导体层被完全去除的区域) 在约0.5nm至约5nm的范围内，并且在其他实施例中，在约1nm至约3nm 的范围内。
在横向蚀刻之后，去除p型区域中的保护层101。
如图8A所示，在源极/漏极空间21中并且在牺牲栅极结构上方，第一 绝缘层30共形地形成在第一半导体层20的蚀刻的横向端上以及第二半导 体层25的端面上。第一绝缘层30包括氮化硅和氧化硅、SiON、SiOC、SiCN 和SiOCN之一，或任何其他合适的介电材料。第一绝缘层30由与侧壁间 隔件(第一覆盖层)45不同的材料制成。第一绝缘层30的厚度在约1.0nm 至约10.0nm的范围内。在其他实施例中，第一绝缘层30的厚度在约2.0nm 至约5.0nm的范围内。可以通过ALD或任何其他合适的方法来形成第一绝 缘层30。通过共形地形成第一绝缘层30，空腔22被第一绝缘层30完全填 充。在p型区域中，第一绝缘层30形成在第一覆盖层45上，如图8B所示。
在形成第一绝缘层30之后，执行蚀刻操作以部分地去除第一绝缘层 30，从而形成内部间隔件35，如图9A所示。在一些实施例中，如图9B所 示，p型区域被保护层103覆盖，例如光刻胶图案。在其他实施例中，不 使用保护层103，并且在这种情况下，在n型区域中执行的蚀刻操作期间， 同时去除p型区域中的第一绝缘层30。在一些实施例中，如图9A所示， 内部间隔件35的端面的开槽程度大于第二半导体层25的端面。在其他实 施例中，开槽量在约0.2nm至约3nm的范围内，并且在其他实施例中，在 约0.5nm至约2nm的范围内。在其他实施例中，开槽量小于0.5nm并且可 以等于零(内部间隔件35的端面和第二半导体层25的端面彼此齐平)。
在一些实施例中，在形成第一绝缘层30之前，形成厚度小于第一绝缘 层30的附加绝缘层，因此内部间隔件35具有两层结构。
随后，如图10A所示，在n型区域中，在源极/漏极空间21中形成源 极/漏极外延层50。源极/漏极外延层50包括用于n沟道FET的一层或多层 Si、SiP、SiC和SiCP。源极/漏极外延层通过使用CVD、ALD或分子束外 延(MBE)的外延生长方法形成。如图10A和图10B所示，源极/漏极外 延层50选择性地形成在半导体区域上。源极/漏极外延层50形成为与第二 半导体层25的端面接触，并且形成为与内部间隔件35接触。形成源极/漏 极外延层50的细节将在下面参考图20A-图20D、图21A和图21B进行说 明。
然后，如图11A和图11B所示，在n型区域和p型区域中均形成第二 覆盖层47。第二覆盖层47包括氮化硅和氧化硅、SiON、SiOC、SiCN和 SiOCN之一，或任何其他合适的介电材料。第二覆盖层47由与侧壁间隔件 (第一覆盖层)45不同的材料制成。可以通过ALD或任何其他合适的方 法来形成第二绝缘层47。
接下来，如图12A和图12B所示，在n型区域被保护层111(例如， 光刻胶图案)覆盖的同时，从p型区域去除第二覆盖层47。此外，各向异 性地蚀刻第一覆盖层45以去除设置在源极/漏极区域上的第一覆盖层45， 同时在p型区域中，第一覆盖层45留在牺牲栅极结构49的侧面上作为侧 壁间隔件。
此外，如图13B所示，蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/ 漏极区域中的第二半导体层25，从而将第一半导体层20保留在源极/漏极 区域中。如图13A所示，在一些实施例中，n型区域被保护层111覆盖。 在其他实施例中，在蚀刻p型区域中的源极/漏极区域之前去除保护层111， 并且第二覆盖层47保护n型区域。在一些实施例中，类似于图6A，(111) 面出现在源极/漏极空间51的底部，形成V形或三角形截面，如图13B所 示。
另外，在源极/漏极空间51内沿X方向横向蚀刻第二半导体层25，从 而形成空腔52，如图14B所示。在一些实施例中，第二半导体层25的蚀 刻量在约2nm至约10nm的范围内。当第一半导体层20是SiGe并且第二 半导体层25是Si时，第二半导体层25可以通过使用湿蚀刻剂(诸如但不 限于氢氧化铵(NH4OH)溶液和/或氢氧化四甲基铵(TMAH)溶液)来选 择性地蚀刻。在一些实施例中，第二半导体层25的端部具有弯曲(凸出) 形状。在其他实施例中，第二半导体层25的端部具有V形(旋转90度) 或大致三角形的形状。在横向蚀刻之后，则去除p型区域中的保护层111 (如果存在于该阶段)。
然后，如图15A和图15B所示，在p型区域和n型区域两者上方形成 第二绝缘层60。在一些实施例中，第二绝缘层60完全填充相邻的第一半 导体层20之间的源极/漏极空间51。第二绝缘层60包括氮化硅和氧化硅、 SiON、SiOC、SiCN和SiOCN之一，或任何其他合适的介电材料。第二绝 缘层60由与侧壁间隔件(第一覆盖层)45不同的材料制成。第二绝缘层60的厚度在约1.0nm至约10.0nm的范围内。在其他实施例中，第二绝缘 层60的厚度在约2.0nm至约5.0nm的范围内。可以通过ALD或任何其他 合适的方法来形成第二绝缘层60。通过形成第二绝缘层60，空腔52被第 二绝缘层60完全填充。在n型区域中，第二绝缘层60形成在第二覆盖层 47上，如图15B所示。
在形成第二绝缘层60之后，执行蚀刻操作以部分地去除第二绝缘层 60，从而形成内部间隔件65，如图16B所示，同时n型区域被第二覆盖层 47覆盖，如图16A所示。在一些实施例中，在形成第二绝缘层60之前， 形成厚度小于第二绝缘层60的附加绝缘层，因此内部间隔件65具有两层 结构。
随后，如图17A和图17B所示，在p型区域中，在源极/漏极空间51 中形成源极/漏极外延层55。源极/漏极外延层55包括用于p沟道FET的一 层或多层Si、SiGe和Ge。对于P沟道FET，源极/漏极中也可以包含硼(B)。 源极/漏极外延层55通过使用CVD、ALD或分子束外延(MBE)的外延生 长方法形成。源极/漏极外延层55形成为围绕第一半导体层20的端部，并且形成为与内部间隔件65接触。在一些实施例中，第一半导体层20穿过 源极/漏极外延层55。在将源极/漏极外延层55选择性地形成在p型区域中 的半导体区域上之后，去除n型区域中的第二覆盖层47，如图17A所示。
随后，在源极/漏极外延层50和55上方形成层间介电(ILD)层70。 ILD层70的材料包括诸如氧化硅、SiCOH和SiOC的含有Si、O、C和/或 H的化合物。诸如聚合物的有机材料可以用于ILD层70。在形成ILD层 70之后，执行诸如CMP的平坦化操作，从而暴露牺牲栅电极层42的顶部。
然后，去除牺牲栅电极层42和牺牲栅极介电层41。在去除牺牲栅极 结构期间，ILD层70保护源极/漏极外延层50和55。可以使用等离子体干 蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层42是多晶硅并且 ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地 去除牺牲栅电极层42。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅 极介电层41。
在去除牺牲栅极结构之后，在n型区域中去除第一半导体层20，从而 形成第二半导体层25的引线(沟道区域)，如图18A所示。如上所述，可 以使用能够相对于第二半导体层25选择性地蚀刻第一半导体层20的蚀刻 剂来去除或蚀刻第一半导体层20。如图18A所示，由于形成第一绝缘层(内 部间隔件)35，所以第一半导体层20的蚀刻在第一绝缘层35处停止。换 句话说，第一绝缘层35用作用于蚀刻第一半导体层20的蚀刻停止层。执 行n型区域的沟道形成操作，而p型区域被保护层覆盖。
类似地，在p型区域中去除第二半导体层25，从而形成第一半导体层 20的引线(沟道区域)，如图18B所示。如上所述，可以使用能够相对于 第一半导体层20选择性地蚀刻第二半导体层25的蚀刻剂来去除或蚀刻第 二半导体层25。如图18B所示，由于形成第二绝缘层(内部间隔件)65， 所以第二半导体层25的蚀刻在第二绝缘层65处停止。换句话说，第二绝 缘层65用作用于蚀刻第二半导体层25的蚀刻停止层。执行p型区域的沟 道形成操作，而n型区域被保护层覆盖。可以在形成用于n型区域的沟道 区域之后，执行用于p型区域的沟道区域的形成。
在形成n型区域中的第二半导体层25和p型区域中的第一半导体层 20的半导体线(沟道区域)之后，在用于n型区域和p型区域的每个沟道 区域周围形成栅极介电层82。此外，在栅极介电层82上形成栅电极层84， 如图19A和图19B所示。在一些实施例中，用于n型GAA FET的栅电极 的结构和/或材料不同于用于p型GAA FET的栅电极的结构和/或材料。
在某些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化 硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k 介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧 化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适 的高k介电材料和/或其组合。在一些实施例中，栅极介电层82包括形成 在沟道层和介电材料之间的界面层(未示出)。
栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个 实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层82，以 确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中， 栅极介电层82的厚度在约1nm至约6nm的范围内。
栅电极层84形成在栅极介电层82上以围绕每个沟道层。栅电极84包 括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮 化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、 金属合金、其他合适的材料和/或它们的组合。
栅电极层84可以通过CVD、ALD、电镀或其他合适的方法形成。栅 电极层也沉积在ILD层70的上表面上方。然后，通过使用例如CMP来平 坦化ILD层70上方形成的栅极介电层和栅电极层，直到露出ILD层70的 顶面。在一些实施例中，在平坦化操作之后，对栅电极层84开槽并且在开 槽的栅电极84上方形成盖绝缘层(未示出)。盖绝缘层包括一层或多层基于氮化硅的材料，诸如氮化硅。盖绝缘层可以通过沉积绝缘材料然后进行 平坦化操作来形成。
在本公开的某些实施例中，在栅极介电层82和栅电极84之间插入一 个或多个功函数调整层(未示出)。功函数调整层由导电材料制成，诸如 TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC 的单层或者这些材料的两种或多种的多层。对于n沟道FET，TaN、TiAlC、 TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和 Co中的一种或多种用作功函数调整层。功函数调整层可以通过ALD、PVD、 CVD、电子束蒸发或其他合适的工艺形成。另外，可以使用不同的金属层 分别地形成用于n沟道FET和p沟道FET的功函数调整层。
随后，通过使用干蚀刻在ILD层70中形成接触孔，从而暴露源极/漏 极外延层50的上部。在一些实施例中，在源极/漏极外延层50上方形成硅 化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或 多种。然后，在接触孔中形成导电接触层72，如图1A-图1D所示。导电 接触层72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多 种。此外，在导电接触层72上形成导电接触塞75。导电接触塞75包括Co、 Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一层或多层。
注意，在前述实施例中，用于n型GAA FET的工艺和用于p型GAA FET 的工艺的顺序可以互换。例如，在前述实施例中，首先形成用于n型GAA FET的内部间隔件35，然后形成用于p型GAA FET的内部间隔件65。在 其他实施例中，首先形成用于p型GAA FET的内部间隔件65，然后形成 用于n型GAA FET的内部间隔件35。
应当理解，GAA FET经过进一步的CMOS工艺以形成各种部件，诸如 接触件/通孔、互连金属层、介电层、钝化层等。
在一些实施例中，用于n型FET的内部间隔件35和用于p型FET的 内部间隔件65同时形成。
图20A-图20D示出根据本公开的实施例的用于制造源极/漏极外延层50的工艺步骤。图20A示出在形成源极/漏极空间21之后的截面图。在形 成源极/漏极空间21之后，执行预清洗操作。在一些实施例中，预清洗操 作包括使用Ar和/或NH3等离子体的等离子体处理。在一些实施例中，工 艺温度在约室温至约300℃的范围内。然后，执行烘烤/退火操作以控制随 后形成的外延层的形状。在一些实施例中，烘烤/退火操作在H2环境中执 行。在一些实施例中，工艺温度高于预清洗操作的工艺温度，并且在约500℃ 至约700℃的范围内。
图20B示出形成第一外延层50-1(L1)的初始阶段。在一些实施例中， 第一外延层50-1由SiP、SiAs或SiAs:P或其组合制成。在一些实施例中， 第一外延层50-1的P浓度在约0.5×1019原子/cm3至约5×1020原子/cm3的范 围内，并且在其他实施例中，在约0.8×1019原子/cm3至约2×1020原子/cm3的范围内。用于形成第一外延层50-1的工艺温度高于烘烤/退火操作，并且 在一些实施例中，在约700℃至约900℃的范围内。然后，在一些实施例中， 在形成第一外延层50-1之后执行原位HCL蚀刻。
如图20B和图20C所示，第一外延层的SiP层从Si表面(例如，第二 半导体层25的端部和V形凹槽的底部)生长。在一些实施例中，第二半导 体层25的端部是(110)面。由于(110)面上的生长速率大于(111)表 面上的生长速率，因此在第二半导体层25的端部上生长的SiP层首先彼此 融合，然后与从V形凹槽生长的SiP层融合。特别地，最底部的第二半导体层25和V形凹槽处的内部间隔件35防止在第二半导体层25的端部上生 长的SiP层在外延工艺早期与从V形凹槽生长的SiP层融合。随后，第一 SiP外延层50-1覆盖内部间隔件35，如图20C所示。如图20C所示，因为 在第二半导体层的端部上开始外延生长，所以第一SiP外延层50-1在水平 方向上在第二半导体层25的端部上的厚度大于在内部间隔件35上的厚度。在一些实施例中，第二半导体层的端部上和内部间隔件上的厚度差在约 1nm至约20nm的范围内。在一些实施例中，第一SiP外延层的生长包括 SiH4和HCl的混合气体。气体混合物同时蚀刻并沉积半导体层以控制第一 外延层50-1的形状。在一些实施例中，SiH4气体有助于(100)表面上的 SiP的生长，并且HCl气体在(111)表面之后蚀刻(110)表面。在其他 实施例中，第二半导体层25的端部是(100)面，并且(100)面上的生长 速率大于(111)面上的生长速率。
在形成第一外延层50-1之后，如一些实施例中那样执行清洗操作。清 洗操作包括使用SiH4和HCl气体进行化学干洗(蚀刻)。清洗操作的工艺 温度低于形成第一外延层50-1的工艺温度，但高于烘烤/退火操作的工艺温 度，并且在一些实施例中，在约650℃至约750℃的范围内。在其他实施例 中，清洗操作的工艺温度低于烘烤/退火操作的工艺温度。
在清洗操作之后，如图20D所示，形成第二外延层50-2(L2)。在一 些实施例中，第二外延层50-2由SiP制成。在一些实施例中，第二外延层 50-2的P浓度高于第一SiP外延层50-1的P浓度，并且在约1×1021原子/cm3至约5×1021原子/cm3的范围内，并且在其他实施例中，在约2×1021原子/cm3至约4×1021原子/cm3的范围内。形成第二外延层50-2的工艺温度低于清洗 操作和形成第一外延层50-1的工艺温度，并且在一些实施例中，在约600℃ 至约700℃的范围内。如图20D所示，第二外延层50-2完全填充源极/漏极 空间21。
在一些实施例中，第一外延层50-1完全填充V形凹槽，并且第二外延 层50-2的底部位于鳍结构11的上表面上。在其他实施例中，第一外延层 50-1部分填充V形凹槽，并且第二外延层50-2的底部位于鳍结构11的上 表面下。
在一些实施例中，在第二外延层50-2的生长期间，产生晶体53的位 错，其用作嵌入式应力源。可以通过透射电子显微镜(TEM)观察到位错， 例如，晶体结构的无序。在一些实施例中，由于(100)、(110)和(111) 面之间的生长速率差异，位错的起源位于形成在内部间隔件35上的第一外 延层50-1处。在一些实施例中，位错的应力源防止磷向外扩散。在一些实 施例中，位错53中的至少一个穿透到第三外延层50-3中。在其他实施例 中，位错53中的至少一个在第二外延层50-2内停止。
在一些实施例中，在形成第二外延层50-2之后，执行清洗操作。清洗 操作包括使用GeH4和HCl气体的化学干洗(蚀刻)。清洗操作的工艺温 度低于形成第一外延层50-1的工艺温度，但高于形成第二外延层50-2的工 艺温度，并且在一些实施例中，在约650℃至约750℃的范围内。
在清洗操作之后，形成作为盖外延层的第三外延层50-3(L3)，如图 20D所示。在一些实施例中，第三外延层50-3由SiGeP制成。在一些实施 例中，第三外延层50-3的P浓度等于或低于第二SiP外延层50-2的P浓度， 但高于第一SiP外延层的P浓度，并且在约0.5×1021原子/cm3至约4×1021原子/cm3的范围内，并且在其他实施例中，在约1×1021原子/cm3至约3×1021原子/cm3的范围内。
在一些实施例中，第三外延层50-3的Ge浓度在约0.5原子％至10原 子％的范围内，并且在其他实施例中，在约1原子％至约5原子％的范围 内。形成第三外延层50-3的工艺温度低于清洗操作的工艺温度并且等于或 低于形成第二外延层50-2的工艺温度，并且在一些实施例中，在约600℃ 至约700℃的范围内。如图20D所示，第三外延层50-3形成在第二外延层 50-2上，并且不与第一外延层50-1接触。
图21A和图21B示出源极/漏极外延层的竖直和横向元素分布。在一些 实施例中，第一外延层50-1的厚度在约3nm至约10nm的范围内。如图21B 所示，在一些实施例中，第二SiP外延层50-2的Si浓度小于第一SiP外延 层50-1的Si浓度。
应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实 例都必需的，并且其他实施例或实例可提供不同优点。
根据本公开的一个方面，在制造半导体器件的方法中，其中第一半导 体层和第二半导体层交替堆叠的上部鳍结构形成在下部鳍结构上方，牺牲 栅极结构形成在上部鳍结构上方，蚀刻上部鳍结构的未被牺牲栅极结构覆 盖的源极/漏极区域，从而形成源极/漏极空间，穿过源极/漏极空间横向蚀 刻第一半导体层，在每个蚀刻的第一半导体层的端部上形成由介电材料制 成的内部间隔件，以及在源极/漏极空间中形成源极/漏极外延层以覆盖内部 间隔件。在蚀刻源极/漏极区域时，还蚀刻下部鳍结构的一部分以形成凹槽， 其中暴露(111)表面。在前述和以下实施例中的一个或多个中，凹槽的截 面具有V形或三角形形状。在前述和以下实施例中的一个或多个中，源极/ 漏极外延层包括与第二半导体层和内部间隔件的端部接触的第一外延层以 及形成在第一外延层上的第二外延层。在前述和以下实施例中的一个或多 个中，源极/漏极外延层还包括位于第二外延层上并且不与第一外延层接触 的第三外延层。在前述和以下实施例中的一个或多个中，第一外延层包括 SiP，并且第二外延层包括具有比第一外延层更高的P浓度的SiP。在前述 和以下实施例中的一个或多个中，第三外延层包括SiGeP。在前述和以下 实施例中的一个或多个中，通过在源极/漏极空间中形成介电层并蚀刻介电 层来形成内部间隔件，从而在每个蚀刻的第一半导体层的端部上留下内部 间隔件。在前述和以下实施例中的一个或多个中，在横向蚀刻第一半导体 之前，在牺牲栅极结构的侧面上形成侧壁间隔件，并且侧壁间隔件由与内 部间隔件不同的材料制成。在前述和以下实施例中的一个或多个中，内部 间隔件包括氮化硅和氧化硅中的至少一种。在前述和以下实施例中的一个 或多个中，内部间隔件包括SiOC、SiOCN和SiCN中的至少一种。
根据本公开的另一方面，在制造半导体器件的方法中，其中第一半导 体层和第二半导体层交替堆叠的上部鳍结构形成在下部鳍结构上方，牺牲 栅极结构形成在上部鳍结构上方，蚀刻上部鳍结构的未被牺牲栅极结构覆 盖的源极/漏极区域，从而形成具有V形底部的源极/漏极空间，穿过源极/ 漏极空间横向蚀刻第一半导体层，在每个蚀刻的第一半导体层的端部上形 成由介电材料制成的内部间隔件，以及在源极/漏极空间中形成源极/漏极外 延层以覆盖内部间隔件。在形成源极/漏极外延层中，形成第一外延层，并 且在第一外延层上形成第二外延层。在第二半导体层的端部上的第一外延 层在水平方向上的厚度大于在内部间隔件上的第一外延层在水平方向上的 厚度。在前述和以下实施例中的一个或多个中，在V形底部中，暴露(111) 表面。在前述和以下实施例中的一个或多个中，源极/漏极外延层包括从内 部间隔件开始的位错。在前述和以下实施例中的一个或多个中，在蚀刻上 部鳍结构的源极/漏极区域中，蚀刻上部鳍结构的源极/漏极区域的第一和第 二半导体层。在前述和以下实施例中的一个或多个中，在蚀刻上部鳍结构 的源极/漏极区域中，选择性地蚀刻上部鳍结构的源极/漏极区域的第一半导 体层，从而留下第二半导体层。在前述和以下实施例中的一个或多个中， 在形成源极/漏极外延层之后，去除牺牲栅极结构，从而暴露鳍结构的一部 分，从暴露的鳍结构中去除第一半导体层，从而形成包括第二半导体层的 沟道层，并且在沟道层周围形成栅极介电层和栅电极层。栅电极层通过内 部间隔件和栅极介电层与源极/漏极外延层隔离。
根据本公开的另一方面，在制造半导体器件的方法中，其中第一半导 体层和第二半导体层交替堆叠的上部鳍结构形成在下部鳍结构上方，牺牲 栅极结构形成在上部鳍结构上方，蚀刻上部鳍结构的未被牺牲栅极结构覆 盖的源极/漏极区域，从而形成源极/漏极空间，穿过源极/漏极空间横向蚀 刻第一半导体层，在每个蚀刻的第一半导体层的端部上形成由介电材料制 成的内部间隔件，以及在源极/漏极空间中形成源极/漏极外延层以覆盖内部 间隔件。在形成源极/漏极外延层中，执行氢处理，形成第一外延层，执行 第一清洗操作，在第一外延层上形成第二外延层，并且执行第二清洗操作。 形成第一外延层的工艺温度高于氢处理的工艺温度，并且形成第二外延层 的工艺温度低于形成第一外延层的工艺温度。在前述和以下实施例中的一 个或多个中，第一清洗操作包括使用含硅气体和HCl气体的处理。在前述 和以下实施例中的一个或多个中，第二清洗操作包括使用含锗气体和HCl 气体的处理。在前述和以下实施例中的一个或多个中，形成第二外延层的 工艺温度低于第一清洗操作的工艺温度。
根据本公开的另一方面，一种半导体器件包括：半导体线或片，设置 在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极介电层，设置 在半导体线或片的每个沟道区域上并将其围绕；栅电极层，设置在栅极介 电层上并围绕每个沟道区域；以及绝缘间隔件，分别设置在空间中，该空 间由相邻的半导体线或片、栅电极层和源极/漏极区域限定。源极/漏极外延 层包括位错。在前述和以下实施例中的一个或多个中，源极/漏极外延层包括与第二半导体层和内部间隔件的端部接触的第一外延层以及形成在第一 外延层上的第二外延层，并且位错开始于内部间隔件上的第一外延层。在 前述和以下实施例中的一个或多个中，源极/漏极外延层包括位于第二外延 层上并且不与第一外延层接触的第三外延层。在前述和以下实施例中的一 个或多个中，第一外延层包括SiP，第二外延层包括具有比第一外延层更高 的P浓度的SiP，第三外延层包括SeGeP。在前述和以下实施例中的一个或多个中，第三外延层不与第一外延层接触。在前述和以下实施例中的一个 或多个中，半导体器件还包括设置在栅电极的侧面上的侧壁间隔件，并且 侧壁间隔件由与内部间隔件不同的材料制成。在前述和以下实施例中的一 个或多个中，内部间隔件包括氮化硅和氧化硅中的至少一种。在前述和以 下实施例中的一个或多个中，内部间隔件包括SiOC、SiOCN和SiCN中的 至少一种。
根据本公开的另一方面，一种半导体器件包括：半导体线或片，设置 在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极介电层，设置 在半导体线或片的每个沟道区域上并将其围绕；栅电极层，设置在栅极介 电层上并围绕每个沟道区域；以及绝缘间隔件，分别设置在空间中，该空 间由相邻的半导体线或片、栅电极层和源极/漏极区域限定。源极/漏极外延 层包括与第二半导体层和内部间隔件的端部接触的第一外延层和形成在第一外延层上的第二外延层，并且在第二半导体层的端部上的第一外延层在 水平方向上的厚度大于在内部间隔件上的第一外延层在水平方向上的厚 度。在前述和以下实施例中的一个或多个中，半导体线或片设置在底部鳍 结构上方，底部鳍结构包括凹槽，并且第一外延层填充该凹槽。在前述和 以下实施例中的一个或多个中，凹槽具有V形形状，其中底部鳍结构的 (111)表面与第一外延层接触。在前述和以下实施例中的一个或多个中， 第一外延层完全填充凹槽，并且第二外延层的底部位于底部鳍结构的上表 面上。在前述和以下实施例中的一个或多个中，半导体线或片由Si制成。 在前述和以下实施例中的一个或多个中，源极/漏极外延层包括从内部间隔 件开始的位错。在前述和以下实施例中的一个或多个中，源极/漏极外延层 包括位于第二外延层上的第三外延层。在前述和以下实施例中的一个或多 个中，位错中的至少一个穿透到第三外延层中。
根据本公开的另一方面，一种半导体器件包括：半导体线或片，设置 在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极介电层，设置 在半导体线或片的每个沟道区域上并将其围绕；栅电极层，设置在栅极介 电层上并围绕每个沟道区域；以及绝缘间隔件，分别设置在空间中，该空 间由相邻的半导体线或片、栅电极层和源极/漏极区域限定。源极/漏极外延 层包括第一外延层、位于第一外延层上方的第二外延层和位于第二外延层上方的第三外延层，并且包括从第一外延层开始、穿过第二外延层并穿透 到第三外延层中的位错。在前述和以下实施例中的一个或多个中，第三外 延层不与第一外延层接触。在前述和以下实施例中的一个或多个中，位错 从内部间隔件之一开始。在前述和以下实施例中的一个或多个中，在第二 半导体层的端部上的第一外延层在水平方向上的厚度大于在内部间隔件上 的第一外延层在水平方向上的厚度。
根据本申请的一个实施例，提供了一种制造半导体器件的方法，包括： 在下部鳍结构上方形成其中第一半导体层和第二半导体层交替堆叠的上部 鳍结构；在上部鳍结构上方形成牺牲栅极结构；蚀刻上部鳍结构的未被牺 牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极空间；穿过源极/漏 极空间横向蚀刻第一半导体层；在每个蚀刻的第一半导体层的端部上形成 由介电材料制成的内部间隔件；以及在源极/漏极空间中形成源极/漏极外延 层以覆盖内部间隔件，其中，在蚀刻源极/漏极区域时，还蚀刻下部鳍结构 的一部分以形成凹槽，在凹槽中暴露(111)表面。在一些实施例中，凹槽 的截面具有V形或三角形形状。在一些实施例中，形成源极/漏极外延层包 括：形成与第二半导体层和内部间隔件的端部接触的第一外延层，以及形 成在第一外延层上形成的第二外延层。在一些实施例中，形成源极/漏极外 延层还包括：在第二外延层上形成第三外延层，使得第三外延层不与第一 外延层接触。在一些实施例中，第一外延层包括SiP，并且第二外延层包括 具有比第一外延层更高的P浓度的SiP。在一些实施例中，第三外延层包括 SiGeP。在一些实施例中，第一外延层包括选自由SiP、SiAs和SiP:As组成 的组中的一种或多种，其中，As浓度高于P浓度。在一些实施例中，每个 第二半导体层的端部均为(110)表面。在一些实施例中，在第二半导体层 的端部上的第一外延层在水平方向上的厚度大于在内部间隔件上的第一外延层在水平方向上的厚度。在一些实施例中，内部间隔件包括氮化硅、氧 化硅、SiOC、SiOCN和SiCN中的至少一种。
根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包 括：在下部鳍结构上方形成其中第一半导体层和第二半导体层交替堆叠的 上部鳍结构；在上部鳍结构上方形成牺牲栅极结构；蚀刻上部鳍结构的未 被牺牲栅极结构覆盖的源极/漏极区域，从而形成具有V形底部的源极/漏 极空间；穿过源极/漏极空间横向蚀刻第一半导体层；在每个蚀刻的第一半 导体层的端部上形成由介电材料制成的内部间隔件；以及在源极/漏极空间 中形成源极/漏极外延层以覆盖内部间隔件，其中：形成源极/漏极外延层包 括：形成第一外延层；和在第一外延层上形成第二外延层，并且在第二半 导体层的端部上的第一外延层在水平方向上的厚度大于在内部间隔件上的 第一外延层在水平方向上的厚度。在一些实施例中，在V形底部中，暴露 (111)表面。在一些实施例中，源极/漏极外延层包括从内部间隔件开始 的位错。在一些实施例中，在蚀刻上部鳍结构的源极/漏极区域时，蚀刻上部鳍结构的源极/漏极区域的第一和第二半导体层。在一些实施例中，在蚀 刻上部鳍结构的源极/漏极区域时，选择性地蚀刻上部鳍结构的源极/漏极区 域的第一半导体层，从而保留第二半导体层。在一些实施例中，制造半导 体器件的方法还包括，在形成源极/漏极外延层之后：去除牺牲栅极结构， 从而暴露鳍结构的一部分；从暴露的鳍结构中去除第一半导体层，从而形 成包括第二半导体层的沟道层；以及在沟道层周围形成栅极介电层和栅电极层，其中，栅电极层通过内部间隔件和栅极介电层与源极/漏极外延层隔 离。
根据本申请的又一个实施例，提供了一种半导体器件，包括：半导体 线或片，设置在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极 介电层，设置在半导体线或片的每个沟道区域上并围绕半导体线或片的每 个沟道区域；栅电极层，设置在栅极介电层上并围绕每个沟道区域；以及 绝缘间隔件，分别设置在空间中，空间由相邻的半导体线或片、栅电极层 和源极/漏极区域限定，其中，源极/漏极外延层包括晶体的位错。在一些实 施例中，其中：源极/漏极外延层包括与第二半导体层和内部间隔件的端部 接触的第一外延层以及形成在第一外延层上的第二外延层，并且位错开始 于内部间隔件上的第一外延层。在一些实施例中，源极/漏极外延层包括位 于第二外延层上的第三外延层。在一些实施例中，其中：第一外延层包括 SiP、SiAs或SiP:As中的一种或多种，其中，As浓度高于P浓度，第二外 延层包括具有比第一外延层更高的P浓度的SiP，并且第三外延层包括 SiGeP。
上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解 本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本 发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的 和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等 效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围 的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在下部鳍结构上方形成其中第一半导体层和第二半导体层交替堆叠的上部鳍结构；
在所述上部鳍结构上方形成牺牲栅极结构；
蚀刻所述上部鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极空间；
穿过所述源极/漏极空间横向蚀刻所述第一半导体层；
在每个蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件；以及
在所述源极/漏极空间中形成源极/漏极外延层以覆盖所述内部间隔件，
其中，在蚀刻所述源极/漏极区域时，还蚀刻所述下部鳍结构的一部分以形成凹槽，在所述凹槽中暴露(111)表面。
2.根据权利要求1所述的方法，其中，所述凹槽的截面具有V形或三角形形状。
3.根据权利要求1所述的方法，其中，形成所述源极/漏极外延层包括：形成与所述第二半导体层和所述内部间隔件的端部接触的第一外延层，以及形成在所述第一外延层上形成的第二外延层。
4.根据权利要求3所述的方法，其中，形成所述源极/漏极外延层还包括：在所述第二外延层上形成第三外延层，使得所述第三外延层不与所述第一外延层接触。
5.根据权利要求3所述的方法，其中，所述第一外延层包括SiP，并且所述第二外延层包括具有比所述第一外延层更高的P浓度的SiP。
6.根据权利要求5所述的方法，其中，所述第三外延层包括SiGeP。
7.根据权利要求3所述的方法，其中，所述第一外延层包括选自由SiP、SiAs和SiP:As组成的组中的一种或多种，其中，As浓度高于P浓度。
8.根据权利要求1所述的方法，其中，每个所述第二半导体层的端部均为(110)表面。
9.一种制造半导体器件的方法，包括：
在下部鳍结构上方形成其中第一半导体层和第二半导体层交替堆叠的上部鳍结构；
在所述上部鳍结构上方形成牺牲栅极结构；
蚀刻所述上部鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区域，从而形成具有V形底部的源极/漏极空间；
穿过所述源极/漏极空间横向蚀刻所述第一半导体层；
在每个蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件；以及
在所述源极/漏极空间中形成源极/漏极外延层以覆盖所述内部间隔件，其中：
形成所述源极/漏极外延层包括：
形成第一外延层；和
在所述第一外延层上形成第二外延层，并且
在所述第二半导体层的端部上的第一外延层在水平方向上的厚度大于在所述内部间隔件上的第一外延层在水平方向上的厚度。
10.一种半导体器件，包括：
半导体线或片，设置在衬底上方；
源极/漏极外延层，与所述半导体线或片接触；
栅极介电层，设置在所述半导体线或片的每个沟道区域上并围绕所述半导体线或片的每个沟道区域；
栅电极层，设置在所述栅极介电层上并围绕每个沟道区域；以及
绝缘间隔件，分别设置在空间中，所述空间由相邻的半导体线或片、栅电极层和源极/漏极区域限定，
其中，所述源极/漏极外延层包括晶体的位错。
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