JPH0645556A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0645556A JPH0645556A JP5120881A JP12088193A JPH0645556A JP H0645556 A JPH0645556 A JP H0645556A JP 5120881 A JP5120881 A JP 5120881A JP 12088193 A JP12088193 A JP 12088193A JP H0645556 A JPH0645556 A JP H0645556A
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Abstract
(57)【要約】
【目的】 １つのセルの占有面積を小さくして、高い密
度でメモリセルを集積し、かつトランジスタのリーク電
流を抑制できる少なくとも１つのトランジスタと１つの
キャパシタを含む半導体装置及びその製造方法を提供す
る。 【構成】 シリコン基板１と、前記基板上に形成された
絶縁層２と、前記絶縁層の上に設けられたトランジスタ
と、前記絶縁層に設けられた溝５内に形成されたキャパ
シタとを含む半導体装置、及びその製造方法。
度でメモリセルを集積し、かつトランジスタのリーク電
流を抑制できる少なくとも１つのトランジスタと１つの
キャパシタを含む半導体装置及びその製造方法を提供す
る。 【構成】 シリコン基板１と、前記基板上に形成された
絶縁層２と、前記絶縁層の上に設けられたトランジスタ
と、前記絶縁層に設けられた溝５内に形成されたキャパ
シタとを含む半導体装置、及びその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＤＲＡＭのような半導体装置及びその製造方法に関す
る。
にＤＲＡＭのような半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】１つのトランジスタと１つのキャパシタ
をもつ、従来のＤＲＡＭメモリセルを図１０を参照して
説明する。
をもつ、従来のＤＲＡＭメモリセルを図１０を参照して
説明する。
【０００３】従来のＤＲＡＭメモリセルの製造において
は、まずシリコン基板３０１の上にＬＯＣＯＳ法により
フィールド絶縁膜３０５を形成し、次にこのフィールド
絶縁膜３０５をマスクとしてシリコン基板３０１にしき
い値電圧調整用の不純物をイオン注入する。次にＣＶＤ
法により多結晶シリコン膜を形成し低抵抗化のための不
純物をイオン注入した後、エッチングによりパターニン
グしてゲート電極３０２を形成する。
は、まずシリコン基板３０１の上にＬＯＣＯＳ法により
フィールド絶縁膜３０５を形成し、次にこのフィールド
絶縁膜３０５をマスクとしてシリコン基板３０１にしき
い値電圧調整用の不純物をイオン注入する。次にＣＶＤ
法により多結晶シリコン膜を形成し低抵抗化のための不
純物をイオン注入した後、エッチングによりパターニン
グしてゲート電極３０２を形成する。
【０００４】次に、このゲート電極３０２とフィールド
絶縁膜３０５をマスクとしてシリコン基板３０１にソー
ス領域３０３及びドレイン領域３０４を形成するための
不純物をイオン注入する。
絶縁膜３０５をマスクとしてシリコン基板３０１にソー
ス領域３０３及びドレイン領域３０４を形成するための
不純物をイオン注入する。
【０００５】次に、多結晶シリコン膜３０７，キャパシ
タ絶縁膜３０８，多結晶シリコン膜３０９を順次ＣＶＤ
法，熱酸化法，ＣＶＤ法で形成し、スタックキャパシタ
を形成する。この後、層間絶縁膜３１０をＮＳＧ又はＢ
ＰＳＧで形成し、半導体領域３０４へのコンタクトホー
ルを形成した後、アルミニウムなどの金属配線３１１を
形成して、ＤＲＡＭメモリセルが形成される。尚、３０
３は半導体領域、３０６はゲート絶縁膜である。このよ
うなＤＲＡＭメモリセルは例えば特開平１−１１９０５
４に開示されている。
タ絶縁膜３０８，多結晶シリコン膜３０９を順次ＣＶＤ
法，熱酸化法，ＣＶＤ法で形成し、スタックキャパシタ
を形成する。この後、層間絶縁膜３１０をＮＳＧ又はＢ
ＰＳＧで形成し、半導体領域３０４へのコンタクトホー
ルを形成した後、アルミニウムなどの金属配線３１１を
形成して、ＤＲＡＭメモリセルが形成される。尚、３０
３は半導体領域、３０６はゲート絶縁膜である。このよ
うなＤＲＡＭメモリセルは例えば特開平１−１１９０５
４に開示されている。
【０００６】
【発明が解決しようとする課題】従来は、ＤＲＡＭセル
１個当たりの占有面積はフィールド絶縁膜３０５とゲー
トとの間の距離及びゲート長により決定され、これらの
長さを縮少するのに限界があり、セル１個当たりの占有
面積の縮少は限界がある。そのため高集積，高密度化を
図ることは困難であった。また、ＤＲＡＭセルを形成す
るトランジスタからのリーク電流が生じるという問題が
あった。
１個当たりの占有面積はフィールド絶縁膜３０５とゲー
トとの間の距離及びゲート長により決定され、これらの
長さを縮少するのに限界があり、セル１個当たりの占有
面積の縮少は限界がある。そのため高集積，高密度化を
図ることは困難であった。また、ＤＲＡＭセルを形成す
るトランジスタからのリーク電流が生じるという問題が
あった。
【０００７】本発明は、１つのセルの占有面積を小さく
して、高い密度でメモリセルを集積し、かつトランジス
タのリーク電流を抑制できる少なくとも１つのトランジ
スタと１つのキャパシタを含む半導体装置及びその製造
方法を提供することを目的とする。
して、高い密度でメモリセルを集積し、かつトランジス
タのリーク電流を抑制できる少なくとも１つのトランジ
スタと１つのキャパシタを含む半導体装置及びその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成された絶縁層と、前記絶縁層の上に設けら
れたトランジスタと、前記絶縁層に設けられた溝内に形
成されたキャパシタとを含むものである。
め、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成された絶縁層と、前記絶縁層の上に設けら
れたトランジスタと、前記絶縁層に設けられた溝内に形
成されたキャパシタとを含むものである。
【０００９】また本発明の半導体装置は、少なくとも１
つのトランジスタと１つのキャパシタを含む半導体装置
であって、半導体基板と、前記半導体基板の上に形成さ
れた絶縁層と、前記絶縁層の上に形成された前記トラン
ジスタのゲート電極と、前記ゲート電極をカバーするよ
う形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に
形成されたトランジスタのソース、ドレイン、チャンネ
ル領域となる、第１の導電型の互いに隔離した第１、第
２の領域と、これら２つの領域の間に形成された前記第
１の導電型と異なる第２の導電型の第３の領域とを含む
半導体膜と、前記絶縁層内に形成された溝と、前記溝内
に形成された前記キャパシタにして、順次積層された第
１の半導体膜、層間絶縁膜、第２の半導体膜を含み、前
記第１の半導体膜は前記トランジスタの第１の領域と一
体に作られているキャパシタとを具備することを特徴と
するものである。
つのトランジスタと１つのキャパシタを含む半導体装置
であって、半導体基板と、前記半導体基板の上に形成さ
れた絶縁層と、前記絶縁層の上に形成された前記トラン
ジスタのゲート電極と、前記ゲート電極をカバーするよ
う形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に
形成されたトランジスタのソース、ドレイン、チャンネ
ル領域となる、第１の導電型の互いに隔離した第１、第
２の領域と、これら２つの領域の間に形成された前記第
１の導電型と異なる第２の導電型の第３の領域とを含む
半導体膜と、前記絶縁層内に形成された溝と、前記溝内
に形成された前記キャパシタにして、順次積層された第
１の半導体膜、層間絶縁膜、第２の半導体膜を含み、前
記第１の半導体膜は前記トランジスタの第１の領域と一
体に作られているキャパシタとを具備することを特徴と
するものである。
【００１０】また、本発明の半導体装置の製造方法は、
少なくとも１つのトランジスタと１つのキャパシタを含
む半導体装置の製造方法であって、半導体基板上に絶縁
層を形成する工程と、前記絶縁層の上に前記トランジス
タのゲート電極を形成する工程と、前記ゲート電極をカ
バーするゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜の上に半導体膜を形成する工程と、前記半導体膜に
選択的に不純物を注入して前記トランジスタのチャンネ
ル領域、ソース領域、ドレイン領域をそれぞれ形成する
工程と、前記絶縁層に溝を形成する工程と、前記溝内に
半導体膜、絶縁膜、半導体膜を順次積層して前記キャパ
シタを形成する工程とを具備することを特徴とするもの
である。
少なくとも１つのトランジスタと１つのキャパシタを含
む半導体装置の製造方法であって、半導体基板上に絶縁
層を形成する工程と、前記絶縁層の上に前記トランジス
タのゲート電極を形成する工程と、前記ゲート電極をカ
バーするゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜の上に半導体膜を形成する工程と、前記半導体膜に
選択的に不純物を注入して前記トランジスタのチャンネ
ル領域、ソース領域、ドレイン領域をそれぞれ形成する
工程と、前記絶縁層に溝を形成する工程と、前記溝内に
半導体膜、絶縁膜、半導体膜を順次積層して前記キャパ
シタを形成する工程とを具備することを特徴とするもの
である。
【００１１】
【作用】上述のように構成された本発明によれば、ＤＲ
ＡＭメモリセル中のトランジスタはＳＯＩ構造の縦型ト
ランジスタであるため、従来のような平面構造のトラン
ジスタに比べ１個当たりの占有面積を小さくでき、従っ
てその分だけＤＲＡＭメモリセルの面積を小さくするこ
とができる。またキャパシタは絶縁層２の溝５の中に埋
め込んでいるため、従来のスタックキャパシタに比べ占
有面積が小さくでき、ＤＲＡＭの高集積，高密度化を図
ることができる。
ＡＭメモリセル中のトランジスタはＳＯＩ構造の縦型ト
ランジスタであるため、従来のような平面構造のトラン
ジスタに比べ１個当たりの占有面積を小さくでき、従っ
てその分だけＤＲＡＭメモリセルの面積を小さくするこ
とができる。またキャパシタは絶縁層２の溝５の中に埋
め込んでいるため、従来のスタックキャパシタに比べ占
有面積が小さくでき、ＤＲＡＭの高集積，高密度化を図
ることができる。
【００１２】またこのトランジスタはＳＯＩ（Silicon
on Insurater）構造となっているため、トランジスタか
らのリーク電流を抑えることができ、かつトランジスタ
の動作速度が上がるためＤＲＡＭの安定な高速化が可能
となる。
on Insurater）構造となっているため、トランジスタか
らのリーク電流を抑えることができ、かつトランジスタ
の動作速度が上がるためＤＲＡＭの安定な高速化が可能
となる。
【００１３】
【実施例】以下、本発明の一実施例につき図面を参照し
ながら説明する。図１〜図７は本発明の一実施例による
縦型トランジスタを用いたＤＲＡＭセルの製造方法を示
す。
ながら説明する。図１〜図７は本発明の一実施例による
縦型トランジスタを用いたＤＲＡＭセルの製造方法を示
す。
【００１４】まず、図１に示すように、シリコン基板１
上に絶縁層２を形成する。ここでシリコン基板１の導伝
型はｐ型であってもｎ型であってもよい。また絶縁層２
は熱酸化法あるいはＣＶＤ法で形成した膜厚が４〜１０
μｍ程度の二酸化シリコン膜である。
上に絶縁層２を形成する。ここでシリコン基板１の導伝
型はｐ型であってもｎ型であってもよい。また絶縁層２
は熱酸化法あるいはＣＶＤ法で形成した膜厚が４〜１０
μｍ程度の二酸化シリコン膜である。
【００１５】次に、上記絶縁層２の全面に例えば膜厚
０．３〜１．０μｍ程度の多結晶シリコン膜をＣＶＤ法
により形成し、リンやヒ素やホウ素のような不純物イオ
ンを１０20／cm3 程度の濃度になるようなドーズ量でイ
オン注入して低抵抗化し、更にエッチングによりパター
ニングしてゲート電極３を形成する。なお、このゲート
電極３は、例えばポリサイド膜（不純物がドープされた
多結晶シリコン膜上に高融点金属シリサイド膜を重ねた
複合膜）により形成することも可能である。ゲート３の
幅は０．３〜０．８μｍ、ゲート間隔は約０．３μｍで
ある。
０．３〜１．０μｍ程度の多結晶シリコン膜をＣＶＤ法
により形成し、リンやヒ素やホウ素のような不純物イオ
ンを１０20／cm3 程度の濃度になるようなドーズ量でイ
オン注入して低抵抗化し、更にエッチングによりパター
ニングしてゲート電極３を形成する。なお、このゲート
電極３は、例えばポリサイド膜（不純物がドープされた
多結晶シリコン膜上に高融点金属シリサイド膜を重ねた
複合膜）により形成することも可能である。ゲート３の
幅は０．３〜０．８μｍ、ゲート間隔は約０．３μｍで
ある。
【００１６】次に、上記ゲート電極３が形成された基板
ユニットの全面に膜厚が１０〜５０ｎｍ程度の二酸化シ
リコン膜をＣＶＤ法により形成し、エッチングによりパ
ターニングしてゲート絶縁膜４を形成する。ここで基板
ユニットは基板１の上にすでに形成された各種の膜を含
めた全体のユニットを指すものとする。
ユニットの全面に膜厚が１０〜５０ｎｍ程度の二酸化シ
リコン膜をＣＶＤ法により形成し、エッチングによりパ
ターニングしてゲート絶縁膜４を形成する。ここで基板
ユニットは基板１の上にすでに形成された各種の膜を含
めた全体のユニットを指すものとする。
【００１７】次に、図２に示すように、絶縁層２にゲー
ト電極３と平行にキャパシタ用の溝５を反応性イオンエ
ッチング（ＲＩＥ）により巾０．３〜１．０μｍ、４μ
ｍの深さで形成する。この後、上記シリコン基板１の全
面に膜厚が０．１〜０．３μｍ程度の多結晶シリコン膜
６を形成する。
ト電極３と平行にキャパシタ用の溝５を反応性イオンエ
ッチング（ＲＩＥ）により巾０．３〜１．０μｍ、４μ
ｍの深さで形成する。この後、上記シリコン基板１の全
面に膜厚が０．１〜０．３μｍ程度の多結晶シリコン膜
６を形成する。
【００１８】次に、この多結晶シリコン膜６の２つのト
レンチ５の間の部分の絶縁膜２とゲート絶縁膜４をカバ
ーする部分をレーザービーム照射を用いて再結晶化さ
せ、図３に示すように単結晶シリコン膜７を形成する。
この単結晶シリコン膜７がトランジスタのチャンネル領
域となる。
レンチ５の間の部分の絶縁膜２とゲート絶縁膜４をカバ
ーする部分をレーザービーム照射を用いて再結晶化さ
せ、図３に示すように単結晶シリコン膜７を形成する。
この単結晶シリコン膜７がトランジスタのチャンネル領
域となる。
【００１９】次に、図４において矢印８で示すように、
多結晶シリコン膜６及び単結晶シリコン膜７の全面にチ
ャンネル領域の導伝型及び不純物濃度を決めるためのリ
ンやヒ素のようなＮ型不純物、またはホウ素のようなＰ
型不純物を低濃度にイオン注入を行う。この時、単結晶
シリコン膜７には、ゲート電極３の側壁に対応する部分
に垂直方向の面が形成されており、この垂直面にも不純
物がイオン注入されるようにするため、基板表面に垂直
に、最大６０°程度傾斜した方向からイオン注入を行
う。このイオン注入のドーズ量は、１×１０11〜１×１
０13／cm2 程度である。
多結晶シリコン膜６及び単結晶シリコン膜７の全面にチ
ャンネル領域の導伝型及び不純物濃度を決めるためのリ
ンやヒ素のようなＮ型不純物、またはホウ素のようなＰ
型不純物を低濃度にイオン注入を行う。この時、単結晶
シリコン膜７には、ゲート電極３の側壁に対応する部分
に垂直方向の面が形成されており、この垂直面にも不純
物がイオン注入されるようにするため、基板表面に垂直
に、最大６０°程度傾斜した方向からイオン注入を行
う。このイオン注入のドーズ量は、１×１０11〜１×１
０13／cm2 程度である。
【００２０】次に、ＣＶＤ法により基板ユニット全面に
膜厚が０．２〜１．０μｍ程度の二酸化シリコン膜を形
成し、この二酸化シリコン膜を例えば反応性イオンエッ
チング (ＲＩＥ) 法により基板表面に対して垂直に異方
性エッチングを行い、図５に示すような絶縁膜９を形成
する。
膜厚が０．２〜１．０μｍ程度の二酸化シリコン膜を形
成し、この二酸化シリコン膜を例えば反応性イオンエッ
チング (ＲＩＥ) 法により基板表面に対して垂直に異方
性エッチングを行い、図５に示すような絶縁膜９を形成
する。
【００２１】次に、この絶縁膜９をマスクとして用い、
矢印１０で示すように基板ユニット表面に最大６０゜程
度傾斜した方向からチャンネル領域の導電型と異なる導
電型の不純物を１×１０14〜１×１０6 ／cm2 程度のド
ーズ量でイオン注入を行い、図５に示すような、半導体
領域１１及び１２を形成する。この半導体領域１１及び
１２がソース領域又はドレイン領域となりゲート電極３
と共に縦型ＭＯＳトランジスタが形成される。
矢印１０で示すように基板ユニット表面に最大６０゜程
度傾斜した方向からチャンネル領域の導電型と異なる導
電型の不純物を１×１０14〜１×１０6 ／cm2 程度のド
ーズ量でイオン注入を行い、図５に示すような、半導体
領域１１及び１２を形成する。この半導体領域１１及び
１２がソース領域又はドレイン領域となりゲート電極３
と共に縦型ＭＯＳトランジスタが形成される。
【００２２】次に、絶縁膜９をエッチング除去する。
【００２３】次に、膜厚が５０〜５００ｎｍ程度の二酸
化シリコン膜をＣＶＤ法により形成する。この後この二
酸化シリコン膜をエッチングによりパターニングし図６
に示すような絶縁膜１３を形成する。
化シリコン膜をＣＶＤ法により形成する。この後この二
酸化シリコン膜をエッチングによりパターニングし図６
に示すような絶縁膜１３を形成する。
【００２４】次に、絶縁膜１３をマスクとして、矢印１
４で示すように多結晶シリコン膜６を低抵抗化するため
に、ソース領域１２と同じ導電型の不純物を１０20／cm
3 程度の濃度になるようなドーズ量で基板１の全面にイ
オン注入を行う。この場合、上記溝５の垂直側壁部分に
も不純物が注入されるように基板ユニット表面に垂直な
面に対し最大６０゜の傾斜角度でイオン注入１４を行
う。
４で示すように多結晶シリコン膜６を低抵抗化するため
に、ソース領域１２と同じ導電型の不純物を１０20／cm
3 程度の濃度になるようなドーズ量で基板１の全面にイ
オン注入を行う。この場合、上記溝５の垂直側壁部分に
も不純物が注入されるように基板ユニット表面に垂直な
面に対し最大６０゜の傾斜角度でイオン注入１４を行
う。
【００２５】次に、図７に示すように熱酸化によってキ
ャパシタ絶縁膜１５を形成する。
ャパシタ絶縁膜１５を形成する。
【００２６】次に、基板ユニット全面にＣＶＤ法により
多結晶シリコン膜を形成し、その後ポリシリコン膜６に
注入された不純物と同じ導電型の不純物を１０20／cm3
程度の濃度になるようなドーズ量でイオン注入し、エッ
チングによりパターニングすることによって多結晶シリ
コン膜１６を形成する。ここで多結晶シリコン膜６及び
１６とキャパシタ絶縁膜１５によって埋め込み型スタッ
クキャパシタが形成される。
多結晶シリコン膜を形成し、その後ポリシリコン膜６に
注入された不純物と同じ導電型の不純物を１０20／cm3
程度の濃度になるようなドーズ量でイオン注入し、エッ
チングによりパターニングすることによって多結晶シリ
コン膜１６を形成する。ここで多結晶シリコン膜６及び
１６とキャパシタ絶縁膜１５によって埋め込み型スタッ
クキャパシタが形成される。
【００２７】この後、多結晶シリコン膜６、キャパシタ
絶縁膜１５及び多結晶シリコン膜１６をエッチングによ
りパターニングし、更に絶縁層１７を層間絶縁膜として
形成する。この絶縁層１７は、ＣＶＤ法による二酸化シ
リコン膜とＳＯＧ膜あるいはＢＰＳＧ膜を組み合わせた
ものである。
絶縁膜１５及び多結晶シリコン膜１６をエッチングによ
りパターニングし、更に絶縁層１７を層間絶縁膜として
形成する。この絶縁層１７は、ＣＶＤ法による二酸化シ
リコン膜とＳＯＧ膜あるいはＢＰＳＧ膜を組み合わせた
ものである。
【００２８】次に、半導体領域１１へのコンタクトホー
ル１８を形成し、その後、例えばスパッタ法によりアル
ミニウム膜を絶縁層１７の全面に形成し、エッチングに
よりパターニングを行って、図８に示すような金属配線
１９を形成する。
ル１８を形成し、その後、例えばスパッタ法によりアル
ミニウム膜を絶縁層１７の全面に形成し、エッチングに
よりパターニングを行って、図８に示すような金属配線
１９を形成する。
【００２９】この後パッシベーション膜の形成など行
い、目的とする縦型トランジスタを用いた図８に示すよ
うなＤＲＡＭセルを完成させる。
い、目的とする縦型トランジスタを用いた図８に示すよ
うなＤＲＡＭセルを完成させる。
【００３０】図９は、上記のようにして形成したＤＲＡ
Ｍの平面図である。なお、図９における一点鎖線IIX −
IIX に沿った断面図が図８に対応しており、それぞれ図
９のゲート電極（ワード線）２０１が図８のゲート電極
３に、図９のストレージノード２０２が図８の多結晶シ
リコン膜１６に、図９のセルプレート２０３が図８の多
結晶シリコン膜６に、図９のコンタクト２０４が図８の
コンタクトホール１８に、図９の金属配線 (ビット線)
２０５が図８の金属配線１９に対応している。
Ｍの平面図である。なお、図９における一点鎖線IIX −
IIX に沿った断面図が図８に対応しており、それぞれ図
９のゲート電極（ワード線）２０１が図８のゲート電極
３に、図９のストレージノード２０２が図８の多結晶シ
リコン膜１６に、図９のセルプレート２０３が図８の多
結晶シリコン膜６に、図９のコンタクト２０４が図８の
コンタクトホール１８に、図９の金属配線 (ビット線)
２０５が図８の金属配線１９に対応している。
【００３１】
【発明の効果】以上説明したように本発明によれば、素
子分離用のフィールド絶縁膜を必要とせず、またメモリ
セルのトランジスタは、縦型のＳＯＩ構造で所要面積が
小さくなり、かつ従来のメモリセルが、ドレインまたは
ソースの層と、キャパシタを構成する３つの層の４層構
造であるのに対して、本発明のメモリセルは、ソースま
たはドレインを構成する層とキャパシタのプレート電極
を構成する層が１つの層に形成されているので、全体で
３層構造となり、製造工程を簡易化することができる半
導体装置及びその製造方法を提供することができる。
子分離用のフィールド絶縁膜を必要とせず、またメモリ
セルのトランジスタは、縦型のＳＯＩ構造で所要面積が
小さくなり、かつ従来のメモリセルが、ドレインまたは
ソースの層と、キャパシタを構成する３つの層の４層構
造であるのに対して、本発明のメモリセルは、ソースま
たはドレインを構成する層とキャパシタのプレート電極
を構成する層が１つの層に形成されているので、全体で
３層構造となり、製造工程を簡易化することができる半
導体装置及びその製造方法を提供することができる。
【図１】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図２】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図３】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図４】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図５】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図６】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図７】本発明の１実施例による半導体装置の製造方法
における各ステップを説明するための図である。
における各ステップを説明するための図である。
【図８】本発明の１実施例による半導体装置の構造を示
す断面図である。
す断面図である。
【図９】図８の半導体装置の各構成要素の平面配置を示
す図である。
す図である。
【図１０】従来の半導体装置の構造を示す断面図であ
る。
る。
１ シリコン基板 ２，１７ 絶縁層 ３ ゲート電極 ４ ゲート絶縁膜 ５ 溝（トレンチ） ６，１６ 多結晶シリコン膜（ポリシリコン膜） ７ 単結晶シリコン膜 ８，１４ 矢印（イオン注入） ９，１３ 絶縁膜 １１，１２ 半導体領域 １５ キャパシタ絶縁膜 １８ コンタクトホール １９ 金属配線 ２０１ ゲート電極（ワード線） ２０２ ストレージノード ２０３ セルプレート ２０４ コンタクト ２０５ 金属配線（ビット線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｄ 9056−4Ｍ 29/78 ３１１ Ｘ (72)発明者 安西 賢二 神奈川県相模原市淵野辺５丁目10番１号 新日本製鐵株式会社エレクトロニクス研究 所内
Claims (7)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
された絶縁層と、少なくとも１つのメモリセルにして、
１つのトランジスタと１つのキャパシタを含み、前記ト
ランジスタは前記絶縁層の上に形成され、前記キャパシ
タは前記絶縁層に設けられた溝内に形成されていること
を特徴とする半導体装置。 - 【請求項２】 少なくとも１つのトランジスタと１つの
キャパシタを含む半導体装置であって、 半導体基板と、 前記半導体基板の上に形成された絶縁層と、 前記絶縁層の上に形成された前記トランジスタのゲート
電極と、 前記ゲート電極をカバーするよう形成されたゲート絶縁
膜と、 前記ゲート絶縁膜の上に形成され前記トランジスタのソ
ース、ドレイン、チャンネル領域を有する半導体膜にし
て、第１の導電型の互いに隔離した第１、第２の領域
と、これら２つの領域の間に形成された前記第１の導電
型と異なる第２の導電型の第３の領域とを含む前記半導
体膜と、 前記絶縁層内に形成された溝と、 前記溝内に形成された前記キャパシタにして、順次積層
された第１の半導体膜、層間絶縁膜、第２の半導体膜を
含み、前記第１の半導体膜は前記トランジスタの第１の
領域と一体に作られているキャパシタと、 を具備することを特徴とする半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板上に形成された絶縁層と、 前記絶縁層に形成された互いに隔離した第１、第２のト
レンチと、 前記第１、第２のトレンチの間の領域で、前記絶縁層の
上に形成された第１、第２のトランジスタにして、各ト
ランジスタは前記絶縁層の上に形成されたゲート電極
と、前記ゲート電極の上にゲート絶縁膜を介して形成さ
れた該トランジスタのソース領域、ドレイン領域、チャ
ンネル領域を含む半導体層を有し、前記第１のトランジ
スタの前記ドレイン領域と前記第２のトランジスタの前
記ドレイン領域とは一体につくられているものと、 前記第１、第２のトレンチ内にそれぞれ形成された第
１、第２のキャパシタにして、各キャパシタは２つの導
電膜と、その間に設けられたキャパシタ絶縁膜の３層構
造であり、前記第１のキャパシタの前記２つの導電膜の
１つは、前記第１のトランジスタのソース領域と一体に
つくられ、前記第２のキャパシタの前記２つの導電膜の
１つは、前記第２のトランジスタのソース領域と一体に
つくられているものと、 を具備することを特徴とする半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板の上に形成された絶縁層と、 前記絶縁層に、互いに隔離して形成された２つの溝と、 前記２つの溝の間の領域において、前記絶縁層の上に形
成された一対のトランジスタにして、各トランジスタは
前記絶縁層の上に形成されたゲート電極と、該ゲート電
極の上にゲート絶縁層を介して形成され、ソース領域、
チャンネル領域、ドレイン領域をもった半導体層を含む
ものと、 前記２つの溝内に形成された一対のキャパシタにして、
各キャパシタは一対の導電性半導体層とその中間に設け
られた絶縁膜を有し、前記導電性半導体層の１つは前記
一対のトランジスタの１つの、前記半導体層と一体に作
られているものと、 を具備することを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、前
記一対のトランジスタのそれぞれの前記半導体層は一体
に作られている半導体装置。 - 【請求項６】 少なくとも１つのトランジスタと１つの
キャパシタを含む半導体装置の製造方法であって、 半導体基板上に絶縁層を形成する工程と、前記絶縁層の
上に前記トランジスタのゲート電極を形成する工程と、 前記ゲート電極をカバーするゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜の上に半導体膜を形成する工程と、 前記半導体膜に選択的に不純物を注入して前記トランジ
スタのチャンネル領域、ソース領域、ドレイン領域をそ
れぞれ形成する工程と、 前記絶縁層に溝を形成する工程と、 前記溝内に導電性半導体膜、絶縁膜、導電性半導体膜を
順次積層して前記キャパシタを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 絶縁層と、 前記絶縁層に溝を設け、前記溝に形成した電荷蓄積用の
キャパシタと、 前記キャパシタと電気的に接続され、前記キャパシタと
協働してメモリセルを構成するために前記絶縁層上に構
成してなるトランジスタと、 を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120881A JPH0645556A (ja) | 1992-04-30 | 1993-04-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13800692 | 1992-04-30 | ||
| JP4-138006 | 1992-04-30 | ||
| JP5120881A JPH0645556A (ja) | 1992-04-30 | 1993-04-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645556A true JPH0645556A (ja) | 1994-02-18 |
Family
ID=26458379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5120881A Withdrawn JPH0645556A (ja) | 1992-04-30 | 1993-04-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016368A (ja) * | 2007-06-29 | 2009-01-22 | Ricoh Co Ltd | メモリーデバイス |
-
1993
- 1993-04-23 JP JP5120881A patent/JPH0645556A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016368A (ja) * | 2007-06-29 | 2009-01-22 | Ricoh Co Ltd | メモリーデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |