JPH0582470A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0582470A JPH0582470A JP24339091A JP24339091A JPH0582470A JP H0582470 A JPH0582470 A JP H0582470A JP 24339091 A JP24339091 A JP 24339091A JP 24339091 A JP24339091 A JP 24339091A JP H0582470 A JPH0582470 A JP H0582470A
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- Japan
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- film
- region
- forming
- gate electrode
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Abstract
(57)【要約】
【目的】 半導体素子のコンタクト部のアスペクト比を
低下させる方法。 【構成】 半導体基板（１０）の素子形成領域にゲート
電極（２４、２４′）および所定の部分を形成した後、
補助導電体膜（３２、３２′）を素子分離領域にかけて
形成し、その上に中間絶縁膜（２６）を形成して広いコ
ンタクト部（３０）をパターニングする。
低下させる方法。 【構成】 半導体基板（１０）の素子形成領域にゲート
電極（２４、２４′）および所定の部分を形成した後、
補助導電体膜（３２、３２′）を素子分離領域にかけて
形成し、その上に中間絶縁膜（２６）を形成して広いコ
ンタクト部（３０）をパターニングする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法、特に半導体素子における配線部に関するものであ
る。
法、特に半導体素子における配線部に関するものであ
る。
【０００２】
【従来の技術】従来の配線部は図３ａに示すように、半
導体基板１０の表面の酸化物膜２１により分離される素
子形成領域にゲート電極２３、２４および拡散層領域２
９を形成後、図３ｂに示すように中間絶縁膜２６を形成
し、続いて図３ｃに示すようにコンタクト部３０を形成
するパターニングを行い、そして図３ｄに示すようにバ
リアメタル膜２７、Ａｌ−Ｓｉ膜２８を堆積し、積層配
線として形成される。
導体基板１０の表面の酸化物膜２１により分離される素
子形成領域にゲート電極２３、２４および拡散層領域２
９を形成後、図３ｂに示すように中間絶縁膜２６を形成
し、続いて図３ｃに示すようにコンタクト部３０を形成
するパターニングを行い、そして図３ｄに示すようにバ
リアメタル膜２７、Ａｌ−Ｓｉ膜２８を堆積し、積層配
線として形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記方
法では素子密度を上げるための素子微細化に伴いコンタ
クト部２９のアスペクト比が大きくなる。そのため、バ
リアメタル２７とＡｌ−Ｓｉ膜２８のカバレージが悪く
なり、このコンタクト部２９での断線不良が起こり易く
なり、結果的に半導体素子が全く機能しなくなることが
ある。
法では素子密度を上げるための素子微細化に伴いコンタ
クト部２９のアスペクト比が大きくなる。そのため、バ
リアメタル２７とＡｌ−Ｓｉ膜２８のカバレージが悪く
なり、このコンタクト部２９での断線不良が起こり易く
なり、結果的に半導体素子が全く機能しなくなることが
ある。
【０００４】また、図３ｃに示すコンタクト部２９のパ
ターニングの際、電極２３、２４および素子分離領域２
１の合わせ余裕を考慮して、コンタクト部の径を大きく
し、それによりアスペクト比を小さくすることは可能で
あるが、上述したように、これには広い面積が必要であ
り高集積化に反する。
ターニングの際、電極２３、２４および素子分離領域２
１の合わせ余裕を考慮して、コンタクト部の径を大きく
し、それによりアスペクト比を小さくすることは可能で
あるが、上述したように、これには広い面積が必要であ
り高集積化に反する。
【０００５】この発明は以上述べた微細化に伴うコンタ
クト部のアスペクト比の増大の問題をコンタクト部のア
スペクト比を見かけ上小さくすることにより解決するこ
とを目的とする。
クト部のアスペクト比の増大の問題をコンタクト部のア
スペクト比を見かけ上小さくすることにより解決するこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明によれば上記目
的は半導体基板表面の素子分離領域により分離され素子
形成領域に電極と拡散層を設けた後、そのコンタクト形
成部にまず補助導電体を従来のコンタクト領域より広い
領域に形成し、その上に中間絶縁膜を形成して、コンタ
クトのパターニングをする際、補助導電体の膜厚分だ
け、コンタクトの深さ（Ｙ方向）を小さくすることによ
り達成される。
的は半導体基板表面の素子分離領域により分離され素子
形成領域に電極と拡散層を設けた後、そのコンタクト形
成部にまず補助導電体を従来のコンタクト領域より広い
領域に形成し、その上に中間絶縁膜を形成して、コンタ
クトのパターニングをする際、補助導電体の膜厚分だ
け、コンタクトの深さ（Ｙ方向）を小さくすることによ
り達成される。
【０００７】
【作用】その後、この補助導電体上にコンタクトを形成
すればよいため、合わせ余裕を考慮しても、コンタクト
径（Ｘ方向）を広げることが可能となり、コンタクト部
のアスペクト比を小さくすることができる。なお、この
補助導電体はバリアメタルと同様の作用をもつものであ
って、タングステンまたはタングステン合金、またはシ
リサイドであるとよい。
すればよいため、合わせ余裕を考慮しても、コンタクト
径（Ｘ方向）を広げることが可能となり、コンタクト部
のアスペクト比を小さくすることができる。なお、この
補助導電体はバリアメタルと同様の作用をもつものであ
って、タングステンまたはタングステン合金、またはシ
リサイドであるとよい。
【０００８】
【実施例】以下、本発明の実施例を、図３と同一または
同様の部分を図３に用いたと同じ参照番号を付して示す
図１および図２にもとづき説明する。
同様の部分を図３に用いたと同じ参照番号を付して示す
図１および図２にもとづき説明する。
【０００９】図１は、この発明の第１の実施例を示す工
程図である。まず図１ａに示すように、半導体基板１０
上に素子領域と素子分離領域２１をＬＯＣＯＳ法を用い
て形成する。その後、素子領域上にゲート酸化膜２２を
生成し、その上に多結晶シリコン膜２３をＣＶＤを用い
て生成する。この時、多結晶シリコン膜２３にリンのド
ーピングを行う。更にその上にシリサイド２４を生成し
た後、パターニングを行いゲート電極を形成する。ここ
で、拡散層２８を注入により形成した後、サイドウォー
ル２５を形成する。続いて、拡散層２９を注入形成す
る。
程図である。まず図１ａに示すように、半導体基板１０
上に素子領域と素子分離領域２１をＬＯＣＯＳ法を用い
て形成する。その後、素子領域上にゲート酸化膜２２を
生成し、その上に多結晶シリコン膜２３をＣＶＤを用い
て生成する。この時、多結晶シリコン膜２３にリンのド
ーピングを行う。更にその上にシリサイド２４を生成し
た後、パターニングを行いゲート電極を形成する。ここ
で、拡散層２８を注入により形成した後、サイドウォー
ル２５を形成する。続いて、拡散層２９を注入形成す
る。
【００１０】次に、図１ｂに示すように、導電物質たと
えばＷ、ＷＳｉ2 、ＴｉＷなどを堆積し、補助導電体膜
３２を形成する。
えばＷ、ＷＳｉ2 、ＴｉＷなどを堆積し、補助導電体膜
３２を形成する。
【００１１】次に、図１ｃに示すように、基板パターン
上に中間絶縁膜２６を堆積する。そしてパターニングに
よりコンタクト部２９を形成した後、図１ｄに示すよう
に、配線層となるＡｌ−Ｓｉ膜３４を生成し、パターニ
ングを行う。この時図１ｂに示すように、補助導電体膜
３２を素子分離領域２１上まで伸すことにより、コンタ
クトの面積を広くすることが可能となり、カバレージの
良好な配線層を形成することができる。
上に中間絶縁膜２６を堆積する。そしてパターニングに
よりコンタクト部２９を形成した後、図１ｄに示すよう
に、配線層となるＡｌ−Ｓｉ膜３４を生成し、パターニ
ングを行う。この時図１ｂに示すように、補助導電体膜
３２を素子分離領域２１上まで伸すことにより、コンタ
クトの面積を広くすることが可能となり、カバレージの
良好な配線層を形成することができる。
【００１２】図２はこの発明の第２の実施例を示す工程
図である。
図である。
【００１３】まず図２ａに示すように、半導体基板１０
上に素子領域と素子分離領域２１をＬＯＣＯＳ法を用い
て形成する。その後、素子領域上にゲート酸化膜２２を
生成し、その上に多結晶シリコン膜２３をＣＶＤを用い
生成する。この時、シリコン膜２３にリンのドーピング
を行う。ここでパターニングを行い、ゲート電極の一部
を形成する。ここで拡散層２８を注入形成した後、サイ
ドウォール２５を形成する。その後拡散層２９を注入に
より形成する。
上に素子領域と素子分離領域２１をＬＯＣＯＳ法を用い
て形成する。その後、素子領域上にゲート酸化膜２２を
生成し、その上に多結晶シリコン膜２３をＣＶＤを用い
生成する。この時、シリコン膜２３にリンのドーピング
を行う。ここでパターニングを行い、ゲート電極の一部
を形成する。ここで拡散層２８を注入形成した後、サイ
ドウォール２５を形成する。その後拡散層２９を注入に
より形成する。
【００１４】次に図２ｂに示すように、例えばＷＳ
ｉ2 、ＭｏＳｉ2 などのシリサイド膜２４′を堆積した
のち、これをパターニングし、ゲート電極２４′と補助
導電体３２′となる部分を限定する。これによりゲート
電極は低抵抗のポリサイド構造となる。
ｉ2 、ＭｏＳｉ2 などのシリサイド膜２４′を堆積した
のち、これをパターニングし、ゲート電極２４′と補助
導電体３２′となる部分を限定する。これによりゲート
電極は低抵抗のポリサイド構造となる。
【００１５】次に図２ｃに示すようにこの基板パターン
上に中間絶縁膜２６を堆積する。そして図２ｄに示すよ
うにコンタクト部３０をパターニングにより形成した
後、配線であるＡｌ−Ｓｉ膜３４を生成し、パターニン
グを行う。この方法によれば、ゲート電極のシリサイド
と補助導電体のシリサイドを同時に形成するため、工程
の簡略化となる。
上に中間絶縁膜２６を堆積する。そして図２ｄに示すよ
うにコンタクト部３０をパターニングにより形成した
後、配線であるＡｌ−Ｓｉ膜３４を生成し、パターニン
グを行う。この方法によれば、ゲート電極のシリサイド
と補助導電体のシリサイドを同時に形成するため、工程
の簡略化となる。
【００１６】
【発明の効果】以上詳細に説明したように、この発明に
よれば、中間絶縁膜形成前に補助導電体を形成するよう
にしたので従来と同じ面積でもコンタクトを広くするこ
とができ、アスペクト比が小さくできる。従ってカバレ
ージの良好な配線を形成することが可能であり、配線不
良がなく、かつ高集積化が期待できる。
よれば、中間絶縁膜形成前に補助導電体を形成するよう
にしたので従来と同じ面積でもコンタクトを広くするこ
とができ、アスペクト比が小さくできる。従ってカバレ
ージの良好な配線を形成することが可能であり、配線不
良がなく、かつ高集積化が期待できる。
【００１７】また第２の実施例のごとくゲート電極のポ
リサイド化も同時に行えるため工程の簡略化も期待でき
る。
リサイド化も同時に行えるため工程の簡略化も期待でき
る。
【図１】本発明の一実施例を示す工程図である。
【図２】本発明の第二の実施例を示す工程図である。
【図３】従来の半導体素子製造方法を示す工程図であ
る。
る。
１０ 基板 ２１ 素子分離領域 ２２ ゲート酸化膜 ２３ 多結晶シリコン膜 ２４、２４′ シリサイド膜 ２５ サイドウォール ２６ 中間絶縁膜 ２８ 拡散層 ２９ 拡散層 ３０ コンタクト部 ３２、３２′ 補助導電体 ３４ 配線層
Claims (3)
- 【請求項１】 半導体基板上に素子領域および素子分離
領域を形成する工程と、素子領域上にゲート電極及び拡
散層領域を形成する工程と、選択された前記拡散層領域
と素子分離領域上に補助導電体を形成する工程と、前記
補助導電体上を含む全面に中間絶縁膜を形成する工程と
前記補助導電体上の前記中間絶縁膜にコンタクトホール
を形成する工程、とを備えていることを特徴とする半導
体素子の製造方法。 - 【請求項２】 前記補助導電体は金属であることを特徴
とする請求項１の方法。 - 【請求項３】 前記補助導電体はシリサイドであり、前
記ゲート電極上にも同時に形成することを特徴とする請
求項１記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24339091A JPH0582470A (ja) | 1991-09-24 | 1991-09-24 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24339091A JPH0582470A (ja) | 1991-09-24 | 1991-09-24 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582470A true JPH0582470A (ja) | 1993-04-02 |
Family
ID=17103151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24339091A Pending JPH0582470A (ja) | 1991-09-24 | 1991-09-24 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582470A (ja) |
-
1991
- 1991-09-24 JP JP24339091A patent/JPH0582470A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010814 |