JPH0235775A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0235775A JPH0235775A JP18594088A JP18594088A JPH0235775A JP H0235775 A JPH0235775 A JP H0235775A JP 18594088 A JP18594088 A JP 18594088A JP 18594088 A JP18594088 A JP 18594088A JP H0235775 A JPH0235775 A JP H0235775A
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- insulating film
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速、高集積の半導体装置およびその製造方
法に関するものである。
法に関するものである。
従来の技術
半導体集積回路の高速化、高集積化に伴って、配線の高
密度化、多層化、低抵抗化が必要不可欠となっている。
密度化、多層化、低抵抗化が必要不可欠となっている。
このため、配線材料として、ポリシリコンやアルミニウ
ムの代わりに、高融点金属またはそれらのシリサイドが
使われるようになってきた。従来、これらの配線材料を
単に低抵抗の高融点金属もしくは、高融点金属シリサイ
ドに置き換えるか、従来のポリシリコン電極上に低抵抗
の高融点金属もしくは、高融点金属シリサイドを積層す
るポリサイド構造にすることにより、低抵抗化、高密度
化が推し進められている。従来例を第３図に示す。第３
図において、１１はシリコン基板、１２゜１３はソース
・ドレイン、１４は第１層め絶縁膜、１５はゲート酸化
膜、１６はポリシリコン、３７は高融点金属シリサイド
でポリサイドゲート構造になっている。１８は第１層め
配線、１９は第２層め絶縁膜、２０は第２層め配線、２
１は第３層め絶縁膜、２２はアルミ配線である。
ムの代わりに、高融点金属またはそれらのシリサイドが
使われるようになってきた。従来、これらの配線材料を
単に低抵抗の高融点金属もしくは、高融点金属シリサイ
ドに置き換えるか、従来のポリシリコン電極上に低抵抗
の高融点金属もしくは、高融点金属シリサイドを積層す
るポリサイド構造にすることにより、低抵抗化、高密度
化が推し進められている。従来例を第３図に示す。第３
図において、１１はシリコン基板、１２゜１３はソース
・ドレイン、１４は第１層め絶縁膜、１５はゲート酸化
膜、１６はポリシリコン、３７は高融点金属シリサイド
でポリサイドゲート構造になっている。１８は第１層め
配線、１９は第２層め絶縁膜、２０は第２層め配線、２
１は第３層め絶縁膜、２２はアルミ配線である。
高融点金属または高融点金属シリサイドは、応力が大き
く、ゲート酸化膜とシリコン界面に少なからず影響を及
ぼし、トランジスタ特性の劣化を引き起こす。
く、ゲート酸化膜とシリコン界面に少なからず影響を及
ぼし、トランジスタ特性の劣化を引き起こす。
発明が解決しようとする課題
従来例では、高融点金属または高融点金属シリサ・イド
どゲート絶縁膜が直接、接１．でいるか、あるいは、ポ
リサイド構造では、高融点金属または高融点金属シリサ
イドとゲート絶縁膜とのあいだのポリシリコン層を介し
て接していた。上記の構造では、高融点金属または高融
点金属シリサイドの引っ張り応力が太き（、ゲート絶縁
膜が伸びる方向に力がＩＪＩＩえられ、トランジスタ特
性に影響を与える。この悪影響をＲけるため、高融点金
属または高融点金属シリサイド自体の応力を小さくする
か、あるいは、他の方法により高融点金属又は高融点金
属シリサイドの応力を緩和することが必要である。
どゲート絶縁膜が直接、接１．でいるか、あるいは、ポ
リサイド構造では、高融点金属または高融点金属シリサ
イドとゲート絶縁膜とのあいだのポリシリコン層を介し
て接していた。上記の構造では、高融点金属または高融
点金属シリサイドの引っ張り応力が太き（、ゲート絶縁
膜が伸びる方向に力がＩＪＩＩえられ、トランジスタ特
性に影響を与える。この悪影響をＲけるため、高融点金
属または高融点金属シリサイド自体の応力を小さくする
か、あるいは、他の方法により高融点金属又は高融点金
属シリサイドの応力を緩和することが必要である。
課題を解決するｔ：めの手段
本発明は、高融点金属又は高融点金属シリサイドに接し
て層状に、高融点金属又は高融点金属シリサイドと逆の
応力を持つ導電１１薄膜を形成することにより、配線と
しての低抵抗を維持しつつ、ゲート・絶縁膜−・、の応
力の緩和を可能とする。
て層状に、高融点金属又は高融点金属シリサイドと逆の
応力を持つ導電１１薄膜を形成することにより、配線と
しての低抵抗を維持しつつ、ゲート・絶縁膜−・、の応
力の緩和を可能とする。
作用
本発明は上述の構造をとることによって、高融点金属ま
たは高融点金属シリサイドが、ゲート酸化膜に及ぼす応
力を緩和する結果、半導体装置の高性能化が、容易に可
能となる。
たは高融点金属シリサイドが、ゲート酸化膜に及ぼす応
力を緩和する結果、半導体装置の高性能化が、容易に可
能となる。
実施例
第１図は本発明の一実施例によろ半導体装置の模式的断
面図ｒ゛あって、第３図と同じく、１１はシリコン基板
１２．１３は！ｖｉ ＯＳ型トランジスタのソース及
６（ド１．４ Ｚ・領域、１４、は第１Ｒめの絶縁膜、
１５はゲート酸化膜、１６はポリ；７・リコン、１７は
高融点金属又は高融点金属シリサイドであり、従来のポ
リサイド構造である。本発明では、上述のボＩＩサイド
構造の上層に、さらに、高融点金属又は高融へ金属シリ
イノイドと逆のＬＬ：力をｔ）つ導電性膜２ ＪＳ 、
例えば′Ｉ″ｉＮ膜を形成した。
面図ｒ゛あって、第３図と同じく、１１はシリコン基板
１２．１３は！ｖｉ ＯＳ型トランジスタのソース及
６（ド１．４ Ｚ・領域、１４、は第１Ｒめの絶縁膜、
１５はゲート酸化膜、１６はポリ；７・リコン、１７は
高融点金属又は高融点金属シリサイドであり、従来のポ
リサイド構造である。本発明では、上述のボＩＩサイド
構造の上層に、さらに、高融点金属又は高融へ金属シリ
イノイドと逆のＬＬ：力をｔ）つ導電性膜２ ＪＳ 、
例えば′Ｉ″ｉＮ膜を形成した。
本実施例では、Ｔ ｉ Ｎ膜は洸浄液に溶けるので、さ
らに高融点金属シ１１サイド又は高融点金属シリサイド
２４を形成した。１８は第１−層めの配線、１９は第２
層めの絶縁膜、２０は第２層め配線、２１は第３層めの
絶縁膜、２２はＡｅ配線である。
らに高融点金属シ１１サイド又は高融点金属シリサイド
２４を形成した。１８は第１−層めの配線、１９は第２
層めの絶縁膜、２０は第２層め配線、２１は第３層めの
絶縁膜、２２はＡｅ配線である。
次に、本発明の一実施例である第１図の半導体装置の製
造方法を第２図に示す。ゲート酸化膜１５、ポリシリコ
ン電極１６．高融点金属（又は−高融点金属シリザイド
）１７を形成したあと、本発明の目的となる、高融点金
属又は高融点金属ジノサイドと逆の応力をもつ導電性膜
２３、例えば、ＴｉＮ膜を形成する。
造方法を第２図に示す。ゲート酸化膜１５、ポリシリコ
ン電極１６．高融点金属（又は−高融点金属シリザイド
）１７を形成したあと、本発明の目的となる、高融点金
属又は高融点金属ジノサイドと逆の応力をもつ導電性膜
２３、例えば、ＴｉＮ膜を形成する。
二のとき、ゲート電極構造としては、従来からのポリサ
イド構造でもよいし、高融点金属又は高融点シリサイド
を用いた単層構造でもよい。なお、ポリサイド構造にし
た場合には、本実施例のようにポリシリコン１６の高融
点金属（又は高融点金属シリサイド）１７．２４の層間
に、導電性膜２３をはさんでもよいし、高融点金属又は
高融点金属シリサイドの上に導電性膜を形成してもよい
。レジストパターンを形成し、ドライエツチングにより
、電極を形成したあと、ソース・ドレインのイオン注入
、第１層めの絶縁膜１４の形成、コンタクト穴を開ＩＩ
Ｉ Ｌ、第１層めの配線Ｊ８を形成する。第１層めの配
！１！１１１８は、通常、低抵抗化を図るため、高融点
金属又は、高融点金属シリサイド、もしくはそれらのポ
リサイド構造が用いられる。第２層めの絶縁膜１９の形
成、コンタクト穴の開口５第２層めの配線をしたあと、
第３層めの絶縁膜２１を形成し、さら（−５第３層めの
絶縁膜２１上に、アルミ配線２２を形成して、多層配線
構造をもつＭＯＳトランジスタが形成される。
イド構造でもよいし、高融点金属又は高融点シリサイド
を用いた単層構造でもよい。なお、ポリサイド構造にし
た場合には、本実施例のようにポリシリコン１６の高融
点金属（又は高融点金属シリサイド）１７．２４の層間
に、導電性膜２３をはさんでもよいし、高融点金属又は
高融点金属シリサイドの上に導電性膜を形成してもよい
。レジストパターンを形成し、ドライエツチングにより
、電極を形成したあと、ソース・ドレインのイオン注入
、第１層めの絶縁膜１４の形成、コンタクト穴を開ＩＩ
Ｉ Ｌ、第１層めの配線Ｊ８を形成する。第１層めの配
！１！１１１８は、通常、低抵抗化を図るため、高融点
金属又は、高融点金属シリサイド、もしくはそれらのポ
リサイド構造が用いられる。第２層めの絶縁膜１９の形
成、コンタクト穴の開口５第２層めの配線をしたあと、
第３層めの絶縁膜２１を形成し、さら（−５第３層めの
絶縁膜２１上に、アルミ配線２２を形成して、多層配線
構造をもつＭＯＳトランジスタが形成される。
以上述べたような構造で、ＭＯＳ）ランジスタ構造を形
成することにより、高融点金属または高融点金属シリサ
イドからなるゲート電極］６による。ゲート酸化膜Ｊ５
に対する応力が緩ｆ１３される。また、高融点金属又は
高融点金属シリサイドの応力が緩和される結果、後の熱
処理によっても、膜の剥離が起こりに＜＜、かつ、本来
の高融点金属又は高融点金属シリサイドの低抵抗を維持
できる。
成することにより、高融点金属または高融点金属シリサ
イドからなるゲート電極］６による。ゲート酸化膜Ｊ５
に対する応力が緩ｆ１３される。また、高融点金属又は
高融点金属シリサイドの応力が緩和される結果、後の熱
処理によっても、膜の剥離が起こりに＜＜、かつ、本来
の高融点金属又は高融点金属シリサイドの低抵抗を維持
できる。
発明の効果
以上のように、本発明によれば、高融点金属、高融点金
属シリサイドを用いた配線の形成が安定的かつ容易に形
成可能となり、トランジスタ特性への応力の影響が緩和
される結果、高速、高密度の半導体集積素子が実現でき
る。
属シリサイドを用いた配線の形成が安定的かつ容易に形
成可能となり、トランジスタ特性への応力の影響が緩和
される結果、高速、高密度の半導体集積素子が実現でき
る。
第１図は本発明の一実施例方法２．−より得られたＭＯ
Ｓトランジスタの断面図、第２図は本実施例方法を示す
工程断面図、第３図は従来のＭＯＳ トランジスタの断
面図である。 １１・・・・・・シリコン基板、１２．１３・・・・・
・ソース・ドレイン、１４・・・・・・第１層めＷ１縁
膜、１５・・・・・・ゲート酸化膜、１６・・・・・・
ポリシリコン、１８・・・・・・第１層め配線、］、７
．２４・・・・・・高融点金属、高融点金属シリサイド
、１９・・・・・・第２層め絶縁膜、２０・・・・・・
第２層め配線、２１・・・・・・第３層め絶縁膜、２３
・・・・・・高融点金属、高融点金属シリサイドの応力
を緩ｆｇするための導電性膜、２２・・・・・・Ａ２配
線。 代理人の氏名 弁理士 粟野重孝 ほか１８第 図 ７２ソーヌ ／３ＦＬ・イン ｐＩ７シジコン
Ｓトランジスタの断面図、第２図は本実施例方法を示す
工程断面図、第３図は従来のＭＯＳ トランジスタの断
面図である。 １１・・・・・・シリコン基板、１２．１３・・・・・
・ソース・ドレイン、１４・・・・・・第１層めＷ１縁
膜、１５・・・・・・ゲート酸化膜、１６・・・・・・
ポリシリコン、１８・・・・・・第１層め配線、］、７
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、１９・・・・・・第２層め絶縁膜、２０・・・・・・
第２層め配線、２１・・・・・・第３層め絶縁膜、２３
・・・・・・高融点金属、高融点金属シリサイドの応力
を緩ｆｇするための導電性膜、２２・・・・・・Ａ２配
線。 代理人の氏名 弁理士 粟野重孝 ほか１８第 図 ７２ソーヌ ／３ＦＬ・イン ｐＩ７シジコン
Claims (2)
- （１）低抵抗電極材料と、前記低抵抗電極材料と逆の応
力をもつ導電性材料とを、前記低抵抗電極材料と層状に
形成された電極構造を有する半導体装置。 - （２）ゲート酸化膜又はポリシリコン電極上に低抵抗電
極材料を形成し、前記低抵抗電極材料直上に前記低抵抗
電極材料と逆向きの応力をもつ導電性膜を形成して電極
構造を形成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18594088A JPH0235775A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18594088A JPH0235775A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235775A true JPH0235775A (ja) | 1990-02-06 |
Family
ID=16179545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18594088A Pending JPH0235775A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| JP2008010878A (ja) * | 2006-06-29 | 2008-01-17 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
-
1988
- 1988-07-26 JP JP18594088A patent/JPH0235775A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| JP2008010878A (ja) * | 2006-06-29 | 2008-01-17 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
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