KR20060001311A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
- Publication number
- KR20060001311A KR20060001311A KR1020040050409A KR20040050409A KR20060001311A KR 20060001311 A KR20060001311 A KR 20060001311A KR 1020040050409 A KR1020040050409 A KR 1020040050409A KR 20040050409 A KR20040050409 A KR 20040050409A KR 20060001311 A KR20060001311 A KR 20060001311A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- device isolation
- layer
- etching process
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000002955 isolation Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000011810 insulating material Substances 0.000 claims abstract description 13
- 238000011065 in-situ storage Methods 0.000 claims abstract description 8
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 230000005684 electric field Effects 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 description 11
- 210000002381 plasma Anatomy 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 영역에 트렌치를 형성한 후 트렌치의 측벽 및 저면에 발생된 식각 손상층을 등방성 식각 공정으로 제거하고, 연속해서 인-시투(In-situ)고전압 조건에서 플라즈마를 발생시켜 트렌치의 내벽을 산화시키는 방식으로 트렌치의 폭이 좁아지는 현상 없이 트렌치의 상부 모서리만 둥글게 라운딩 처리하여 트렌치의 폭이 좁아지는 것을 최대한 억제함으로써, 트렌치의 상부 모서리에서 전계가 집중되는 것을 방지함과 동시에, 소자 분리막을 형성하기 위한 절연 물질의 매립특성을 향상시켜 보이드가 발생되는 것을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
소자 분리막, STI, 보이드, 식각 손상, 라운딩
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103, 203 : 폴리실리콘층 104, 204 : 패드 질화막
105, 205 : 하드 마스크막 106, 206 : 포토레지스트 패턴
107, 207 : 트렌치 107a, 207a : 트렌치 상부 모서리
108 : 열산화막 208 : 산화막
109, 209 : 소자 분리막 110 : 보이드
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 반도체 기판에 트렌치를 형성한 후 트렌치를 절연 물질로 매립하는 STI(Shallow Trench Isolation) 방식을 적용하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
난드 플래시 메모리 소자의 제조 공정에서는 SA-STI(Self Aligned Shallow Trench Isolation) 방식을 적용하여 소자 분리막을 형성하고 있다.
SA-STI 방식을 적용한 소자 분리막 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 터널 산화막(102), 플로팅 게이트용 폴리실리콘층(103), 패드 질화막(104)을 순차적으로 형성하고, 패드 질화막(104) 상에는 하드 마스크막(105)을 형성한다. 이어서, 하드 마스크막(105) 상에는 소자 분리 영역이 정의된 포토레지스트 패턴(106)을 형성한다.
도 1b를 참조하면, 소자 분리 영역의 하드 마스크막(105) 및 패드 질화막(104)을 순차적으로 식각한다. 이로써, 소자 분리 영역이 정의된 절연막 패턴이 형성된다. 이어서, 포토레지스트 패턴(도 1a의 106)을 제거한다.
도 1c를 참조하면, 소자 분리 영역의 폴리실리콘층(103) 및 터널 산화막(102)을 식각한다. 이로써, 반도체 기판(101)의 소자 분리 영역이 노출된다. 이어서, 반도체 기판(101)의 소자 분리 영역을 소정의 깊이까지 식각하여 트렌치(107)를 형성한다. 이때, 하드 마스크막(105)도 일정 두께만큼 식각된다.
한편, 트렌치(107)의 상부 모서리(107a)가 뾰족하게 형성되면 전계가 집중되어 누설 전류가 증가하는 등 전기적 특성이 저하될 수 있다. 따라서, 도면에는 도시되어 있지 않지만, 통상의 공정을 통해 트렌치(107)의 상부 모서리(107a)를 둥글게 형성할 수 있다. 예를 들면, 트렌치(107)를 형성하기 위한 식각 공정 시 공정 조건을 조절하여 소자 분리 영역의 가장자리에 폴리머(도시되지 않음)가 쌓이도록 하거나, 절연막 패턴의 측벽에 스페이서(도시되지 않음)를 형성한 상태에서 식각 공정을 실시하여, 상부 모서리(107a)를 둥글게 형성할 수 있다. 폴리머나 스페이서는 소자 분리 영역의 가장 자리가 식각되는 것을 방해하기 때문에, 이 부분에서 식각이 원활하게 진행되지 않아 자연스럽게 모서리(107a)가 둥글게 형성된다. 이러한 방법 외에도 트렌치(107)의 상부 모서리(107a)를 둥글게 형성하는 방법은 여러 가지가 있으며, 이는 이미 공지된 기술들이므로 설명은 생략하기로 한다.
도 1d를 참조하면, 트렌치(107)를 형성하기 위한 식각 공정에 의해 트렌치(107)의 측벽 및 저면에 발생된 식각 손상을 보상하기 위하여, 열산화 공정이나 어닐링 공정을 실시한다. 그 결과로, 트렌치(107) 측벽 및 저면의 식각 손상층이 열산화막(108)으로 형성된다.
한편, 열산화막(108)은 부피 팽창을 하면서 형성되는데, 트렌치(107)의 측벽이 소자 분리 영역으로 돌출된 상태에서 열산화막(108)이 부피 팽창을 하면서 형성 되면 트렌치(107)의 상부 폭(WH)과 하부 폭(WL)이 소자 분리 영역의 폭보다 더 감소하게 된다. 이때, 트렌치(107)는 일반적으로 측벽이 경사지게 형성되기 때문에, 하부 폭(WL)이 상부 폭(WH)보다 상대적으로 더 좁아진다.
도 1e를 참조하면, 트렌치(107)가 완전히 매립되도록 전체 구조 상에 절연 물질층을 형성한 후, 화학적 기계적 연마 공정으로 절연물질층을 소자 분리 영역에만 잔류시켜, 트렌치(107)에 잔류되는 절연물질층으로 이루어진 소자 분리막(109)을 형성한다. 이때, 절연 물질층은 트렌치(107)의 폭(특히, 하부 폭)이 좁아진 상태에서 형성되기 때문에 매립 특성이 저하되어 보이드(110)이 형성되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역에 트렌치를 형성한 후 트렌치의 측벽 및 저면에 발생된 식각 손상층을 등방성 식각 공정으로 제거하고, 연속해서 인-시투(In-situ)고전압 조건에서 플라즈마를 발생시켜 트렌치의 내벽을 산화시키는 방식으로 트렌치의 폭이 좁아지는 현상 없이 트렌치의 상부 모서리만 둥글게 라운딩 처리하여 트렌치의 폭이 좁아지는 것을 최대한 억제함으로써, 트렌치의 상부 모서리에서 전계가 집중되는 것을 방지함과 동시에, 소자 분리막을 형성하기 위한 절연 물질의 매립특성을 향상시켜 보이드가 발생되는 것을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시 킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 소자 분리 영역이 정의된 절연막 패턴을 형성하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 발생된 식각 손상층을 제거하면서 트렌치의 폭이 증가되도록 등방성 식각 공정을 실시하는 단계와, 트렌치의 상부 모서리가 둥글게 형성되도록 산화 공정을 실시하는 단계, 및 등방성 식각 공정에 의해 트렌치의 폭이 증가된 상태에서 트렌치를 절연 물질로 매립하여 소자 분리막을 형성하는 단계를 포함한다.
상기에서, 등방성 식각 공정 시 CF4와 O2 가스를 식각 가스로 사용하며, 100W 내지 500W의 낮은 파워를 공급한다.
산화 공정은 고전압 조건에서 플라즈마를 발생시켜 트렌치의 내벽을 산화시키는 방식으로 진행할 수 있다. 한편, 산화 공정은 He 가스와 O2 가스 공급하면서 1000W 내지 5000W의 고전압 조건에서 플라즈마를 발생시키면서 트렌치의 내벽을 산화시킨다. 이러한 산화 공정은 식각 공정을 실시한 후 시간의 지연 없이 연속해서 인-시투 방식으로 진행하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상에 터널 산화막(202), 플로팅 게이트용 폴리실리콘층(203), 패드 질화막(204)을 순차적으로 형성하고, 패드 질화막(204) 상에는 하드 마스크막(205)을 형성한다. 이어서, 하드 마스크막(205) 상에는 소자 분리 영역이 정의된 포토레지스트 패턴(206)을 형성한다.
패드 질화막(204) 및 하드 마스크막(205)은 소자 분리 영역을 정의하기 위한 절연막 패턴을 형성하기 위한 것이다. 여기서, 하드 마스크막(204)은 주로 산화 질화막(SiON)으로 형성되며, 하드 마스크막(204)을 형성하지 않을 수도 있다. 이럴 경우, 패드 질화막(203)을 보다 더 두껍게 형성한다.
한편, DRAM이나 그 외의 소자 제조 공정의 경우에는, 폴리실리콘층(203)을 형성하지 않고 패드 질화막(204)을 산화막(202) 상에 바로 형성하며, 터널 산화막(202)은 패드 질화막(203)에 의해 반도체 기판(201)의 표면 특성이 저하되는 것을 방지하기 위한 패드 산화막의 역할을 수행하게 된다. 이하, 난드 플래시 메모리 소자의 제조 공정에서 폴리실리콘층(203)이 형성되는 경우를 예로써 설명하기로 한다.
도 2b를 참조하면, 소자 분리 영역의 하드 마스크막(205) 및 패드 질화막(204)을 순차적으로 식각한다. 이로써, 소자 분리 영역이 정의된 절연막 패턴이 형성된다. 이어서, 포토레지스트 패턴(도 2a의 206)을 제거한다.
도 2c를 참조하면, 소자 분리 영역의 폴리실리콘층(203) 및 터널 산화막(202)을 식각한다. 이로써, 반도체 기판(201)의 소자 분리 영역이 노출된다. 이어서, 반도체 기판(201)의 소자 분리 영역을 소정의 깊이까지 식각하여 트렌치(207)를 형성한다. 이때, 하드 마스크막(205)도 일정 두께만큼 식각된다. 한편, 트렌치(207)의 상부 모서리는 뾰족하게 형성된다.
도 2d를 참조하면, 트렌치(207)를 형성하는 과정에서 트렌치(207)의 측면 및 저면에 발생된 식각 손상층(도시되지 않음)을 등방성(Isotropic) 식각 공정으로 제거한다. 이때, 식각 공정이 등방성 식각 방식으로 진행되기 때문에, 트렌치(207)의 경사진 측면이 식각되면서 트렌치(207)의 폭이 보다 더 넓어진다. 이러한 등방성 식각 공정은 CF4와 O2 가스를 식각 가스로 사용하는 것이 가능하며, 100W 내지 500W의 낮은 파워를 공급하면서 실시하는 것이 바람직하다.
도 2e를 참조하면, 트렌치(207)의 상부 모서리(207a)가 뾰족하게 형성되면 전계가 집중되어 누설 전류가 증가하는 등 전기적 특성이 저하될 수 있기 때문에, 트렌치(207)의 상부 모서리(207a)를 둥글게 라운딩 처리한다.
이러한 라운딩 처리는 산화 공정으로 실시할 수 있으며, 도 2d의 식각 공정 을 실시한 후 시간의 지연 없이 연속해서 인-시투(In-situ) 방식으로 실시한다. 좀 더 구체적으로 예를 들어 설명하면 다음과 같다. 라운딩 처리는 He 가스와 O2 가스를 공급하면서 1000W 내지 5000W의 고전압 조건에서 플라즈마를 발생시켜 트렌치(207)의 내벽을 산화시키는 방식으로 진행할 수 있다. 이 경우, 뾰족한 부분에서 산화 작용이 더 활발하게 이루어지 지기 때문에, 트렌치(207)의 측벽 및 저면에 플라즈마 산화막(208)이 형성되면서 트렌치(207)의 상부 모서리(207a)가 둥글게 라운딩 처리된다.
한편, 이러한 플라즈마 산화 공정으로 라운딩 처리를 하게 되면, 고전압 조건에 의하여 반도체 기판(201)의 온도가 500℃ 내지 700℃까지 상승하게 되며, 산화 공정이 보다 원활하게 진행된다.
이 경우에도, 플라즈마 산화막(208)이 형성되면서 트렌치(207)의 폭이 좁아질수는 있지만, 도 2d에서 실시한 등방성 식각 공정에 의해 트렌치(207)의 폭이 넓어진 상태에서 플라즈마 산화막(208)이 형성되기 때문에, 트렌치(207)의 상부 폭(WH)이나 하부 폭(WL)이 도 1d에서의 경우보다 넓게 확보된다.
한편, 도 2d에서 실시한 등방성 식각 공정이나 도 2e에서 실시한 플라즈마 산화 공정을 싱글 PR 스트립퍼(Single PR stipper)나 후식각 처리 챔버(Post Etch Treatment Chamber)에서 실시하기 위하여, 이들 장비에 하이 파워(High power)를 사용할 수 있도록 RF 제네레이터(RF Generator)를 장착할 수 있다.
도 2f를 참조하면, 트렌치(207)가 완전히 매립되도록 전체 구조 상에 절연 물질층을 형성한 후, 화학적 기계적 연마 공정으로 절연물질층을 소자 분리 영역에만 잔류시켜, 트렌치(207)에 잔류되는 절연물질층으로 이루어진 소자 분리막(209)을 형성한다. 이때, 트렌치(207)의 폭이 종래의 경우보다 넓게 확보된 상태에서 절연 물질층이 형성되기 때문에, 종래와 같이 보이드가 발생되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 소자 분리 영역에 트렌치를 형성한 후 트렌치의 측벽 및 저면에 발생된 식각 손상층을 등방성 식각 공정으로 제거하고, 연속해서 인-시투(In-situ)고전압 조건에서 플라즈마를 발생시켜 트렌치의 내벽을 산화시키는 방식으로 트렌치의 폭이 좁아지는 현상 없이 트렌치의 상부 모서리만 둥글게 라운딩 처리하여 트렌치의 폭이 좁아지는 것을 최대한 억제함으로써, 트렌치의 상부 모서리에서 전계가 집중되는 것을 방지함과 동시에, 소자 분리막을 형성하기 위한 절연 물질의 매립특성을 향상시켜 보이드가 발생되는 것을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상에 소자 분리 영역이 정의된 절연막 패턴을 형성하는 단계;상기 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;상기 트렌치의 측벽 및 저면에 발생된 식각 손상층을 제거하면서 상기 트렌치의 폭이 증가되도록 등방성 식각 공정을 실시하는 단계;상기 트렌치의 상부 모서리가 둥글게 형성되도록 산화 공정을 실시하는 단계; 및상기 등방성 식각 공정에 의해 상기 트렌치의 폭이 증가된 상태에서 상기 트렌치를 절연 물질로 매립하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 등방성 식각 공정 시 CF4와 O2 가스를 식각 가스로 사용하며, 100W 내지 500W의 낮은 파워가 공급되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화 공정이 고전압 조건에서 플라즈마를 발생시켜 상기 트렌치의 내벽을 산화시키는 방식으로 진행되는 반도체 소자의 소자 분리막 형성 방법.
- 제 3 항에 있어서,상기 산화 공정은 He 가스와 O2 가스 공급하면서 1000W 내지 5000W의 고전압 조건에서 플라즈마를 발생시키면서 상기 트렌치의 내벽을 산화시키는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화 공정은 상기 식각 공정을 실시한 후 시간의 지연 없이 연속해서 인-시투 방식으로 진행되는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050409A KR20060001311A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050409A KR20060001311A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060001311A true KR20060001311A (ko) | 2006-01-06 |
Family
ID=37104481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050409A KR20060001311A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060001311A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869742B1 (ko) * | 2006-12-29 | 2008-11-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 형성 방법 |
-
2004
- 2004-06-30 KR KR1020040050409A patent/KR20060001311A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869742B1 (ko) * | 2006-12-29 | 2008-11-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 형성 방법 |
| US7858488B2 (en) | 2006-12-29 | 2010-12-28 | Dongbu Hitek Co., Ltd. | Method of forming a device isolation film of a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100878015B1 (ko) | 산화물 제거 방법 및 이를 이용한 트렌치 매립 방법 | |
| JP4813055B2 (ja) | フラッシュメモリ素子の製造方法 | |
| KR101002493B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20090067576A (ko) | 트렌치의 매립 방법 및 이를 이용한 소자 분리막 구조물의형성 방법 | |
| US7629242B2 (en) | Method for fabricating semiconductor device having recess gate | |
| KR20080095621A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20090036873A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100823703B1 (ko) | 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법 | |
| JP2007194333A (ja) | 半導体装置の製造方法 | |
| KR100676598B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100672155B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20060006331A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| JP2009076638A (ja) | 半導体装置の製造方法 | |
| KR20060001311A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100611469B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100733685B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR101002447B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100598334B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100891424B1 (ko) | 플래시 메모리 소자 및 이의 형성 방법 | |
| KR20090089536A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR100474863B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100870303B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100792357B1 (ko) | 반도체소자의 리세스게이트 제조 방법 | |
| KR100854905B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20100116042A (ko) | 반도체 메모리 소자의 소자 분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |