JP6178651B2 - パターン転写用モールド及びパターン形成方法 - Google Patents

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Description

本発明の実施形態は、パターン転写用モールド及びパターン形成方法に関する。
例えば、電子デバイスや微小電気機械素子(MEMS:Micro Electro Mechanical Systems)において、微細化が望まれている。微細なパターンを形成する方法として、インプリント技術がある。例えば、微細パターンが転写可能なモールドが望まれている。
特表2007−525832号公報
本発明の実施形態は、微細パターンが転写可能なパターン転写用モールド及びパターン形成方法を提供する。
本発明の実施形態によれば、基体と、第1積層体と、第2積層体と、第1電極と、第2電極と、を含むパターン転写用モールドが提供される。前記基体は、第1面を有する基部と、前記第1面上に設けられ前記第1面と交差する第1側面を有する第1凸部と、前記第1面上に設けられ前記第1面に対して平行な第1方向において前記第1凸部と離間する第2凸部であって、前記第1面と交差し前記第1方向において前記第1側面に対向する第2側面を有する第2凸部と、を含む。前記第1積層体は、前記第1凸部と前記第2凸部との間において前記第1側面に設けられる。前記第1積層体は、前記第1方向に並ぶ複数の第1導電層と、前記複数の第1導電層の間に設けられた第1絶縁層と、を含む。前記第2積層体は、前記第1凸部と前記第2凸部との間において前記第2側面に設けられ前記第1積層体と離間する。前記第2積層体は、前記第1方向に並ぶ複数の第2導電層と、前記複数の第2導電層の間に設けられた第2絶縁層と、を含む。前記第2積層体は、前記第1凸部、前記第2凸部、前記第1積層体及び前記第2積層体よりも硬度が低い材料、または、気体を前記第1積層体との間に収容可能である。前記第1電極は、前記複数の第1導電層の少なくともいずれかに電気的に接続される。前記第2電極は、前記複数の第2導電層の少なくともいずれかに電気的に接続される。前記第1凸部の前記第1方向の長さよりも、前記複数の第1導電層のピッチは小さく、前記第2凸部の前記第1方向の長さよりも、前記複数の第2導電層のピッチは小さい。
図1(a)〜図1(c)は、第1の実施形態に係るパターン転写用モールドを示す模式図である。 第1の実施形態に係るパターン転写用モールドを用いたパターン形成方法を示す模式図である。 図3(a)及び図3(b)は、第1の実施形態に係るパターン転写用モールドを用いたパターン形成方法を示す模式的断面図である。 図4(a)〜図4(f)は、第1の実施形態に係るパターン転写用モールドの製造方法を示す工程順模式的断面図である。 図5(a)及び図5(b)は、第1の実施形態に係る別のパターン転写用モールドを示す模式的断面図である。 図6(a)及び図6(b)は、第1の実施形態に係る別のパターン転写用モールドを示す模式的断面図である。 図7(a)〜図7(d)は、第1の実施形態に係る別のパターン転写用モールドを示す模式的断面図である。 図8(a)〜図8(d)は、第1の実施形態に係る別のパターン転写用モールドを示す模式的斜視図である。 第1の実施形態に係る別のパターン転写用モールドを示す模式的断面図である。 図10(a)〜図10(c)は、第1の実施形態に係る別のパターン転写用モールドを示す模式的斜視図である。 第2の実施形態に係るパターン形成方法を示すフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1(a)〜図1(c)は、第1の実施形態に係るパターン転写用モールドを例示する模式図である。
図1(a)及び図1(b)は、模式的斜視図である。図1(c)は、1(a)のA1−A2線断面図である。
図1(a)〜図1(c)に表したように、本実施形態に係るパターン転写用モールド110は、基体50と、第1積層体31sと、第2積層体32sと、第1電極41と、第2電極42と、を含む。
基体50は、基部51と、複数の凸部15と、を含む。基部51は、第1面51aと、第2面51bと、を有する。第2面51bは、第1面51aとは反対側の面である。
第1面51aに対して垂直な方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。
複数の凸部15のそれぞれは、第1面51aに設けられる。複数の凸部15には、基部51と同じ材料が用いられても良く、基部51とは異なる材料が用いられても良い。複数の凸部15は、基部51と連続的でも良く、不連続でも良い。複数の凸部15は、例えば、第1凸部11と、第2凸部12と、を含む。
第1凸部11は、第1面51a上に設けられている。第1凸部11は、第1側面11sを有する。第1側面11sは、第1面51aと交差する。この例では、第1側面11sは、X軸方向に対して、実質的に垂直である。この例では、第1側面11sは、Y軸方向に沿って延在する。
第2凸部12は、第1面51a上に設けられている。第2凸部12は、第1面51aに対して平行な第1方向において第1凸部11と離間する。この例では、第1方向は、X軸方向である。第2凸部12は、第2側面12sを有する。第2側面12sは、第1面51aと交差する。第2側面12sは、第1方向(X軸方向)において、第1側面11sと離間する。第2側面12sは、第1方向(X軸方向)において、第1側面11sに対向する。
第1積層体31sは、第1凸部11と第2凸部12との間において、第1側面11s上に設けられる。第1積層体31sは、複数の第1導電層31cと、第1絶縁層31iと、を含む。複数の第1導電層31cは、第1方向(X軸方向)に並ぶ。第1絶縁層31iは、複数の第1導電層31cの間に設けられる。
この例では、複数の第1導電層31cの数は、2である。複数の第1導電層31cの数は、3以上でも良い。複数の第1導電層31cの数が3以上の場合は、複数の第1絶縁層31iが設けられる。複数の第1絶縁層31iのそれぞれは、複数の第1導電層31cの間のそれぞれの位置に配置される。すなわち、複数の第1導電層31cと、複数の第1絶縁層31iとが、第1方向に沿って交互に設けられる。
第2積層体32sは、第1凸部11と第2凸部12との間において、第2側面12s上に設けられる。第2積層体32sは、第1方向において、第1積層体31sと離間する。第2積層体32sは、複数の第2導電層32cと、第2絶縁層32iと、を含む。複数の第2導電層32cは、第1方向に並ぶ。第2絶縁層32iは、複数の第2導電層32cの間に設けられる。
この例では、複数の第2導電層32cの数は、2である。複数の第2導電層32cの数は、3以上でも良い。複数の第2導電層32cの数が3以上の場合は、複数の第2絶縁層32iが設けられる。複数の第2絶縁層32iのそれぞれは、複数の第2導電層32cの間のそれぞれの位置に配置される。すなわち、複数の第2導電層32cと、複数の第2絶縁層32iとが、第1方向に沿って交互に設けられる。
上記のように、第2積層体32sは、第1積層体31sと離間しており、この例では、第1積層体31sと第2積層体32sとの間の領域30は、空隙である。空隙には、気体30gを収容可能である。後述するように、第1積層体31sと第2積層体3sとの間に、硬度が低い材料が挿入されても良い。この材料の硬度は、第1凸部11、第2凸部12、第1積層体31s及び第2積層体32sのそれぞれの硬度よりも低い。この材料は、例えば、樹脂である。
このように、第1積層体31sと第2積層体32sとの間に、硬度が低い材料、または、気体30gが、収容可能である。すなわち、第2積層体32sは、第1凸部11、第2凸部12、第1積層体31s及び第2積層体32sよりも硬度が低い材料、または、気体30gを、第1積層体31sとの間に収容可能である。
第1電極41は、複数の第1導電層31cの少なくともいずれかに電気的に接続される。この例では、第1電極41は、複数の第1導電層31cのそれぞれに電気的に接続されている。
第1電極41を介して、複数の第1導電層31cの少なくともいずれかに電圧を印加(供給)することができる。第1電極41を介して、複数の第1導電層31cの少なくともいずれかに電流を供給することができる。
第2電極42は、複数の第2導電層32cの少なくともいずれかに電気的に接続される。この例では、第2電極42は、複数の第2導電層32cのそれぞれに電気的に接続されている。
第2電極42を介して、複数の第2導電層32cの少なくともいずれかに電圧を印加(供給)することができる。第2電極42を介して、複数の第2導電層32cの少なくともいずれかに電流を供給することができる。
この例では、第2電極42は、第1電極41と連続している。実施形態において、第1電極41と、第2電極42と、が、分離されていても良い。すなわち、第1導電層31cへの電圧の印加(供給)と、第2導電層32cへの電圧の印加(供給)と、を、独立して実施できても良く、同時に実施できても良い。
図1(a)に例示したように、この例では、基部51の第1面51a上に、アライメントマーク55が設けられている。アライメントマーク55により、後述する加工体とのアライメントが実施できる。
基体50の基部51には、例えば、ガラス、または、ポリジメチルシロキサン(PDMS)、パラキシリレンなどの樹脂を用いることができる。基部51は、例えば、絶縁性である。基部51は、例えば、光透過性である。
複数の凸部15(第1凸部11及び第2凸部12)には、例えば、シリコン、石英、樹脂などの材料を用いることができる。複数の凸部15は、例えば、絶縁性である。
複数の凸部15の高さは、例えば、30ナノメートル(nm)以上30マイクロメートル(μm)以下である。複数の凸部15の第1方向(X軸方向)の長さ(幅)は、例えば、1nm以上100nm以下である。複数の凸部15のピッチは、例えば、1nm以上100nm以下である。ピッチは、例えば、第1凸部11の第1方向の中心と、第2凸部12の第1方向の中心と、の間の第1方向の距離である。第1凸部11と第2凸部12との間の距離は、例えば、3nm以上30nm以下である。
この例では、複数の凸部15のそれぞれは、Y軸方向に延在する帯状である。
複数の凸部15は、形成するパターンに合わせて、適切に設計される。
第1積層体31sの第1導電層31c、及び、第2積層体32sの第2導電層32cには、例えば、金属が用いられる。第1導電層31c及び第2導電層32cは、導電性金属または導電性金属酸化物が用いられる。第1導電層31c、及び、第2導電層32cには、例えば、Ru、Pt、Rh、W、Ni、Au、Ir、RuO、及び、IrOの少なくともいずれかが用いられる。
第1積層体31sの第1絶縁層31i、及び、第2積層体32sの第2絶縁層32iには、例えば、金属化合物などが用いられる。例えば、金属酸化物、金属窒化物、または、金属酸窒化物などが用いられる。
複数の第1導電層31cの厚さ(第1方向に沿う長さ)は、例えば、1nm以上100nm以下である。複数の第1導電層31cのそれぞれの厚さが、互いに異なっても良い。複数の第1導電層31cどうしの間隔、すなわち、第1絶縁層31iの厚さ(第1方向に沿う長さ)は、例えば、1nm以上100nm以下である。複数の第1絶縁層31iの厚さのそれぞれが、互いに異なっても良い。複数の第1導電層31cのそれぞれの厚さは、例えば、1nm以上30nm以下でも良い。第1絶縁層31iの厚さは、例えば、1nm以上30nm以下でも良い。
複数の第2導電層32cのそれぞれの厚さ(第1方向に沿う長さ)は、例えば、1nm以上100nm以下である。複数の第2導電層32cのそれぞれの厚さが、互いに異なっても良い。複数の第2導電層32cどうしの間隔、すなわち、第2絶縁層32iの厚さ(第1方向に沿う長さ)は、例えば、1nm以上100nm以下である。複数の第2絶縁層32iの厚さのそれぞれが、互いに異なっても良い。第2導電層32cの厚さは、例えば、第1導電層31cの厚さと同じである。第2導電層32cの厚さが、第1導電層31cの厚さと異なっても良い。第2絶縁層32iの厚さは、例えば、第1絶縁層31iの厚さと同じである。第2絶縁層32iの厚さが、第1絶縁層31iの厚さと異なっても良い。複数の第2導電層32cのそれぞれの厚さは、例えば、1nm以上30nm以下でも良い。第2絶縁層32iの厚さは、例えば、1nm以上30nm以下でも良い。
後述するように、第1導電層31c及び第2導電層32のパターンが、加工体に転写される。第1導電層31c及び第2導電層32のそれぞれの厚さを薄くすることで、微細パターンが転写できる。例えば、モールド上のパターン寸法よりも小さいパターンを転写できる。
第1電極41及び第2電極42には、例えば、Al、Cu、W、Auなどの金属が用いられる。
上記の寸法及び材料は、例である。
実施形態に係るパターン転写用モールド110において、第1凸部11の第1方向(X軸方向)の長さ(幅)よりも、複数の第1導電層31cのピッチは小さい。第2凸部12の第1方向(X軸方向)の長さ(幅)よりも、複数の第2導電層32cのピッチは小さい。すなわち、第1導電層31c及び第2導電層32cは、凸部15のピッチよりも小さいピッチを有している。
第1導電層31c及び第2導電層32cは、例えば、1nm以上10nm以下のパターンを有する。
以下、パターン転写用モールド110を用いたパターン形成方法の例について説明する。
図2は、第1の実施形態に係るパターン転写用モールドを用いたパターン形成方法を例示する模式図である。
図2に表したように、パターン転写用モールド110が、モールドホルダ58に保持される。モールドホルダ58には、例えば、減圧用の孔58hが設けられている。孔58hを介して減圧されて、パターン転写用モールド110が、モールドホルダ58に保持される。この図では、第1電極41が図示されており、第2電極42は省略されている。
一方、ステージ67の上に、基板ホルダ68が配置される。基板ホルダ68に導電性基板65が配置される。導電性基板65の上に、加工体60が配置される。加工体60に、パターン転写用モールド110に設けられたパターンが転写される。すなわち、パターン加工が行われる。
加工体60と、パターン転写用モールド110と、は、Z軸方向に沿って対向する。加工体60と、パターン転写用モールド110と、の間の距離は、可変である。実施形態において、加工体60が移動しても良く、パターン転写用モールド110が移動しても良い。両方が移動しても良い。この例では、ステージ67が、Z軸方向に沿って可動できる。これにより、加工体60は、Z軸方向に沿って移動する。
図2は、加工体60が、パターン転写用モールド110と離間している状態を図示している。ステージ67が、Z軸方向に沿って移動し、加工体60が、パターン転写用モールド110に接触、または、近づく。
例えば、電極(第1電極41)と、導電性基板65と、に、電源66が接続される。加工体60が、パターン転写用モールド110に接触、または、近づいている状態において、導電性基板65の上に配置された加工体60と、パターン転写用モールド110と、の間に電位差を形成することができる。
図3(a)及び図3(b)は、第1の実施形態に係るパターン転写用モールドを用いたパターン形成方法を例示する模式的断面図である。
図3(a)は、パターン転写用モールド110と、加工体60と、を示している。図3(b)は、図3(a)の一部を拡大して示している。
図3(a)に表したように、加工体60が、第1導電層31c及び第2導電層32cに接触、または、近づいている。この状態において、電源66により、加工体60と、パターン転写用モールド110と、の間に電位差が形成される。
図3(b)に表したように、加工体60は、複数の第1導電層31cと対向する第1部分61cと、複数の第2導電層32cと対向する第2部分62cと、第1絶縁層31iと対向する第3部分61iと、第2絶縁層32iと対向する第4部分62iと、を有する。第1部分61cと、第2部分62cと、は、第1加工部p1に含まれる。第3部分61iと、第4部分62iと、は、第2加工部p2に含まれる。
電極(第1電極41及び第2電極42)への電圧の印加(供給)により、第1導電層31cと加工体60と、の間、及び、第2導電層32cと加工体60との間に電位差が形成される。この電位差により、第1加工部p1の化学的特性を、第2加工部p2の化学的特とは異ならせることができる。
例えば、加工体60は、シリコンを含む。加工体60として、例えば、シリコン基板が用いられる。加工体60と第1導電層31cとの間、及び、加工体60と第2導電層32cとの間に形成された電位差により、シリコンが酸化されて、酸化シリコンが形成される。すなわち、第1加工部p1は、酸化シリコンとなる。一方、電位差が形成されない第2加工部p2は、シリコンのままである。
酸化シリコンと、シリコンと、では、エッチング耐性が異なる。この例では、化学的特性は、例えば、エッチング耐性を含む。
このように、加工体60に、パターン転写用モールド110に設けられた、複数の第1導電層31cと、複数の第2導電層32cと、のパターンが転写される。
例えば、第1加工部p1を第1のエッチング処理により、除去する。このとき、第2加工部p2は、実質的にエッチングされない。第1加工部p1のエッチング処理の深さは、任意である。例えば、第1加工部p1と第2加工部p2とのエッチング選択比によって決められる。第1加工部p1の一部が残っても良い。
または、例えば、第2加工部p2の一部(Z軸方向の一部)を第2のエッチング処理により、除去する。このとき、第1加工部p1は、実質的にエッチングされない。第2のエッチングに用いられるエッチャント(例えばガス及び液体の少なくともいずれか)は、第1のエッチング処理に用いられるエッチャントとは異なる。
このように、第1加工部p1と、第2加工部p2と、のいずれかを選択的に除去することで、パターン転写用モールド110のパターンが、加工体60に転写される。パターン転写用モールド110のパターンは、複数の第1導電層31cと、複数の第2導電層32cと、のパターンを含む。
上記のように、第1導電層31c及び第2導電層32cは、凸部15のピッチよりも小さいピッチを有している。このため、加工体60には、凸部15のピッチよりも小さいピッチのパターンを形成することができる。
すなわち、第1導電層31c、第1絶縁31i及び第2導電層32cの、例えば、1nm以上10nm以下のパターンを1nm以上10nm以下の間隔で加工体60に転写できる。この転写は、高いスループットで行うことが可能である。
半導体の高集積化及び価額競争の白熱化に伴い、10nm以下程度の分解能を有するリソグラフィを低加工コストで実現する技術が求められている。従来の光リソグラフィは、光の屈折率の制約で、加工限界が近づいている。従来の技術を組み合わせることで、20nm以下程度の加工は可能となっている。しかしながら、10nm以下程度のリソグラフィ技術の実現は困難である。
一方、低コスト、且つ高分解能で、微細パターンを一括転写出来るナノインプリントリソグラフィが注目を集めている。この手法では、モールパターンの寸法が1:1で転写される。すなわち、10nm以下程度のパターンを転写するためには、10nm以下程度のモールド原版が必要となるため、現状では実現が困難である。
例えば、電気化学反応を用いた走査探針型(SPM:Scanning Probe Microscope)リソグラフィがある。この方法では、比較的微細な加工が可能であると考えられている。しかしながら、この方法では、探針を走査するため、高いスループットを得ることが困難である。さらに、この方法においては、加工を行うに従って、探針の先端が摩耗し、加工特性が劣化し易く、安定性が低い。
これに対して、本実施形態においては、探針を用いないで、複数の導電層のパターンを一括して、加工体60に転写できる。摩耗の問題も実質的に生じない。
しかしながら、複数の導電層を一括して加工体60に接触、または、近づける場合において、導電層と加工体60との間の接触状態が、複数の導電層どうしの間で均一でない場合が生じる可能性がある。例えば、導電層と加工体60との間の距離が、複数の導電層どうしの間で均一でない場合が生じる可能性がある。
このとき、本実施形態においては、第1積層体31sと第2積層体32sとの間に空隙が設けられている。すなわち、第1積層体31sと第2積層体32sとの間に、気体30gが収容可能である。これにより、第1凸部11及び第1積層体31sは、変形が容易である。第2凸部12及び第2積層体32sも、変形が容易である。
このため、例えば、第1凸部11及び第1積層体31sは、加工体60に沿って変形されやすい。そして、第2凸部12及び第積層体32sは、加工体60に沿って変形されやすい。
これにより、複数の第1導電層31cと加工体60との間の接触状態が、複数の第1導電層31cどうしの間で均一になる。複数の第2導電層32cと加工体60との間の接触状態が、複数の第2導電層32cどうしの間で均一になる。複数の第1導電層31cと加工体60との間の距離が、複数の第1導電層31cどうしの間で均一になる。複数の第2導電層32cと加工体60との間の距離が、複数の第2導電層32cどうしの間で均一になる。例えば、加工体60の表面の形状への導電層の追従性が高くなる。例えば、加工体60の表面に凹凸が存在する場合においても、良好なパターンを転写することができる。
これにより、パターン形成の精度が向上する。パターン形成の安定性が向上する。パターン形成の再現性が向上する。これにより、より微細なパターンが実用的に実施可能になる。実施形態によれば、微細パターンが転写可能なパターン転写用モールド及びパターン形成方法を提供できる。
例えば、第1積層体31sと第2積層体32sとの間に、硬度が高い材料が埋め込まれている参考例がある。この材料は、例えば、金属酸化物である。この参考例においては、凸部及び積層体は、変形し難い。このため、複数の導電層と加工体60との間の接触状態が、複数の導電層どうしの間で不均一になりやすい。そして、複数の導電層と加工体60との間の距離が、複数の導電層どうしの間で不均一になりやすい。このため、パターン形成の精度が低く、安定性が低く、再現性が低い。
実施形態によれば、従来のナノインプリント技術のもつスループットの高さと、SPMリソグラフィ技術のもつ分解能の高さと、を有する実用的なリソグラフィ手法が提供できる。
本実施形態において、第1積層体31s及び第2積層体32sの硬度は、第1凸部11及び第2凸部12の硬度よりも高くても良い。これにより、加工体60とパターン転写用モールドとの接触状態がより均一になる。
実施形態において、加工体60は、金属及び半導体(シリコンを含む)の少なくともいずれかを含んでも良い。このときは、例えば、第1加工部p1(及び第2加工部p2)に含まれる、金属及び半導体の上記の少なくともいずれかの少なくともいずれかを酸化しても良い。
図4(a)〜図4(f)は、第1の実施形態に係るパターン転写用モールドの製造方法を例示する工程順模式的断面図である。
図4(a)に記載したように、基体50となる基板(例えば絶縁性基板)の上に、所定の形状を有する第1のレジスト層17を、リソグラフィにより形成し、例えば、RIE(Reactive Ion Etching)などにより、基板を加工する。これにより、複数の凸部15(第1凸部11及び第2凸部12)と、基部51と、が形成される。
図4(b)に表したように、積層体(第1積層体31s及び第2積層体32s)となる、導電膜35cと、絶縁膜35iと、を交互に形成する。導電膜35cには、金属または金属酸化物が用いられる。絶縁膜35iには、例えば金属化合物などが用いられる。導電膜35c及び絶縁膜35iの形成は、必要な回数、繰り返される。この例では、導電膜35c及び絶縁膜35iは、基部51の側面部51sにも形成される。側面部51sは、第1面51aに対して交差する面を含む。
図4(c)に表したように、第1のレジスト層17を除去する。リフトオフが行われる。これにより、導電膜35c及び絶縁膜35iから、第1積層体31s及び第2積層体32sが形成される。すなわち、導電膜35cから、第1導電層31c及び第2導電層32cが、形成される。絶縁膜35iから、第1絶縁層31i及び第2絶縁層32iが形成される。
図4(d)に表したように、リソグラフィにより、開口部18hを有する第2のレジスト層18を形成し、開口部18hにおいて露出する、導電膜35c及び絶縁膜35iを除去する。この除去には、例えば、ウェットエッチング処理が用いられる。
第1面51aのうちの一部に、複数の凸部15が設けられている。複数の凸部15が設けられている領域が、パターン形成領域に対応する。第1面51aは、中央部と、中央部の周りの周辺部と、を有する。パターン形成領域は、例えば、中央部に設けられる。上記の開口部18hは、例えば、第1面51aのうちの周辺部に設けられる。第1面51aにおいて、複数のパターン形成領域が設けられても良い。開口部18hは、第1面51aのうちの、複数のパターン形成領域の間に設けられても良い。
図4(e)に表したように、第2のレジスト層18の表面と、開口部18hから露出する面と、に、導電膜40fを形成する。この導電膜40fには、例えば、金属が用いられる。この導電膜40fは、例えば、電極(第1電極41及び第2電極42など)となる。
図4(f)に表したように、第2のレジスト層18を除去する。リフトオフにより、第2のレジスト層18の表面に形成された導電膜40fが除去される。これにより、電極40(第1電極41及び第2電極42など)が形成される。
これにより、実施形態に係るパターン転写用モールド110が作製される。
実施形態においては、既に説明したように、第1積層体31sと第2積層体32sとの間に空隙が設けられている。この例では、空隙に、気体30gを収容可能である。これにより、凸部15及び積層体が変形し易くなり、導電層と加工体60との間の接触状態、または、距離が均一になる。これにより、微細パターンが転写可能になる。
図5(a)及び図5(b)は、第1の実施形態に係る別のパターン転写用モールドを例示する模式的断面図である。
図5(a)に表したように、本実施形態に係る別のパターン転写用モールド111においては、第1積層体31sと第2積層体32sとの間の領域30に、充填部30fが設けられている。充填部30fは、第1凸部11、第2凸部12、第1積層体31s及び第2積層体32sよりも硬度が低い材料を含む。充填部30fには、例えば、樹脂層30rが用いられる。
樹脂層30rには、例えば、ポリイミド樹脂、エポキシ樹脂、パラキシリレン樹脂、シリコン樹脂、などが用いられる。樹脂層30rの硬度は、第1凸部11、第2凸部12、第1積層体31s及び第2積層体32sの硬度よりも低い。
図5(b)に表したように、本実施形態に係る別のパターン転写用モールド112においては、第1積層体31sと第2積層体32sとの間の領域30の一部に、上記の充填部30f(樹脂層30r)が設けられている。領域30の他の一部は、空隙であり、その領域30の他の一部には、気体30gが収容されている。
パターン転写用モールド111及び112においても、凸部15及び積層体が変形し易くなり、導電層と加工体60との間の接触状態、または、距離が均一になる。例えば、加工体60の表面の形状への導電層の追従性が高くなる。これにより、微細パターンが転写可能になる。
このように、実施形態においては、第1積層体31sと第2積層体32sとの間の空間(領域30)の少なくとも一部に、第1凸部11、第2凸部12、第1積層体31s及び第2積層体32sよりも硬度が低い材料の充填部30fが設けられても良い。
実施形態において、第1積層体31sと第2積層体32sとの間の空間(領域30)の少なくとも一部に、樹脂層30rが設けられても良い。
図6(a)及び図6(b)は、第1の実施形態に係る別のパターン転写用モールドを例示する模式的断面図である。
図6(a)及び図6(b)に表したように、本実施形態に係る別のパターン転写用モールド113及び113aにおいては、基部51は、基板部57と、弾性層56と、を含む。図6(a)に表したように、パターン転写用モールド113においては、基板部57と第1凸部11との間、及び、基板部57と第2凸部12との間に弾性層56が設けられる。図6(b)に表したように、パターン転写用モールド113aにおいては、弾性層56と第1凸部11との間、及び、弾性層56と第2凸部12との間に基板部57が設けられる。弾性層56の弾性は、基板部57の弾性よりも高い。
基板部57には、例えば、シリコン、石英などが用いられる。
弾性層56には、例えば、ポリジメチルシロキサン(PDMS)、パラキシリレンなどの樹脂が用いられる。
弾性層56を設けることで、複数の凸部15の位置(例えばZ軸方向における位置)が、変化しやすくなる。これにより、導電層と加工体60との間の接触状態、または、距離が均一になる。例えば、加工体60の表面の形状への導電層の追従性が高くなる。これにより、より微細パターンが、転写可能になる。
図7(a)〜図7(d)は、第1の実施形態に係る別のパターン転写用モールドを例示する模式的断面図である。
図7(a)に表したように、本実施形態に係る別のパターン転写用モールド114において、基部51は、側面部51sを有している。側面部51sは、第1面51aと交差する面51sfを含む。電極40(第1電極41及び第2電極42を含む)は、側面部51sに延在する部分40sを含む。すなわち、第1電極41及び第2電極42の少なくともいずれかは、側面部51sに延在する。
図7(b)に表したように、基部51は、第1面51aとは反対側の第2面51bを有する。本実施形態に係る別のパターン転写用モールド115においては、電極40(第1電極41及び第2電極42を含む)は、第2面51bの少なくとも一部に設けられている。
図7(c)に表したように、本実施形態に係る別のパターン転写用モールド116においては、電極40(第1電極41及び第2電極42を含む)は、第2面51bの全面に設けられている。
すなわち、第1電極41及び第2電極42の少なくともいずれかの少なくとも一部は、第2面51bの少なくとも一部に設けられる。
図7(d)に表したように、本実施形態に係る別のパターン転写用モールド117においては、電極40(第1電極41及び第2電極42を含む)は、基体50をZ軸方向で貫通する部分(貫通部41p及び42pなど)を有する。すなわち、第1電極41及び第2電極42の少なくともいずれかは、基体50を第1面51aに垂直な方向(Z軸方向)で貫通する貫通部41p及び42pなどを含む。これにより、複数の第1導電層31c及び複数の第2導電層32cへの電圧(電流)の供給が容易になる。
実施形態において、第1電極41及び第2電極42は、積層体に電圧及び電流の少なくともいずれかを供給する機能を有する。これらの電極の構成は、種々に変形が可能である。
実施形態に係るパターン転写用モールド110においては、絶縁性モールド(例えば基部51)上の絶縁性パターン(例えば凸部15)の側壁に、側壁ナノ電極(導電部)が形成されている。側壁ナノ電極と、転写基板(加工体60)と、間に、電圧及び電流の少なくともいずれかが供給される。これにより、側壁ナノ電極の形状に対応したパターンを、例えば、電気的に、転写基板に転写できる。すなわち、実施形態においては、転写側壁ナノ電極リソグラフィが実施される。このモールドにおいては、絶縁性モールドの土台部(例えば基部51)と、絶縁性パターン部(例えば凸部、すなわち、支持部)と、側壁電極部と、を含む。この側壁ナノ電極部は、支持部の側壁に配置されている。実施形態においては、側壁ナノ電極は、複数の導電層を含む。側壁ナノ電極(導電部)は、複数の導電層と、複数の導電層の間に設けられた絶縁層と、を含む。
実施形態においては、モールドは、電圧/電流供給部(例えば、第1電極41及び第2電極42など)を含む。この電圧/電流供給部は、土台部の裏面(第2面51b)、及び、土台部の側面(側面部51s)の少なくともいずれかに設けられることができる。側壁ナノ電極部(導電部)は、電圧/電流供給部に電気的に接続されている。実施形態において、土台部に弾性層56を設けても良い。
図8(a)〜図8(d)は、第1の実施形態に係る別のパターン転写用モールドを例示する模式的斜視図である。
図8(a)は、パターン転写用モールド117aを例示している。図8(b)は、パターン転写用モールド117aにより転写された、加工体60のパターンを例示している。図8(c)は、パターン転写用モールド117bを例示している。図8(d)は、パターン転写用モールド117bにより転写された、加工体60のパターンを例示している。これらの図では、第1凸部11の部分が描かれている。第2凸部12も、以下に説明する第1凸部11と同様の構成を有していても良い。
図8(a)に表したように、パターン転写用モールド117aにおいては、第1凸部11に、第3積層体33sがさらに設けられる。第1凸部11は、第1交差側面11saをさらに有する。第1交差側面11saは、第1面51aと交差し、第1側面11sと交差する。この例では、第1交差側面11saは、Y軸方向に延在する。
第3積層体33sは、第1交差側面11sa上に設けられる。第3積層体33sは、複数の第3導電層33cと、第3絶縁層33iと、を含む。複数の第3導電層33cは、第1交差側面11saに対して垂直な方向(この例では、X軸方向)に並ぶ。第3絶縁層33iは、複数の第3導電層33cの間に設けられる。
この例では、第1電極41は、複数の第3導電層33cの少なくともいずれかに電気的に接続されている。第1電極41及び第2電極42の少なくともいずれかが、複数の第3導電層33cの少なくともいずれかと電気的に接続されても良い。
この例では、第1積層体31sと第3積層体33sとは、L字形の形状を形成する。
図8(b)に表したように、上記のようなパターン転写用モールド117aを用いて加工体60にパターンが転写される。加工体60に転写されるパターンは、第1積層体31s及び第3積層体33sのパターン(この例では、L字状の形状)を含む。
加工体60のうちで、第1積層体31sのパターンが転写された部分は、例えば、Y軸方向に延在する部分を含む。第3積層体33sのパターンが転写された部分は、例えば、X軸方向に延在する部分を有する。例えば、加工体60において、複数の第3導電層33cの少なくともいずれかと対向する部分63cと、第3絶縁層33iと対向する部分63iと、が設けられる。
このように、実施形態において、複数の方向に延在するパターンを転写することができる。
図8(c)に表したように、パターン転写用モールド117bにおいては、第1凸部11の一部の第1方向(X軸方向)の長さ(幅)が、変化している。さらに、第1凸部11の頂部11uの一部の上に、第1頂部導電層11tが設けられている。この例では、第1頂部導電層11tは、第1電極41に電気的に接続されている。
図8(d)に表したように、このようなパターン転写用モールド117bを用いて、加工体60にパターンを転写する。加工体60に転写されたパターンは、第1積層体31sの形状を反映し、さらに、第1頂部導電層11tの形状を反映している。すなわち、加工体60には、第1頂部導電層11tの形状を反映した部分61tが形成される。
図9は、第1の実施形態に係る別のパターン転写用モールドを例示する模式的断面図である。
図9に表したように、本実施形態に係るパターン転写用モールド118においては、基体50は、第3凸部13をさらに含む。第3凸部13は、第1面51a上に設けられる。第3凸部13は、第3頂部13uを有する。第3頂部13uは、第3凸部13のZ軸方向上における端であり、第1面51aから離間する。
パターン転写用モールド118は、第3頂部13uの上に設けられた第3頂部導電層13tをさらに含む。第3頂部導電層13tは、第3電極43に電気的に接続されている。この例では、第3電極43は、第1電極41及び第2電極42に電気的に接続されている。後述するように、第3電極43は、第1電極41及び第2電極42の少なくともいずれかと、電気的に絶縁されていても良い。
第3凸部13のX軸方向(第1方向)に沿った長さ(幅)は、第1導電層31cのX軸方向に沿った長さ(厚さ)よりも長く、第2導電層32cのX軸方向に沿った長さ(厚さ)よりも長い。第3頂部導電層33tのX軸方向に沿った長さ(幅)は、第1導電層31cのX軸方向に沿った長さ(厚さ)よりも長く、第2導電層32cのX軸方向に沿った長さ(厚さ)よりも長い。
このようなパターン転写用モールド118を用いることで、複数の第1導電層31cを反映した微細パターンと、複数の第2導電層32cを反映した微細パターンと、第3頂部導電層3tを反映した大きいパターンと、が加工体60に形成できる。この形成は、例えば、同時に形成できる。
このように、この例では、支持部(凸部15)の側壁ナノ電極(複数の導電層)の形状と、支持部の表面の電極(頂部導電層)の形状と、に対応したパターンを転写することができる。例えば、側壁ナノ電極の厚さはナノスケールである。例えば、支持部の表面の電極のサイズはマイクロスケールである。本実施形態においては、ナノスケールと、マイクロスケールと、を含む、マルチスケールのパターンを一括して転写することができる。
第1電極41、第2電極42及び第3電極43が、互いに電気的に絶縁されている場合は、複数の第1導電層31cを反映した微細パターンと、複数の第2導電層32cを反映した微細パターンと、第3頂部導電層3tを反映した大きいパターンと、のそれぞれを反映したパターンが、独立して形成できる。
図10(a)〜図10(c)は、第1の実施形態に係る別のパターン転写用モールドを例示する模式的斜視図である。
図10(a)は、パターン転写用モールド118aを例示している。図10(b)は、パターン転写用モールド118aにより転写された、加工体60のパターンの1つの例を示している。図10(c)は、パターン転写用モールド118aにより転写された、加工体60のパターンの別の例を示している。これらの図では、第1凸部11の部分が描かれている。第2凸部12も、以下に説明する、第1凸部11と同様の構成を有していても良い。
図10(a)に表したように、パターン転写用モールド118aにおいては、第1凸部11の頂部11uの一部の上に、2つの頂部導電層(頂部導電層11ta及び頂部導電層11tb)が設けられている。この例では、頂部導電層11taのパターンは、頂部導電層11tbのパターンとは異なる。実施形態において、これらのパターンは、同じでも良い。頂部導電層11taの数は、2つ以上であってもよい。
さらに、第1凸部11の第1側面11sの反対側の側面11sbに、積層体31saが設けられている。積層体31saは、複数の導電層と、その複数の導電層の間に設けられた絶縁層と、を含む。例えば、積層体31saは、第1積層体31sと同様の構成を有する。
この例では、複数の第1導電層31cのそれぞれに電気的に接続される第1電極41は、複数の電極(電極41a1、41a2及び41a3など)を有している。これらの電極41a1、41a2及び41a3のそれぞれは、複数の第1導電層31cのそれぞれに独立して電気的に接続されている。
一方、積層体31saの複数の導電層のそれぞれに電極41bが接続されている。この例では、電極41bは、複数の電極(電極41b1、41b2及び41b3など)を有している。これらの電極41b1、41b2及び41b3のそれぞれは、積層体31saの複数の導電層のそれぞれに独立して電気的に接続されている。
さらに、頂部導電層11taに電気的に接続された電極41taと、頂部導電層11tbに電気的に接続された電極41tbと、が設けられている。
このようなパターン転写用モールド118aにおいては、上記の複数の電極への電圧の印加(供給)、及び、電の供給の少なくともいずれかを変更することで、異なるパターンの転写が可能になる。
図10(b)に表したように、転写の1つの例においては、上記の電極の全てに、電圧を印加する。すなわち、電流を供給する。これにより、上記の各導電層のパターンに応じたパターンが加工体60に転写される。例えば、加工体60には、複数の第1導電層31cのパターンを反映したパターンが形成される。すなわち、第1部分61c(第1加工部p1)と、第3部分61i(第2加工部p2)と、が形成される。そして、積層体31saの複数の積層体のパターンを反映したパターンが形成される。さらに、加工体60には、頂部導電層のパターンを反映したパターンが形成される。すなわち、頂部導電層11taに対向する部分61taと、頂部導電層11tbに対向する部分61tbと、が形成される。部分61ta及び部分61tbは、電圧及び電流が供給された部分であり、例えば、第1加工部p1に含まれる。
図10(c)に表したように、転写の別の例においては、電極41a1、41a2、41a3、41b1、41b2及び41b3に電圧が印加され、電極41ta及び電極41tbには電圧が印加されない。これにより、加工体60には、複数の第1導電層31cのパターンを反映したパターンが形成される。そして、積層体31saの複数の積層体のパターンを反映したパターンが形成される。しかし、頂部導電層のパターンを反映したパターンは形成されない。
電極41a1、41a2、41a3、41b1、41b2、41b3、41ta及び電極41tbを、基体50の表面に設けてもよい。基体50の側壁あるいは基体50の裏面に配置してもよい。
このように、実施形態において、電流/電圧供給部におけるOn/Offを制御することで、転写するパターンの形状を変更することができる。
(第2の実施形態)
本実施形態は、第1の実施形態に係るパターン転写用モールドのいずれか、または、その変形のパターン転写用モールドを用いたパターン形成方法である。
図11は、第2の実施形態に係るパターン形成方法を例示するフローチャート図である。
図11に表したように、本実施形態に係るパターン形成方法において、パターン転写用モールドの第1積層体31s及び第2積層体32sを加工体60の表面に対向させ、複数の第1導電層31cの少なくともいずれかと加工体60との間、及び、複数の第2導電層32cの少なくともいずれかと加工体60との間に、電圧を供給する第1供給処理(ステップS110)を実施する。
この処理には、図3(a)及び図3(b)に関して説明した処理を実施する。
例えば、加工体60は、金属及び半導体(シリコンを含む)の少なくともいずれかを含んでも良い。このとき、第1供給処理は、第1加工部p1(及び第2加工部p2)に含まれる、金属及び半導体の上記の少なくともいずれかの少なくとも1つを酸化することを含む。
例えば、上記の第1供給処理は、加工体60のうちの、複数の第1導電層31cの上記の少なくともいずれかと対向する第1部分61cと、加工体60のうちの複数の第2導電層32cの上記の少なくともいずれかと対向する第2部分62cと、を含む第1加工部p1の化学的特性を、それ以外の部分の化学的特性とは、異ならせる。例えば、第1加工部p1の化学的特性を、加工体60のうちの第1絶縁層31iと対向する第3部分61iと、加工体60のうちの第2絶縁層32iと対向する第4部分62iと、を含む第2加工部p2の化学的特性とは異ならせる。
加工体60がシリコンを含む場合、第1供給処理は、第1加工部p1に含まれるシリコンを酸化することを含む。これにより、第1加工部p1は、酸化シリコンとなり、第2加工部p2は、シリコンのままである。
図11に表したように、このパターン形成方法においては、第1加工部p1と、第2加工部p2と、のいずれか一方の少なくとも一部を除去する第1除去処理(ステップS120)を実施する。
すなわち、図3(a)及び図3(b)に関して説明した処理を実施する。
第1除去処理において、第2加工部p2を残して第1加工部p1を除去しても良い。第1除去処理において、第1加工部p1を残して第2加工部p2を除去しても良い。
本実施形態において、上記の第1除去処理の前に、後述する第2供給処理をさらに実施しても良い。
このとき、例えば、第1供給処理においては、複数の第1導電層31cのうちの一部と加工体60との間、及び、複数の第2導電層32cのうちの一部と加工体との間に、電圧を供給する。
一方、第2供給処理においては、複数の第1導電層31cのうちの他の一部と加工体60との間、及び、複数の第2導電層32cのうちの他の一部と加工体60との間に、電圧を供給する。
このように、異なる導電層に電圧の供給を行う。例えば、図10(a)に例示した電極41a1、41a2、41a3、41b1、41b2及び41b3への電圧の供給の制御などにより、この処理が実施できる。
そして、第1除去処理における第1加工部p1は、加工体60のうちの複数の第1導電層31cの上記の一部と対向する部分と、加工体60のうちの複数の第1導電層31cの上記の他の一部と対向する部分と、加工体60のうちの複数の第2導電層32cの上記の一部と対向する部分と、加工体60のうちの複数の第2導電層32cの上記の他の一部と対向する部分と、を含む。
このような第1加工部p1と、第2加工部p2と、において、第1除去処理が行われる。複数の導電層において、選択的にパターンを転写できる。
実施形態によれば、微細パターンが転写可能なパターン転写用モールド及びパターン形成方法が提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、パターン転写用モールドに含まれる基体、基部、凸部、基板部、弾性層、積層体、導電層および電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述したパターン転写用モールド及びパターン形成方法を基にして、当業者が適宜設計変更して実施し得る全てのパターン転写用モールド及びパターン形成方法の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11…第1凸部、 11s…第1側面、 11sa…第1交差側面、 11sb…側面、 11t…第1頂部導電層、 11ta、11tb…頂部導電層、 11u…頂部、 12…第2凸部、 12s…第2側面、 13…第3凸部、 13t…第3頂部導電層、 13u…第3頂部、 15…凸部、 17…第1のレジスト層、 18…第2のレジスト層、 18h…開口部、 30…領域、 30f…充填部、 30g…基体、 30r…樹脂層、 31c…第1導電層、 31i…第1絶縁層、 31s…第1積層体、 31sa…積層体、 32c…第2導電層、 32i…第2絶縁層、 32s…第2積層体、 33c…第3導電層、 33i…第3絶縁層、 33s…第3積層体、 33t…第3頂部導電層、 35c…導電膜、 35i…絶縁膜、 40…電極、 40f…導電膜、 40s…部分、 41…第1電極、 41a1、41a2、41a3、41b1、41b2、41b3…電極、 41p…貫通部、 41ta、41tb…電極、 42…第2電極、 42p…貫通部、 43…第3電極、 50…基体、 51…基部、 51a…第1面、 51b…第2面、 51s…側面部、 51sf…面、 55…アライメントマーク、 56…弾性層、 57…基板部、 58…モールドホルダ、 58h…孔、 60…加工体、 61c…第1部分、 61i…第3部分、 61t、61ta、61tb…部分、 62c…第2部分、 62i…第4部分、 63c…部分、 63i…部分、 65…導電性基板、 66…電源、 67…ステージ、 68…基板ホルダ、 110〜117、117a〜117d、118、118a…パターン転写用モールド、 p1…第1加工部、 p2…第2加工部

Claims (17)

  1. 第1面を有する基部と、
    前記第1面上に設けられ前記第1面と交差する第1側面を有する第1凸部と、
    前記第1面上に設けられ前記第1面に対して平行な第1方向において前記第1凸部と離間する第2凸部であって、前記第1面と交差し前記第1方向において前記第1側面に対向する第2側面を有する第2凸部と、
    を含む基体と、
    前記第1凸部と前記第2凸部との間において前記第1側面に設けられた第1積層体であって、前記第1方向に並ぶ複数の第1導電層と、前記複数の第1導電層の間に設けられた第1絶縁層と、を含む第1積層体と、
    前記第1凸部と前記第2凸部との間において前記第2側面に設けられ前記第1積層体と離間する第2積層体であって、前記第1方向に並ぶ複数の第2導電層と、前記複数の第2導電層の間に設けられた第2絶縁層と、を含み、前記第1凸部、前記第2凸部、前記第1積層体及び前記第2積層体よりも硬度が低い材料、または、気体を前記第1積層体との間に収容可能な第2積層体と、
    前記複数の第1導電層の少なくともいずれかに電気的に接続された第1電極と、
    前記複数の第2導電層の少なくともいずれかに電気的に接続された第2電極と、
    を備え
    前記第1凸部の前記第1方向の長さよりも、前記複数の第1導電層のピッチは小さく、
    前記第2凸部の前記第1方向の長さよりも、前記複数の第2導電層のピッチは小さいパターン転写用モールド。
  2. 前記第1積層体と前記第2積層体との間には、前記気体が収容されている請求項1記載のパターン転写用モールド。
  3. 前記第1積層体と前記第2積層体との間の領域の少なくとも一部に設けられ、前記材料の充填部をさらに備えた請求項1記載のパターン転写用モールド。
  4. 前記第1積層体と前記第2積層体との間の領域の少なくとも一部に設けられた樹脂層をさらに備えた請求項1〜3のいずれか1つに記載のパターン転写用モールド。
  5. 前記基部は、前記第1面と交差する面を含む側面部をさらに有し、
    前記第1電極及び前記第2電極の少なくともいずれかは、前記側面部に延在する請求項1〜4のいずれか1つに記載のパターン転写用モールド。
  6. 前記基部は、前記第1面とは反対側の第2面を有し、
    前記第1電極及び前記第2電極の少なくともいずれかの少なくとも一部は、前記第2面の少なくとも一部に設けられる請求項1〜4のいずれか1つに記載のパターン転写用モールド。
  7. 前記第1電極及び前記第2電極の少なくともいずれかは、前記基体を前記第1面に垂直な方向で貫通する貫通部を含む請求項1〜6のいずれか1つに記載のパターン転写用モールド。
  8. 第3積層体をさらに備え、
    前記第1凸部は、前記第1面と交差し前記第1側面と交差する第1交差側面をさらに有し、
    前記第3積層体は、前記第1交差側面上に設けられ、
    前記第3積層体は、前記第1交差側面に対して垂直な方向に並ぶ複数の第3導電層と、前記複数の第3導電層の間に設けられた第3絶縁層と、を含み、
    前記第1電極及び前記第2電極の少なくともいずれかは、前記複数の第3導電層の少なくともいずれかと電気的に接続される請求項1〜7のいずれか1つに記載のパターン転写用モールド。
  9. 頂部導電層と、
    前記頂部導電層と電気的に接続された第3電極と、
    をさらに備え、
    前記基体は、前記第1面上に設けられた第3凸部をさらに含み、
    前記頂部導電層は、前記第3凸部の上に設けられる請求項1〜8のいずれか1つに記載のパターン転写用モールド。
  10. 前記頂部導電層の前記第1方向の長さは、前記複数の第1導電層のそれぞれの前記第1方向の長さよりも長い請求項9記載のパターン転写用モールド。
  11. 前記第1積層体の前記硬度は、前記第1凸部の前記硬度及び前記第2凸部の前記硬度よりも高く、
    前記第2積層体の前記硬度は、前記第1凸部の前記硬度及び前記第2凸部の前記硬度よりも高い請求項1〜10のいずれか1つに記載のパターン転写用モールド。
  12. 請求項1〜11のいずれか1つに記載の前記パターン転写用モールドの前記第1積層体及び前記第2積層体を加工体の表面に対向させ、前記複数の第1導電層の少なくともいずれかと前記加工体との間、及び、前記複数の第2導電層の少なくともいずれかと前記加工体との間に、電圧を供給する第1供給処理と、
    前記加工体のうちの前記複数の第1導電層の前記少なくともいずれかと対向する第1部分と、前記加工体のうちの前記複数の第2導電層の前記少なくともいずれかと対向する第2部分と、を含む第1加工部と、前記加工体のうちの前記第1絶縁層と対向する第3部分と、前記加工体のうちの前記第2絶縁層と対向する第4部分と、を含む第2加工部と、のいずれか一方の少なくとも一部を除去する第1除去処理と、
    を含むパターン形成方法。
  13. 前記第1供給処理は、前記第1加工部の化学的特性を、前記第2加工部の化学的特性とは異ならせることを含む請求項12記載のパターン形成方法。
  14. 前記加工体は、金属及び半導体の少なくともいずれかを含み、
    前記第1供給処理は、前記第1加工部に含まれる前記金属及び半導体の前記少なくともいずれかの少なくともいずれかを酸化することを含む請求項12記載のパターン形成方法。
  15. 前記第1除去処理は、前記第2加工部を残し前記第1加工部を除去することを含む請求項12記載のパターン形成方法。
  16. 前記第1除去処理は、前記第1加工部を残し前記第2加工部を除去することを含む請求項12記載のパターン形成方法。
  17. 前記第1除去処理の前に行われる第2供給処理をさらに備え、
    前記第1供給処理においては、前記複数の第1導電層のうちの一部と前記加工体との間、及び、前記複数の第2導電層のうちの一部と前記加工体との間に、前記電圧を供給し、
    前記第2供給処理においては、前記複数の第1導電層のうちの他の一部と前記加工体との間、及び、前記複数の第2導電層のうちの他の一部と前記加工体との間に、前記電圧を供給し、
    前記第1除去処理における前記第1加工部は、前記加工体のうちの前記複数の第1導電層の前記一部と対向する部分と、前記加工体のうちの前記複数の第1導電層の前記他の一部と対向する部分と、前記加工体のうちの前記複数の第2導電層の前記一部と対向する部分と、前記加工体のうちの前記複数の第2導電層の前記他の一部と対向する部分と、を含む請求項12〜16のいずれか1つに記載のパターン形成方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130486A (ja) * 2016-01-18 2017-07-27 株式会社東芝 側壁電極モールド、それを備えた製造装置、側壁電極モールドの製造方法および半導体装置の製造方法
JP6846172B2 (ja) * 2016-11-21 2021-03-24 株式会社東芝 モールド、製造装置および半導体装置の製造方法
FR3063832B1 (fr) * 2017-03-08 2019-03-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'auto-assemblage de composants microelectroniques

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6743368B2 (en) * 2002-01-31 2004-06-01 Hewlett-Packard Development Company, L.P. Nano-size imprinting stamp using spacer technique
CN101124089B (zh) * 2004-01-12 2011-02-09 加利福尼亚大学董事会 纳米级电子光刻
JP2005309245A (ja) 2004-04-23 2005-11-04 Sony Corp パターン形成方法及びパターン形成装置
US8529784B2 (en) 2005-08-10 2013-09-10 President And Fellows Of Harvard College Electrically-conductive and semi-conductive films
CN101326636A (zh) 2005-12-09 2008-12-17 飞兆半导体公司 用于组装顶部与底部暴露的封装半导体的装置和方法
JP4992722B2 (ja) 2005-12-14 2012-08-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008047797A (ja) * 2006-08-21 2008-02-28 Ntt Advanced Technology Corp インプリント方法
US20080147794A1 (en) 2006-12-15 2008-06-19 Jared Andrew Limberg Method for contextual indicators in a synchronous collaborative environment
JP4322930B2 (ja) 2007-03-05 2009-09-02 日本電信電話株式会社 インプリント方法
JP4877017B2 (ja) * 2007-03-30 2012-02-15 Tdk株式会社 薄膜コンデンサ
JP4758406B2 (ja) 2007-10-02 2011-08-31 日本電信電話株式会社 インプリント方法
JP5428401B2 (ja) 2009-03-05 2014-02-26 大日本印刷株式会社 凸状パターン形成体の製造方法
JP5532939B2 (ja) * 2010-01-14 2014-06-25 大日本印刷株式会社 光インプリント用のモールドおよびこれを用いた光インプリント方法
KR101623546B1 (ko) * 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

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