KR20080084381A - 반도체 메모리 소자 및 그것의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 소노스 구조를 갖는 반도체 메모리 소자의 전하저장층 내에 전도체를 삽입하여 전하저장층 내의 전자가 쉽게 빠져나오는 것을 방지하여 소자의 프로그램 특성을 개선하고, 소자 분리 공정 시 전하저장층을 액티브 방향으로 식각하여 인접한 셀로 전자가 이동하는 것을 방지하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자 및 그것의 제조 방법을 개시한다.
소노스, 전하저장층, 리텐션
Description
도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 소자의 단면도이다.
도 2 내지 도 9는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 제1 전하 저장층 103 : 개구부
104 : 전도체층 105 : 제2 전하 저장층
106 : 제2 트렌치 107 : 소자 분리막
108 : 블러킹 절연막 109 : 금속 게이트층
110 : 하드 마스크막
본 발명은 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 특히 소노스 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법에 관한 것이다.
반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수를 나타내는 집적도에 의해 좌우된다. 일반적으로 반도체 메모리 장치는 회로적으로 연결된 수많은 메모리 셀들을 포함한다. 예를 들어, 일반적으로 DRAM의 경우 메모리 셀 하나는 한 개의 트랜지스터와 한 개의 캐패시터로 구성된다.
낮은 소비 전력을 지니며 고속으로 작동하는 고밀도 집적회로에 대한 연구가 진행됨에 따라 차세대 반도체 메모리 소자로 SOI(Silicon on insulator) 기판을 이용한 기술들이 개발되고 있다. 이는 상대적으로 간단한 공정으로 제작할 수 있으며, 단위 소자의 아이솔레이션 측면에서의 장점으로 NMOS와 CMOS의 분리 간격을 작게 할 수 있어 고밀도가 가능하기 때문이다. 따라서, 100nm이하의 메모리 소자 형성에 많이 이용되고 있다. SONOS 메모리 소자도 새롭게 등장한 메모리 소자의 하나이다.
SONOS 메모리 소자는 통상, 내부에 채널 영역이 형성되는 실리콘막, 터널링층(tunneling layer)을 형성하는 산화막, 전하 트랩핑층(charge trapping layer)으로 사용되는 질화막, 차폐층(blocking layer)으로 사용되는 산화막 및 컨트롤 게이트로 사용되는 폴리 실리콘막을 포함하는 구조를 갖는다. 이와 같은 막들은 SONOS 구조로서 함축적으로 언급된다.
SONOS 메모리 소자는 전하가 저장층 내에 공간적으로 격리된 깊은 준위의 트랩(trap)에 저장되기 때문에, 플래시 메모리 소자에 비하여 얇은 두께의 산화막을 가질 수 있다. 이로 인하여 낮은 게이트 인가 전압에서도 동작이 가능하고, 소자의 고집적화 측면에서도 유리하다는 특징이 있다.
도 1은 종래 기술에 따른 소노스 구조의 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 전하 저장층(12), 블러킹 절연막(13), 금속 게이트막(14), 및 하드마스크막(15)을 순차적으로 적층하여 형성한다. 이 후, 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 하드마스크막(15), 금속 게이트막(14), 및 블러킹 절연막(13)을 순차적으로 식각하여 게이트 패턴을 형성한다.
상술한 바와 같이 소노스 구조의 반도체 메모리 소자는 소거 동작시 전하 저장층(12)에 트랩된 전자를 쉽게 빼내기 위하여 트랩 에너지 레벨이 낮은 질화막을 사용하면 전자가 쉽게 빠져나올수 있기 때문에 전자의 리텐션(retention) 특성이 취약해 진다. 또한 게이트 형성 시 전하 저장층을 식각하지 않으면 프로그램 후 전하 저장층에 트랩된 전자들이 쉽게 옆 셀의 전하 저장층으로 이동할 수 있게 되어 프로그램 특성의 열화를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 소노스 구조를 갖는 반도체 메모리 소자의 전하 저장층 내에 전도체를 삽입하여 전하 저장층 내의 전자가 쉽게 빠져나오는 것을 방지하여 소자의 프로그램 특성을 개선하고, 소자 분리 공정 시 전하 저 장층을 액티브 방향으로 식각하여 인접한 셀로 전자가 이동하는 것을 방지하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판의 소자 분리 영역에 형성된 소자 분리막과, 상기 소자 분리막 사이의 액티브 영역 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 저장층, 및 상기 전하 저장층을 포함한 전체 구조 상에 순차적으로 형성된 블러킹 절연막 및 금속 게이트층을 포함하며, 상기 전하 저장층은 내부에 전도체층을 포함한다.
상기 전도체층은 상기 전하 저장층 내에 형성되며, 상기 터널 절연막과 접하지 않으며, 상기 전도체층은 폴리 실리콘막이다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 전하저장층을 순차적으로 형성하는 단계와, 상기 반도체 기판의 액티브 영역 상에 형성된 상기 제1 전하저장층을 식각하여 개구부를 형성하는 단계와, 상기 개구부 내부에 전도체층을 형성하는 단계와, 상기 전도체층을 포함한 상기 제1 전하저장층 상에 제2 전하저장층을 형성하는 단계와, 상기 제2 전하저장층 상에 블러킹 절연막 및 게이트 전극층을 순차적으로 형성하는 단계를 포함한다.
상기 제1 전하 저장층 및 상기 제2 전하 저장층은 LP-질화막 또는 PE 질화막 으로 형성한다. 상기 제1 전하 저장층은 10 내지 300Å의 두께로 형성한다.
상기 개구부는 저면에 상기 터널 절연막이 노출되지 않도록 상기 제1 전하 저장층 내에 형성한다.
상기 전도체층을 형성하는 단계는 상기 개구부를 포함한 전체 구조 상에 상기 전도체층을 형성하는 단계, 및 상기 전하 저장층용 제1 절연막의 상부가 노출되도록 평탄화 공정을 실시하여 상기 전도체층을 상기 개구부 내에 잔류시키는 단계를 포함한다. 상기 전도체층은 폴리 실리콘으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 9는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 및 제1 전하 저장층(102)을 순차적으로 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 터널 절연막(101)은 레디컬 산화 방식을 이용하여 형성하는 것이 바람직하다. 터널 절연막(101)은 10 내지 100Å의 두께로 형성하는 것이 바람직하다. 제1 전하 저장층(102)은 질화막으로 형성하는 것이 바람직하다. 제1 전하 저장 층(102)은 LP-질화막 또는 PE 질화막으로 형성하는 것이 바람직하다. 제1 전하 저장층(102)은 10 내지 300Å의 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 제1 전하 저장층(102)을 식각하여 제1 개구부(103)를 형성한다. 제1 개구부(103)는 터널 절연막(101)이 노출되지 않도록 식각량을 조절하여 실시한다. 즉, 제1 개구부(103)는 제1 전하 저장층(102) 내에 형성하는 것이 바람직하다. 제1 개구부(103)는 반도체 기판(100)의 액티브 영역 상에 형성하는 것이 바람직하다.
도 4를 참조하면, 제1 개구부(103)를 포함한 전체 구조 상에 전도체층(104)을 형성한다. 이때 전도체층(104)은 제1 개구부(103)를 매립하여 형성된다. 전도체층(104)은 폴리 실리콘으로 형성하는 것이 바람직하다.
도 5를 참조하면, 제1 전하 저장층(102)의 상부 표면이 노출되도록 CMP 공정을 실시한다. 즉, 전도체층(104)이 제1 개구부(103) 내에 잔류하도록 한다.
도 6을 참조하면, 전도체층(104)을 포함한 전체 구조 상에 제2 전하 저장층(105)을 형성한다. 제2 전하 저장층(105)은 질화막으로 형성하는 것이 바람직하다. 제2 전하 저장층(105)은 LP-질화막 또는 PE 질화막으로 형성하는 것이 바람직하다. 즉, 전하 저장층은 제1 전하 저장층(102), 전도체층(104), 및 제2 전하 저장층(105)으로 구성된다. 전도체층(104)으로 인하여 전하 저장층에 트랩된 전자가 이를 빠져나오기 위해서는 질화막층의 트랩을 빠져나오기 위한 에너지보다 큰 에너지를 필요로 한다. 이로 인하여 소자의 리텐션 특성이 개선된다.
도 7을 참조하면, 식각 공정을 실시하여 소자 분리 영역 상에 형성된 제2 전 하 저장층(105), 제1 전하 저장층(102), 및 터널 절연막(101)을 식각하여 반도체 기판(100)의 표면을 노출 시킨 후, 노출된 반도체 기판(100)을 식각하여 제2 개구부(106)를 형성한다. 이후, 제2 개구부(106)를 포함한 전체 구조 상에 절연막을 형성한 후, CMP 공정을 실시하여 절연막이 제2 개구부(106) 내부에 잔류하도록 하여 소자 분리막(107)을 형성한다. 소자 분리막(107)은 HDP 산화막으로 형성하는 것이 바람직하다. 본 발명의 일실시 예에서는 전하 저장층(102, 104, 105)을 형성한 후 소자 분리막(107)을 형성하였으나, 반도체 기판(100) 내에 소자 분리 공정을 실시하여 소자 분리막을 형성한 후, 전하 저장층(102, 104, 105)을 형성할 수 있다.
도 8을 참조하면, 소자 분리막(107)을 포함한 전체 구조 상에 블러킹 절연층(108) 및 금속 게이트층(109)을 순차적으로 적층하여 형성한다. 블러킹 절연층(108)은 산화막으로 형성하는 것이 바람직하다. 블러킹 절연층(108)은 하프늄옥사이드 또는 알루미윰옥사이드 또는 지르토늄 옥사이드로 형성하는 것이 바람직하다블러킹 절연층(108)은 50 내지 300Å의 두께로 형성하는 것이 바람직하다. 금속 게이트층(109)은 TiN 또는 TaN 또는 TaCN을 사용하여 형성하는 것이 바람직하다. 금속 게이트층(109)은 10 내지 500Å의 두께로 형성하는 것이 바람직하다.
도 9는 반도체 소자의 비트라인 방향의 단면도이다. 도 9를 참조하면, 금속 게이트층(109)을 포함한 전체 구조 상에 하드 마스크막(110)을 형성한다. 이후 식각 공정을 실시하여 하드 마스크막(110), 금속 게이트층(109), 블러킹 절연층(108), 제2 전하 저장층(105), 전도층(104), 및 전하 저장층용 제1 절연막(103)을 워드라인 방향으로 식각하여 게이트 패턴을 형성한다. 이로 인하여 전하 저장 층(105, 104, 102)은 인접한 셀의 전하 저장층(105, 104, 102)과 격리되어 트랩된 전자들이 인접한 셀의 전하 저장층(105, 104, 102)으로 이동하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면 소노스 구조를 갖는 반도체 메모리 소자의 전하 저장층 내에 전도체를 삽입하여 전하 저장층 내의 전자가 쉽게 빠져나오는 것을 방지하여 소자의 프로그램 특성을 개선하고, 소자 분리 공정 시 전하 저장층을 액티브 방향으로 식각하여 인접한 셀로 전자가 이동하는 것을 방지하여 소자의 전기적 특성을 개선할 수 있다.
Claims (9)
- 반도체 기판의 소자 분리 영역에 형성된 소자 분리막;상기 소자 분리막 사이의 액티브 영역 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성된 전하 저장층; 및상기 전하 저장층을 포함한 전체 구조 상에 순차적으로 형성된 블러킹 절연막 및 금속 게이트층을 포함하며,상기 전하 저장층은 내부에 전도체층을 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 전도체층은 상기 전하 저장층 내에 형성되며, 상기 터널 절연막과 접하지 않는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 전도체층은 폴리 실리콘막인 반도체 메모리 소자.
- 반도체 기판 상에 터널 절연막, 제1 전하저장층을 순차적으로 형성하는 단계;상기 반도체 기판의 액티브 영역 상에 형성된 상기 제1 전하저장층을 식각하여 개구부를 형성하는 단계;상기 개구부 내부에 전도체층을 형성하는 단계;상기 전도체층을 포함한 상기 제1 전하저장층 상에 제2 전하저장층을 형성하는 단계;상기 제2 전하저장층 상에 블러킹 절연막 및 게이트 전극층을 순차적으로 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 제1 전하 저장층 및 상기 제2 전하 저장층은 LP-질화막 또는 PE 질화막으로 형성하는 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 제1 전하 저장층은 10 내지 300Å의 두께로 형성하는 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 개구부는 저면에 상기 터널 절연막이 노출되지 않도록 상기 제1 전하 저장층 내에 형성하는 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 전도체층을 형성하는 단계는상기 개구부를 포함한 전체 구조 상에 상기 전도체층을 형성하는 단계; 및상기 전하 저장층용 제1 절연막의 상부가 노출되도록 평탄화 공정을 실시하여 상기 전도체층을 상기 개구부 내에 잔류시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 전도체층은 폴리 실리콘으로 형성하는 반도체 메모리 소자의 제조 방법.
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