CN106057895B - 用于沟槽功率mosfet的自对准接头 - Google Patents

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Abstract

本发明的实施例提出了一种沟槽功率MOSFET器件的自对准接头。该器件具有一个氮化层，位于栅极沟槽中导电材料上方，以及每两个邻近的接触结构之间的那部分台面结构上方。还可选择，该器件具有一个氧化层，在栅极沟槽中的导电材料上方，以及每两个邻近的接触结构之间的那部分台面结构上方。要强调的是，本摘要是为了满足摘要的要求，允许研究人员或其他读者快速掌握技术方案的主旨内容。提交本专利应理解，它不会被用来解释或限制权利要求书的范围或含义。

Description

用于沟槽功率MOSFET的自对准接头
技术领域
本发明主要涉及半导体功率器件，更确切地说，是关于自对准沟槽MOSFET及其制备方法。
背景技术
功率金属氧化物半导体场效应晶体管（MOSFET）因其低栅极驱动功率、快速的开关速度以及出色的并联性能，是常用的功率器件。MOSFET器件的沟槽栅极包含一个延伸的沟槽，在半导体衬底中从源极延伸到漏极，具有侧壁和地板，内衬一层绝缘物（例如热生长的二氧化硅）。内衬的沟槽用掺杂多晶硅填充，用作栅极。沟槽栅极的结构允许不限制电流，从而提供较小的比导通电阻。此外，沟槽栅极使得MOSFET通道中的晶胞间距减小，沿沟槽侧壁延伸，从源极底部开始穿过晶体管本体，延伸到下方的漏极。因此，增大了通道密度，减小了通道对导通电阻的贡献。
高密度沟槽MOSFET器件还包含一个接触沟槽，在邻近的栅极沟槽之间的台面结构区中，提供到源极和本体区的接触。制备沟槽MOSFET器件的传统工艺，使用独立的掩膜工艺限定栅极和接触沟槽。然而，对于尺寸逐渐减小的高密度MOSFET器件来说，由于栅极沟槽和附近的接触沟槽之间需要很好地控制间距，因此制备垂直MOSFET结构时，发生掩膜覆盖问题。为了解决该掩膜覆盖问题，已经提出了基于自对准工艺的方案。然而，这些提出的方案使用形成在半导体衬底表面下方的垫片，以形成自对准的接触沟槽。因此，在接触沟槽之间的台面结构区中丢失了若干个原始的硅。此外，所提出的方案使用若干个处理工艺，实施起来比较复杂。
正是在这样的背景下，提出了本发明的实施例。
发明内容
本发明提供一种用于沟槽功率MOSFET的自对准接头，解决掩膜覆盖问题，避免了在硅衬底表面下方使用垫片时消耗台面结构中大量的原始半导体衬底材料的问题。
为实现上述目的，本发明提供一种器件，其特点是，包含：
一个半导体衬底；
若干个形成在半导体衬底中的栅极沟槽，每个栅极沟槽都沿栅极沟槽内的侧壁内衬绝缘材料，每个栅极沟槽都在栅极沟槽中具有导电材料；以及
若干个接触结构，每个接触结构都形成在相应的若干个沟槽中的其中一个沟槽附近，并用导电材料填充，
其中一个氮化层位于栅极沟槽中的导电材料上方，以及若干个接触沟槽的邻近接触结构之间的那部分台面结构上方。
沿每个栅极沟槽内侧壁的绝缘材料具有一个较厚的部分，沿栅极沟槽底部侧壁，以及一个较薄的绝缘材料沿栅极沟槽顶部的侧壁。
绝缘材料较厚部分的厚度约为较薄部分厚度的2至5倍。
每个栅极沟槽中导电材料在栅极沟槽底部具有导电材料的底部，在栅极沟槽顶部具有导电材料的顶部，导电材料的底部和顶部被中间电绝缘层隔开。
导电材料的底部和顶部是电性连接的。
一种器件，其特点是，包含：
一个半导体衬底；
若干个形成在半导体衬底中的栅极沟槽，每个栅极沟槽都沿栅极沟槽内的侧壁内衬绝缘材料，每个栅极沟槽都在栅极沟槽中具有导电材料；以及
若干个接触结构，每个接触结构都形成在相应的若干个沟槽中的其中一个沟槽附近，并用导电材料填充，
其中一个氧化层位于栅极沟槽中的导电材料上方，以及每两个邻近的接触结构之间的那部分台面结构上方，并且其中氧化层的加厚部分形成在台面结构的拐角处。
氧化层的厚度为0.050μm至0.300μm。
沿每个栅极沟槽内侧壁的绝缘材料，具有一个较厚部分，沿栅极沟槽底部内侧壁，以及一个较薄绝缘材料，沿栅极沟槽顶部内侧壁。
绝缘材料的较厚部分厚度约为较薄部分厚度的2至5倍。
每个栅极沟槽中的导电材料，都在栅极沟槽底部具有导电材料底部，在栅极沟槽顶部具有导电材料顶部，导电材料的底部和顶部被中间电镀绝缘层隔开。
导电材料的底部和顶部是电性连接的。
一种制备半导体器件的方法，其特点是，该方法包含：
在半导体衬底上方，制备一个硬掩膜层；
通过刻蚀硬掩膜部分和硬掩膜部分下方的半导体衬底，形成栅极沟槽；并且
通过保留半导体衬底上方至少一部分硬掩膜，形成若干个垫片支架为接触结构预留位置；
沿栅极沟槽内侧壁，形成绝缘衬里；
通过在栅极沟槽中填充导电材料，制备一个栅极电极；
在栅极电极上方，制备一个氧化层；
制备一个本体区和一个源极区；
沉积一个绝缘层，覆盖在接触结构的垫片支架以及邻近的垫片支架之间的半导体衬底上方，其中所述的绝缘层是可以抵抗刻蚀接触结构垫片支架工艺的材料。
硬掩膜层是氮化物或氧化物层。
沿栅极沟槽内侧壁，制备绝缘衬里，包含在栅极沟槽的底部，制备绝缘衬里的较厚部分，在栅极沟槽的顶部，制备绝缘衬里的较薄部分。
制备一个栅极电极，包含在栅极沟槽底部，制备栅极电极的底部，在栅极沟槽顶部，制备栅极电极的顶部。
当接触结构的垫片支架由氧化物制成时，绝缘层为氮化层。
硬掩膜为氧化物-氮化物-氧化物层。
在栅极电极上方制备氧化层包含在硬掩膜的氮化层下方，制备氧化层的较厚部分。
本发明用于沟槽功率MOSFET的自对准接头和现有技术相比，其优点在于，本发明提出了不必在硅衬底表面下方形成垫片，就能制备自对准接头的方法，这样避免了在表面下方使用垫片时，消耗台面结构中大量的原始半导体衬底材料。本发明的各个方面还通过使用部分硬掩膜用于沟槽限定，在半导体衬底中将来形成接头的位置处制备垫片支架，减少了用于制备接头的工艺步骤的数量。
附图说明
阅读以下详细说明，并参照附图之后，本发明的目的及优势将显而易见：
图1A-1Q表示依据本发明的一个实施例，沟槽功率MOSFET的制备方法的一系列剖面示意图；
图2A-2I表示依据本发明的一个实施例，沟槽功率MOSFET的制备方法的一系列剖面示意图；
图3A-3U表示依据本发明的一个实施例，沟槽功率MOSFET的制备方法的一系列剖面示意图；
图4A-4G表示依据本发明的一个实施例，沟槽功率MOSFET的制备方法的一系列剖面示意图。
具体实施方式
在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由所附的权利要求书限定。
本发明的实施例提出了一种用于沟槽功率MOSFET的自对准接头及其制备方法。
第一实施例
如图1A-1Q所示，表示依据本发明的一个实施例，该器件制备方法的一系列剖面示意图。该工艺使用半导体衬底102作为初始材料。衬底102可以分成若干个晶片。每个晶片包含一个有源晶胞区和一个在晶片外围的栅极吸引/接触区。通常来说，有源晶胞区包含若干个具有相同或类似结构的晶胞（例如MOSFET晶胞）。为了示例，该图表示出了有源区中的两个晶胞。以此来表示常用的制备工艺，并不意味着对本发明任何实施例的局限。
适宜材料（例如氧化物或氮化物）的硬掩膜层104可以形成在半导体衬底102上方。硬掩膜104的厚度约为0.15微米至1.00微米左右。光致抗蚀剂（图中没有表示出）形成在硬掩膜104上，并形成图案以限定栅极沟槽的图案。刻蚀掉通过光致抗蚀剂中的开口暴露于蚀刻剂的那部分硬掩膜104，刻蚀在硅表面停止，保留将用于掩膜沟槽刻蚀的开口。此后，通过刻蚀掉沟槽开口下方的衬底，如图1A所示，在有源晶胞区上制备栅极沟槽106。
在所有的硅表面上生长薄牺牲氧化物（图中没有表示出），以氧化在刻蚀中受损的硅部分。利用带有氢氟酸（HF）的湿刻蚀，除去牺牲氧化物，回刻硅上方的硬掩膜104的宽度，保留一部分将来接触所需的尺寸和形状，如图1B所示。在图1C中，通过氧化硅，进行氧化，以生长栅极氧化物108。在一些实施例中，栅极氧化物108的厚度约为150-1000 Å，最好是150-600 Å。
然后，将导电材料110（例如多晶硅）沉积在沟槽中和半导体衬底上方，通过化学机械抛光（CMP），除去硬掩膜104上方的多晶硅。将导电材料110刻蚀到沟槽106之间的台面结构下方所需凹槽。进行多晶硅再次氧化，在导电材料110上方制备所需厚度的氧化物111，如图1D所示。
如图1E所示，通过将掺杂物注入到半导体衬底102顶部，利用或不用本体掩膜，进行本体注入，形成若干个本体区112a。在图1F中，利用热，激活有源掺杂原子，驱使掺杂物扩散，在衬底102中形成本体区112（例如根据注入的掺杂物类型，为p-型或n-型本体区）。在图1G中，利用源极掩膜，制备若干个源极区114，进行源极掺杂注入。对于目前标准的沟槽MOSFET工艺相应的阶段来说，本体注入和源极注入的工艺是一致的。
图1H表示在图1G所示的结构（包含硬掩膜结构104）顶部，通过低压化学气相沉积（LPCVD），沉积一层氮化物116。氮化物116的厚度等于或大于裸露的台面结构的宽度。在一个示例中，氮化物116的厚度约为0.08μm至0.50μm左右。
在图1I中，薄光致抗蚀剂层118可以覆盖在图1H所示的结构上方，不裸露出来并且/或者用作掩膜。光致抗蚀剂层118在此处用作空间支架。进行光致抗蚀剂层118的全面刻蚀，保留裸露的氮化物116的升高部分，并且保留升高部分氮化物116之间的凹槽中的光致抗蚀剂118，如图1J所示。氮化物116的顶部进行氮化物刻蚀，如图1K所示，最好是刻蚀暴露于氧化物硬掩膜104的氮化物，保留后面的光致抗蚀剂。在图1L中，通过湿化学溶剂或干等离子，除去光致抗蚀剂层118。
还可选择图1I-1L的工艺，使用氧化层118a（例如高密度等离子（HDP）氧化物），代替光致抗蚀剂层。通过HDP沉积，在图1H所示的结构上方沉积氧化物。进行氧化物-选择性CMP，向下除去HDP氧化物，一直到氮化物116升高部分的表面。通过氮化物回刻，刻蚀氮化物116暴露于氧化物硬掩膜104的那部分，保留后面的HDP氧化物。图1L-1表示当用HDP氧化物代替光致抗蚀剂层时，在对应图1L所示阶段的结构。
然后，在图1L（如图1M所示）或图1L-1所示的结构上方，沉积低温氧化物（LTO）层120和含有硼酸的硅玻璃（BPSG）层122。
利用接触掩膜（图中没有表示出），保护器件的其他部分（例如栅极吸引区），仅暴露出一部分有源晶胞区。要注意的是，栅极吸引区可能需要另一个接触掩膜。在图1N中，通过接触掩膜中的开口，进行氧化物刻蚀。利用对氮化物和硅高选择性的各向异性的（例如等离子）氧化物刻蚀，在台面结构表面停止氧化物刻蚀。该刻蚀除去剩余的氧化物硬掩膜104（如果使用HDP氧化物代替光致抗蚀剂118的话，则是HDP氧化物），保留后面的氮化物116。换言之，硬掩膜104可以由氮化物制成，层116可以由氧化物制成。
如图1O所示，可以选择进行第二次源极注入。源极注入利用带角度的注入和驱动工艺进行。然后，如图1P所示，通过剩余氮化物116中的开口，进行接触刻蚀工艺，刻蚀衬底102的顶部，形成接触开口124。在图1Q中，势垒金属层126内衬在接触开口的侧壁和底部，随后在接触开口124中沉积导电材料（例如钨），形成导电插头124。接下来，在该结构上方沉积金属层130（例如铝）。然后通过标准工艺完成沟槽MOSFET器件的制备。
依据本发明的该实施例，图1Q所示器件在栅极多晶硅110上方和接头128之间的台面结构部分上方，具有氮化物116。氮化物116用作良好的势垒，屏蔽湿气、活动离子等的扩散。
第二实施例
如图2A-2I所示，表示依据本发明的一个实施例，在沟槽中带有非均匀厚度氧化物的器件制备方法的一系列剖面示意图。与第一实施例类似，该工艺从半导体衬底202开始作为初始材料。适宜材料（例如氧化物或氮化物）的硬掩膜层204形成在半导体衬底202上。光致抗蚀剂（图中未显示）形成在硬掩膜204上，并形成图案，以限定栅极沟槽的图案。暴露于蚀刻剂的那部分硬掩膜204，通过光致抗蚀剂中的开口刻蚀掉，在硅表面停止刻蚀，保留一个开口，将用于掩膜沟槽刻蚀。此后，通过刻蚀掉沟槽开口下方的衬底，如图2A所示，在有源晶胞区上形成栅极沟槽206。
在图2B中，当所有的硅表面都生长了薄牺牲氧化物（图中没有表示出）之后，除去薄牺牲氧化物，以便氧化刻蚀过程中受损的硅部分。与第一实施例不同，在该步骤中，硬掩膜204的宽度不回刻至硅中接头的宽度。在图2C中，例如通过CVD，在栅极沟槽206的侧壁上，生长衬里氧化物208a。衬里氧化物208a的厚度约为第一实施例中栅极氧化物108厚度的2至5倍。作为示例，但不作为局限，衬里氧化物208a的厚度在0.06μm至0.30μm左右的范围内。
然后，在沟槽中和半导体衬底上方，沉积导电材料210a（例如多晶硅），通过化学机械抛光（CMP）除去多晶硅至硬掩膜204上方。如图2D所示，刻蚀导电材料210a到沟槽206中的所需深度。
在图2E中，用氢氟酸（HF）进行湿刻蚀，除去衬里氧化物208a和硬掩膜204至接头的所需宽度。如图2F所示，在导电材料210a上并且沿导电材料210a上方的沟槽侧壁生长栅极氧化物208b。在一些实施例中，栅极氧化物208b的厚度在0.015μm至0.060μm左右的范围内。
然后，在沟槽顶部中，沉积导电材料210b（例如多晶硅），并且刻蚀到沟槽206之间的台面结构下方的所需凹槽。如图2G所示，通过多晶硅再次氧化，在导电材料210b上方形成所需厚度的氧化物211。
如图2G和图2H所示，进行本体注入到区域212a中，形成若干个本体区212a，然后通过本体驱动，在衬底202中形成本体区212（例如根据注入的掺杂物类型，为p-型或n-型本体区）。在图2I中，利用源极掩膜，制备若干个源极区214，以进行源极掺杂注入。此后，将硬掩膜204作为垫片支架为接触结构预留位置，通过与图1H-1Q一致的工艺，制备接头。
根据本发明所述的该实施例，与第一实施例一样，器件在栅极多晶硅210b上方和接头之间的一部分台面结构上方，还具有氮化物，以形成自对准接触器件。依据该实施例，器件在每个栅极沟槽中具有两个导电材料210a和210b，并且在沟槽中具有厚度不均匀的氧化物。要注意的是，虽然在导电材料210a和210b之间具有绝缘材料，但是导电材料210a和210b可以电连接在一起，或分别连接到源极和栅极电极，用于不同于第一实施例中结构的器件性能。
第三实施例
如图3A-3U所示，表示依据本发明的一个实施例，器件制备方法的一系列剖面示意图。该工艺使用半导体衬底302作为初始材料。通过沉积或热氧化，在衬底302上形成一个薄氧化层304a，并在薄氧化层304a上方形成一个氮化层304b，在衬底302上方，可以制备硬掩膜层304。在一些实施例中，氧化硅层的厚度范围为100Å至500Å左右，最好是200Å。在一些实施例中，氮化层的厚度范围为1500Å至4000Å左右。在氮化层304b上方，沉积另一个氧化层304c，以形成带有氧化物/氮化物/氧化物堆栈的硬掩膜。在一些实施例中，氧化层304c的厚度范围为1000Å至7000Å。在硬掩膜304上形成光致抗蚀剂（图中没有表示出），并形成图案，以限定栅极沟槽的图案。刻蚀掉通过光致抗蚀剂中的开口暴露于蚀刻剂的那部分硬掩膜304，刻蚀在硅表面停止，保留将用于掩膜沟槽刻蚀的开口。此后，通过刻蚀掉沟槽开口下方的衬底，如图3A所示，在有源晶胞区上制备栅极沟槽306。
在所有的硅表面上生长薄牺牲氧化物（图中没有表示出），以氧化在刻蚀中受损的硅部分。利用带有氢氟酸（HF）的湿刻蚀，除去牺牲氧化物，回刻氮化层304b上方的氧化层304c的宽度，保留一部分将来接触所需的尺寸和形状，如图3B所示。在图3C中，通过氧化硅，进行氧化，以生长栅极氧化物308。在一些实施例中，栅极氧化物308的厚度约为150-1000Å，最好是150-600 Å。
然后，将导电材料310（例如多晶硅）沉积在沟槽中和半导体衬底上方，通过化学机械抛光（CMP），除去硬掩膜304c上方的多晶硅。将导电材料310刻蚀到沟槽306之间的台面结构下方所需凹槽，如图3D所示。
在导电材料310上进行氧化，以形成一个氧化的厚层311。要注意的是，厚氧化层311的厚度大于第一和第二实施例中的氧化层111或211。在一些实施例中，厚层311的厚度约为栅极氧化物308厚度的3至6倍。作为示例，但不作为局限，厚氧化层311的厚度范围为0.05μm至0.30μm左右。要注意的是，当导电材料310在台面结构下方凹陷到一定量时，台面结构将从边缘开始氧化，而且在台面结构拐角周围的氮化物304b下方，使氮化物304b向上弯曲，如图3E所示。该结构有时也称为“鸟喙”。
在图3F中，利用刻蚀（干刻蚀或湿刻蚀），除去裸露的氮化物304b。如图3G所示，通过将掺杂物注入到半导体衬底302顶部，利用本体掩膜，进行本体注入，形成若干个本体区312a。在图3H中，利用热，激活有源掺杂原子，驱使掺杂物扩散，在衬底302中形成本体区312（例如根据注入的掺杂物类型，为p-型或n-型本体区）。要注意的是，用氧进行本体驱动，可以在裸露的台面结构上生长更多的氧化。该氧化也可以在源极驱动进行。在图3I中，利用源极掩膜，制备若干个源极区314，进行源极掺杂注入。
图3J表示在图3I所示的结构顶部，通过低压化学气相沉积（LPCVD），沉积一层氮化物316。氮化物316的厚度等于或大于裸露的台面结构的宽度。在一个示例中，氮化物316的厚度约为0.080μm至0.500μm左右。
在图3K中，薄光致抗蚀剂层318可以覆盖在图3J所示的结构上方，不裸露出来并且/或者用作掩膜。取而代之，光致抗蚀剂层318在此处用作空间支架。进行光致抗蚀剂层318的全面刻蚀，保留裸露的氮化物316的升高部分，并且保留升高部分氮化物316之间的凹槽中的光致抗蚀剂318，如图3L所示。氮化物316的顶部进行氮化物刻蚀，如图3M所示，最好是刻蚀暴露于氧化物硬掩膜304c的氮化物，保留后面的光致抗蚀剂。在图3N中，通过湿化学溶剂或干等离子，除去光致抗蚀剂层318。
如上所述，与第一实施例有关，光致抗蚀剂层318可以用氧化层318a（例如HDP氧化物）代替。可以通过HDP沉积，将氧化物沉积在图3J所示的结构上方。进行氧化物-选择CMP，除去HDP氧化物，在氮化物316升高部分的表面停止。进行氮化物回刻，刻蚀暴露于氧化物硬掩膜304c的那部分氮化物316，保留后面的HDP氧化物。图3N-1表示当用HDP氧化物代替光致抗蚀剂层时，对应图3N阶段处的结构。
然后，在图3N（如图3O所示）或图3N-1的结构上方，沉积LTO层320和BPSG层322。利用接触掩膜（图中没有表示出），保护器件的其他部分（例如栅极吸引区），仅暴露有源晶胞区的一部分。要注意的是，栅极吸引区可能需要另一个接触掩膜。在图3P中，进行带有接触掩膜的氧化物刻蚀，在台面结构上方的氮化物304b上停止。该刻蚀除去剩余的氧化物硬掩膜304c（如果使用HDP氧化物代替光致抗蚀剂318的话，则是HDP氧化物），保留后面台面结构上方的氮化物316和304b。
如图3Q所示，当源极注入是带角度的或驱动时，可以选择进行第二次源极注入。接触刻蚀穿过剩余氮化物（包含台面结构上方的氮化物304b）中的开口刻蚀，如图3R所示，以形成接触开口324。在图3S中，沿接触沟槽324生长薄的热氧化物340，以便在下一步骤中的氮化物分离过程中，保护硅表面。在一些实施例中，薄氧化物340的厚度约为150Å。进行图3T所示的氮化物分离，然后通过缓冲的氧化物刻蚀（BOE）或HF酸的湿刻蚀，除去接触沟槽324中的薄氧化物340。
然后，在接触开口324的侧壁和底部，内衬势垒金属层326，之后在接触开口324中沉积导电材料（例如钨），形成导电插头。接下来，在该结构上方沉积金属层330（例如铝）。然后通过标准工艺完成沟槽MOSFET器件的制备。
依据本发明所述的实施例，图3U所示器件没有氮化物遗留。另外，该器件在台面结构上方和接头328之间，具有氧化物，在台面结构的拐角附近，具有较厚的氧化物。要注意的是，台面结构拐角处较厚的氧化物可能会降低击穿电压。
第四实施例
要注意的是，本发明的另一个实施例可提供一种器件，以及与带有ONO堆栈作为硬掩膜的第二实施例类似，在两个多晶硅栅极沟槽中具有非均匀厚度氧化物的器件制备方法。图4A-4G表示依据本发明的一个实施例，这种器件制备方法的一系列剖面示意图。该工艺从半导体衬底402作为初始材料开始。通过沉积或热氧化，在衬底402上形成薄氧化层404a，在衬底402上方，形成硬掩膜层404，然后在薄氧化层404a上方，沉积氮化层404b。在一些实施例中，氧化硅层的厚度范围为100Å至500Å，最好是200Å。在一些实施例中，氮化层的厚度范围为1500Å至4000Å。在氮化层404b上方，可以沉积另一个氧化层404c，以形成带有氧化物/氮化物/氧化物堆栈的硬掩膜。在一些实施例中，氧化层404c的厚度范围为1000Å至7000Å。光致抗蚀剂（图中没有表示出）形成在硬掩膜404上，并形成图案，以限定栅极沟槽的图案。刻蚀掉通过光致抗蚀剂中的开口暴露于蚀刻剂的那部分硬掩膜404，刻蚀在硅表面停止，保留将用于掩膜沟槽刻蚀的开口。此后，通过刻蚀掉沟槽开口下方的衬底，如图4A所示，在有源晶胞区上制备栅极沟槽406。
在图4B中，在所有的硅表面上生长薄牺牲氧化物（图中没有表示出），以氧化在刻蚀中受损的硅部分。在该步骤中，并不回刻硬掩膜404的宽度。在图4C中，例如通过CVD，在栅极沟槽406的侧壁上生长衬里氧化物408a。衬里氧化物408a的厚度约为第一实施例中栅极氧化物108厚度的2至5倍。作为示例，但不作为局限，衬里氧化物408a的厚度范围为0.060μm至0.300μm。
然后，将导电材料410a（例如多晶硅）沉积在沟槽中和半导体衬底上方，通过化学机械抛光（CMP），除去硬掩膜404上方的多晶硅。将导电材料410a刻蚀到沟槽406中的所需深度，如图4D所示。
在图4E中，利用氢氟酸（HF）湿刻蚀，除去衬里氧化物408至所需深度，并回刻氮化层404b上方的氧化层404c的宽度，以保留剩余所需的尺寸，用于如图4E所示的未来接头。如图4F所示，在导电材料410a上，以及沿导电材料410a上方的沟槽侧壁，生长栅极氧化物408b。栅极氧化物408b的厚度小于衬里氧化物408a的厚度。在一些实施例中，栅极氧化物408a的厚度范围为0.015μm至0.060μm。
然后，在沟槽顶部沉积导电材料410b（例如多晶硅），随后将导电材料刻蚀到沟槽406之间的台面结构下方所需凹槽。在导电材料410a上进行氧化，以形成厚氧化层411。要注意的是，厚氧化层411的厚度大于第一和第二实施例中的氧化层111或211的厚度。在一些实施例中，厚层411的厚度约为栅极氧化物408厚度的3至6倍。作为示例，但不作为局限，厚氧化层411的厚度范围为0.050μm至0.300μm。要注意的是，当导电材料410在台面结构下方凹陷到一定量时，台面结构将从边缘开始氧化，而且在台面结构拐角周围的氮化物404b下方，使氮化物404b向上弯曲，如图4G所示。此后，工艺将与图3F-3U所示制备接头的工艺一致。
本发明的各个方面提出了不必在硅衬底表面下方形成垫片，就能制备自对准接头的方法。这样避免了在表面下方使用垫片时，消耗台面结构中大量的原始半导体衬底材料。本发明的各个方面还通过使用部分硬掩膜用于沟槽限定，在半导体衬底中将来形成接头的位置处制备垫片支架，减少了用于制备接头的工艺步骤的数量。
虽然上述内容完整叙述了本发明的较佳实施例，但是可能使用不同的可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或若干个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包含意义及功能的限制。权利要求书中没有用“意思是”特别指出用于特定功能的任意项目，都不应认为是35 USC § 112, ¶ 6中具体所述的“意思”或“步骤”。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (7)

1.一种制备半导体器件的方法，其特征在于，该方法包含：
在半导体衬底上方，制备一个硬掩膜层；
通过刻蚀硬掩膜层部分和硬掩膜层部分下方的半导体衬底，形成栅极沟槽；
刻蚀剩下的硬掩膜层部分，在半导体衬底上方，形成若干个垫片支架为接触结构预留位置；
沿栅极沟槽内侧壁，形成绝缘衬里；
通过在栅极沟槽中填充导电材料，制备一个栅极电极；
在栅极电极上方，制备一个氧化层；
制备一个本体区和一个源极区；
在去除接触结构的垫片支架之前，沉积一个绝缘层，覆盖在接触结构的垫片支架以及邻近的垫片支架之间的半导体衬底上方，其中所述的绝缘层是可以抵抗刻蚀接触结构垫片支架工艺的材料。
2.如权利要求1所述的方法，其特征在于，硬掩膜层是氮化物或氧化物层。
3.如权利要求2所述的方法，其特征在于，沿栅极沟槽内侧壁，制备绝缘衬里，包含在栅极沟槽的底部，制备绝缘衬里的较厚部分，在栅极沟槽的顶部，制备绝缘衬里的较薄部分。
4.如权利要求2所述的方法，其特征在于，制备一个栅极电极，包含在栅极沟槽底部，制备栅极电极的底部，在栅极沟槽顶部，制备栅极电极的顶部。
5.如权利要求2所述的方法，其特征在于，当接触结构的垫片支架由氧化物制成时，绝缘层为氮化层。
6.如权利要求1所述的方法，其特征在于，硬掩膜为氧化物-氮化物-氧化物层。
7.如权利要求6所述的方法，其特征在于，在栅极电极上方制备氧化层包含在硬掩膜的氮化层下方，制备氧化层的较厚部分。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691863B2 (en) 2015-04-08 2017-06-27 Alpha And Omega Semiconductor Incorporated Self-aligned contact for trench power MOSFET
US10403712B2 (en) * 2016-06-02 2019-09-03 Infineon Technologies Americas Corp. Combined gate trench and contact etch process and related structure
US10103140B2 (en) 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
CN108666361B (zh) * 2017-03-31 2022-04-12 深圳尚阳通科技有限公司 一种通孔免对位的功率器件及其制造方法
US10714580B2 (en) * 2018-02-07 2020-07-14 Alpha And Omega Semiconductor (Cayman) Ltd. Source ballasting for p-channel trench MOSFET
CN110379850B (zh) * 2018-04-13 2023-01-31 璟茂科技股份有限公司 沟槽式功率晶体管制法
CN111370487B (zh) * 2018-12-26 2023-01-06 深圳尚阳通科技有限公司 沟槽栅mosfet器件及其制造方法
US11049956B2 (en) 2019-06-17 2021-06-29 Semiconductor Components Industries, Llc Method of forming a semiconductor device
CN111403292B (zh) * 2020-04-27 2023-08-18 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation
US11728423B2 (en) 2021-04-22 2023-08-15 Alpha And Omega Semiconductor International Lp Integrated planar-trench gate power MOSFET
CN113284954B (zh) * 2021-07-22 2021-09-24 成都蓉矽半导体有限公司 一种高沟道密度的碳化硅mosfet及其制备方法
TWI775695B (zh) * 2021-12-15 2022-08-21 新唐科技股份有限公司 溝槽式電晶體及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795792A (en) * 1994-01-20 1998-08-18 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a trench structure
CN103247681A (zh) * 2012-02-02 2013-08-14 万国半导体股份有限公司 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
CN103633068A (zh) * 2012-08-26 2014-03-12 万国半导体股份有限公司 在sgt mosfet中灵活调节crss以平滑波形避免直流-直流器件中电磁干扰

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
US4688069A (en) * 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US8093651B2 (en) * 2005-02-11 2012-01-10 Alpha & Omega Semiconductor Limited MOS device with integrated schottky diode in active region contact trench
US7449354B2 (en) * 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US8692322B2 (en) 2006-02-17 2014-04-08 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
US7867852B2 (en) 2008-08-08 2011-01-11 Alpha And Omega Semiconductor Incorporated Super-self-aligned trench-dmos structure and method
US8519476B2 (en) 2009-12-21 2013-08-27 Alpha And Omega Semiconductor Incorporated Method of forming a self-aligned charge balanced power DMOS
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US8785271B2 (en) * 2011-01-31 2014-07-22 GlobalFoundries, Inc. DRAM cell based on conductive nanochannel plate
US8946002B2 (en) * 2012-07-24 2015-02-03 Semiconductor Components Industries, Llc Method of forming a semiconductor device having a patterned gate dielectric and structure therefor
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US9691863B2 (en) 2015-04-08 2017-06-27 Alpha And Omega Semiconductor Incorporated Self-aligned contact for trench power MOSFET

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795792A (en) * 1994-01-20 1998-08-18 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a trench structure
CN103247681A (zh) * 2012-02-02 2013-08-14 万国半导体股份有限公司 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
CN103633068A (zh) * 2012-08-26 2014-03-12 万国半导体股份有限公司 在sgt mosfet中灵活调节crss以平滑波形避免直流-直流器件中电磁干扰

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Publication number Publication date
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