CN113745337B - 一种屏蔽栅沟槽mosfet制造方法 - Google Patents

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Abstract

本申请涉及一种屏蔽栅沟槽MOSFET制造方法，在外延层的沟槽侧壁生长屏蔽栅氧化层，然后填充屏蔽栅多晶硅，将屏蔽栅多晶硅回刻至第一目标深度；淀积目标厚度T的氮化硅层，以形成隔离屏蔽栅多晶硅和器件栅极的介质隔离层，氮化硅层回刻至外延层表面处；刻蚀屏蔽栅氧化层至第二目标深度，蚀刻氮化硅层至第一目标厚度K，使得氮化硅层上表面伸出屏蔽栅氧化层表面；生长栅氧化层，淀积栅极多晶硅，蚀刻栅极多晶硅至第三目标深度，以形成屏蔽栅沟槽MOSFET，本申请具有结构稳定、生产效率高、成本低等优点。

Description

一种屏蔽栅沟槽MOSFET制造方法
技术领域
本申请涉及屏蔽栅沟槽MOSFET制造领域，具体涉及一种屏蔽栅沟槽MOSFET制造方法。
背景技术
屏蔽栅沟槽MOSFET是目前最先进的功率MOSFET器件技术，具有比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点。在系统应用中拥有更低的导通损耗和更低的开关损耗，系统拥有更高的转换和传输效率。图1为屏蔽栅沟槽MOSFET元胞结构示意图；为了得到以上优点，如图1所示，屏蔽栅沟槽MOSFET引入屏蔽栅结构，屏蔽栅多晶硅110与器件栅极通过绝缘介质层隔离。屏蔽栅多晶硅110与器件栅极隔离工艺是屏蔽栅沟槽MOSFET制造关键工艺步骤。
现有常见屏蔽栅沟槽MOSFET的制造方法采用氧化层作为屏蔽栅多晶硅110与器件栅极隔离绝缘介质层，具体的说是采用高密度等离子体（HDP）氧化层作为屏蔽栅多晶硅110与器件栅极隔离绝缘介质层。同时保证产品特性一致性，引入了Stop-layer(停止层)氮化硅层，化学机械抛光（CMP）研磨晶圆表面HDP氧化层的片内均匀性，干法刻蚀或湿法刻蚀回刻HDP氧化层115和屏蔽栅氧化层108至目标深度时的目标深度的一致性。
该隔离技术存在如下缺点：
1）、使用高密度等离子体（HDP）氧化层作为屏蔽栅多晶硅110与器件栅极隔离绝缘介质层，需求HDP 填充较厚的厚度，一般大于10KÅ；由于高密度等离子体（HDP）工艺单片加工且加工时间长的特性，会导致该工艺步骤吞吐量较低，影响生产效率，增加生产成本；
2）、引入了Stop-layer(停止层)氮化硅层，沟槽106侧壁生长屏蔽栅氧化层108时，如果屏蔽栅氧化层108较厚（大于3KÅ），wafer表面存在“鸟嘴效应”，Stop-layer(停止层)氮化硅层有脱落风险，工艺稳定性待考验。
3）、沟槽蚀刻时采用ONO（Oxide/SiN /Oxide）膜层结构作为硬掩模层，加工工艺过程中产生缺陷多，良率受损。
4）、需使用加工成本较贵的化学机械抛光（CMP）工艺，制造成本大幅增加。
发明内容
本申请的目的在于克服现有技术的不足，提供一种屏蔽栅沟槽MOSFET制造方法，能解决现有屏蔽栅沟槽MOSFET隔离技术存在的诸多缺陷。
本申请的目的是通过以下技术方案来实现的：
一种屏蔽栅沟槽MOSFET制造方法，包括：
在外延层的沟槽侧壁生长屏蔽栅氧化层，然后填充屏蔽栅多晶硅，将所述屏蔽栅多晶硅回刻至第一目标深度；
淀积目标厚度T的氮化硅层，以形成隔离屏蔽栅多晶硅和器件栅极的介质隔离层，所述氮化硅层回刻至外延层表面处；
刻蚀所述屏蔽栅氧化层至第二目标深度，蚀刻所述氮化硅层至第一目标厚度K；
生长栅氧化层，淀积栅极多晶硅，蚀刻所述栅极多晶硅至第三目标深度，以形成所述屏蔽栅沟槽MOSFET。
区别于现有技术，本申请中利用目标厚度K的氮化硅层替代了传统工艺中的离子体（HDP）氧化层作为屏蔽栅多晶硅器件栅极隔离绝缘介质层，在满足相同的屏蔽要求指标下，氮化硅层所要求的厚度远远小于离子体（HDP）氧化层，使得氮化硅层的加工时间明显缩短，提高了该工艺步骤吞吐量，提高生产效率，降低了生产成本。
进一步的，还包括一个所述沟槽的加工方法，其步骤为：
在硅衬底上生长外延层，在外延层表面淀积沟槽刻蚀的硬掩模层，所述硬掩模层采用单层膜层结构；
加工出所述沟槽，然后通过湿法刻蚀刻掉硬掩模层。
本申请中，利用单层膜层结构作为硬掩模层，解决了现有技术中采用ONO（Oxide/SiN /Oxide）膜层结构作为硬掩模层，加工工艺过程中产生缺陷多，良率受损的问题，使用单层膜层结构作为硬掩模层的加工工艺更简单，能极大降低良率受损。
同时，由于采用的是单层膜层结构，当屏蔽栅氧化层较厚（大于3KÅ）时，即使wafer表面存在“鸟嘴效应”，氧化层也没有脱落风险，工艺稳定性得到增强。
进一步的，所述沟槽通过光刻或蚀刻工艺加工形成。
采用光刻或蚀刻工艺代替了传统加工成本较贵的化学机械抛光（CMP）工艺，进一步降低了制造成本。
进一步的，所述第一目标深度、第二目标深度、第三目标深度以外延层表面开始计算；
其中，第一目标深度为0.8~1.8um，第二目标深度为0.5um~1.5um，第三目标深度为0Å~3000Å。也就是第一目标深度、第二目标深度、第三目标深度依次减小，以满足工件指标需求。
进一步的，所述氮化硅层的目标厚度T为2000Å~5000Å。氮化硅层的目标厚度T是指覆盖在屏蔽栅氧化层表面的厚度。
进一步的，所述第一目标厚度K为2000Å~5000Å。
进一步的，所述第一目标深度、第二目标深度、第三目标深度以及第一目标厚度K均采用干法刻蚀或者湿法刻蚀得到。
优选的，第一目标深度-第一目标厚度K＜第二目标深度，或者说第一目标深度-第一目标厚度K略小于第二目标深度，也就是满足氮化硅层表面伸出屏蔽栅氧化层表面，从而嵌入到栅极多晶硅中。区别于传统技术中，HDP氧化层和屏蔽栅氧化层为同种材质，本申请中使用的是不同材质的氮化硅层和屏蔽栅氧化层，其形成的隔离效果更佳，能够更好的形成隔离屏蔽栅多晶硅和栅极多晶硅的绝缘介质层。
进一步的，所述目标厚度T的氮化硅层采用化学气相淀积形成。
进一步的，蚀刻所述氮化硅层至第一目标厚度K之前，在所述沟槽侧壁生长保护氧化层，蚀刻所述氮化硅层至第一目标厚度K后蚀刻掉保护氧化层。
进一步的，所述以形成所述屏蔽栅沟槽MOSFET包括：
正面离子注入P型掺杂物，以形成P型本体区；
正面离子注入N型掺杂物，以形成源极；
隔离介质层淀积、接触孔刻蚀、源极金属层淀积回刻、钝化层淀积、漏极金属层淀积；
或；
正面离子注入N型掺杂物，以形成N型本体区；
正面离子注入P型掺杂物，以形成源极；
隔离介质层淀积、接触孔刻蚀、源极金属层淀积回刻、钝化层淀积、漏极金属层淀积。
本申请提供的屏蔽栅沟槽MOSFET制造方法，不仅适用于N型器件，同时还适用于P型器件，具有广泛是使用意义。
本申请的有益效果是：本申请兼容常规屏蔽栅沟槽MOSFET制造方法，无需增加光罩；沟槽蚀刻的硬掩模层采用单层膜层结构，工艺流程简单且加工工艺过程中产生缺陷少。采用氮化硅(SiN )作为屏蔽栅和器件栅极介质隔离层；巧妙引入介质隔离层氮化硅(SiN )112，使用常用且价格便宜的化学气相淀积工艺完成。生长保护氧化层，防止回刻蚀介质隔离层氮化硅(SiN )112时损伤硅表面，保证了工艺对器件电性能安全可靠；回刻蚀介质隔离层氮化硅层112至保留一定厚度K，满足隔离屏蔽栅和器件栅极要求；生长栅氧化层114，淀积栅极多晶硅118，然后回刻栅极多晶后，屏蔽栅多晶硅110和栅极多晶硅118被介质隔离层氮化硅（SiN ）层112完美隔离开来；和传统的工艺相比较，本申请中，将传统工艺中的“HDP氧化层115”和屏蔽栅氧化层108形成的整体进行了分离制造，以形成氮化硅层112和屏蔽栅氧化层108，也就是利用不同材质的氮化硅层112去代替“HDP氧化层115”，在制备过程中，使得氮化硅层112“伸入”栅极多晶硅118中，从而形成了良好的屏蔽特性。
附图说明
图1为现有工艺制造的屏蔽栅沟槽MOSFET；
图2为本申请实施例中步骤1）的示意图；
图3为本申请实施例中步骤2）的示意图；
图4为本申请实施例中步骤3）的示意图；
图5为本申请实施例中步骤4）的示意图；
图6为本申请实施例中步骤5）的示意图；
图7为本申请实施例中步骤6）的示意图；
图8为本申请实施例中步骤7）的示意图；
图9为本申请实施例中步骤8）的示意图；
图10为本申请实施例中步骤9）的示意图；
附图标记说明：100、漏极金属层；104、外延层；106、沟槽；102、衬底；105、硬掩模层；110、屏蔽栅多晶硅；108、屏蔽栅氧化层；112、氮化硅层；118、栅极多晶硅；113、保护氧化层；114、栅氧化层；115、HDP氧化层；124、隔离介质层；126、接触孔；130、源极金属层；120、本体区；122、源极。
具体实施方式
下面结合具体实施例进一步详细描述本申请的技术方案，但本申请的保护范围不局限于以下所述。
在一些实施例中，一种屏蔽栅沟槽MOSFET制造方法，在外延层104的沟槽106侧壁生长屏蔽栅氧化层108，然后填充屏蔽栅多晶硅110，将屏蔽栅多晶硅110回刻至第一目标深度；
淀积目标厚度T的氮化硅层112，以形成隔离屏蔽栅多晶硅110和栅极多晶硅118的介质隔离层，氮化硅层112回刻至外延层表面处；
刻蚀屏蔽栅氧化层108至第二目标深度，蚀刻氮化硅层112至第一目标厚度K，使得氮化硅层112上表面伸出屏蔽栅氧化层108表面，也就是高出第二目标深度；其结构可参考图10所示，除图10所示的结构以外，氮化硅层112可以与第二目标深度齐平，或低于第二目标深度。
生长栅氧化层114，淀积栅极多晶硅118，蚀刻栅极多晶硅118至第三目标深度，以形成屏蔽栅沟槽MOSFET。
本实施例中的“以形成屏蔽栅沟槽MOSFET”是指在前述工艺的基础上，结合必要的工艺步骤形成最终的成品屏蔽栅沟槽MOSFET，这一部分可通过本领域的公知常识技术实现。
其更进一步的具体实施方式包括：
步骤1）：在硅衬底102上生长外延层104，在外延层104表面淀积沟槽刻蚀的硬掩模层105；通过光刻，蚀刻工艺步骤，在外延层104中形成沟槽106，得到的半成品如图2所示。参考图2可以看出，在步骤1）所形成的结构中，外延层104生长在硅衬底102上，外延层104中心开槽形成一个U形的沟槽106，沟槽106底部靠近硅衬底102但未穿透外延层104，沟槽106两侧的外延层104表面仍覆盖有一层硬掩模层105，可见的，区别于现有技术的图1，本申请中的硬掩模层105是一个单层结构，而图1中的硬掩模层包括了氧化层一，氮化硅，氧化层二。
步骤2）：通过湿法刻蚀刻掉硬掩模层105，硬掩模层105为单层膜结构，其本质是氧化硅，在沟槽106侧壁生长屏蔽栅氧化层108，然后填充屏蔽栅多晶硅110，干法刻蚀或者湿法刻蚀将屏蔽栅多晶硅110回刻至第一目标深度，得到的半成品如图3所示，由图3可以看出，在步骤2）得到的结构中，硬掩模层105已经被处理掉了，填充的屏蔽栅氧化层108覆盖在沟槽106侧壁以及外延层104的上表面，沟槽106在覆盖了屏蔽栅氧化层108后再填充屏蔽栅多晶硅110，使得屏蔽栅多晶硅110和外延层104之间被屏蔽栅氧化层108隔离，可见的，屏蔽栅多晶硅110的高度低于外延层104的表面一段距离，这个距离就是第一目标深度。
步骤3）：采用化学气相淀淀积目标厚度T的氮化硅层112，以形成隔离屏蔽栅多晶硅110和器件栅极的介质隔离层，得到的半成品如图4所示，区别于图3，步骤3）以后得到的结构是形成了一个T形氮化硅层112，氮化硅层112填充在沟槽106内，且与屏蔽栅多晶硅110位于同轴，氮化硅层112位于屏蔽栅多晶硅110上方，将沟槽106填满并溢出，形成目标厚度T的氮化硅层112，其中，目标厚度T是指氮化硅层112覆盖在外延层104上表面的厚度。
步骤4）：采用干法蚀刻或者湿法蚀刻氮化硅层112回刻至外延层104表面处，得到的半成品如图5所示，由图5可以看出，氮化硅层112蚀刻以后，消除了T形的上部，使得氮化硅层112顶部与外延层104表面齐平，由于屏蔽栅氧化层108覆盖在外延层104的上表面，所以，屏蔽栅氧化层108的表面高度高出氮化硅层112顶部，使得氮化硅层112顶部与屏蔽栅氧化层108之间形成一段凹槽。
步骤5）：采用干法蚀刻或者湿法刻蚀屏蔽栅氧化层108至第二目标深度，得到的半成品如图6所示，可见的，屏蔽栅氧化层108覆盖在外延层104表面的部分被完全蚀刻掉，沟槽106侧壁的屏蔽栅氧化层108也被蚀刻掉了一段，蚀刻后屏蔽栅氧化层108顶部高度高出屏蔽栅多晶硅110顶部而低于氮化硅层112顶部，也就是屏蔽栅氧化层108隔离了一段氮化硅层112和沟槽106侧壁，也就是屏蔽栅氧化层108由沟槽106开口处向下蚀刻出一段深度，这个深度即为第二目标深度。优选的，如图6所示，屏蔽栅氧化层108蚀刻后的表面形成弧线表面，而不是水平的表面，这使得后续工艺中淀积栅极多晶硅118所形成的稳定性更高，粘接强度更大。除这种弧线表面以外，蚀刻后的屏蔽栅氧化层108表面也可以是水平表面，或其他结构形式的表面，例如起伏不平的凹凸面等。
步骤6）：采用干氧或者湿氧在第二目标深度所对应的沟槽106侧壁生长保护氧化层113，以保护在后续工艺步骤氮化硅层112回刻蚀时硅不会损伤，得到的半成品如图7所示，保护氧化层113将 上述第二目标深度的沟槽106侧壁完全覆盖，同时还将外延层104上表面，也就是沟槽106开口侧表面覆盖，以形成良好的保护层。
步骤7）：采用干法蚀刻或者湿法蚀回刻蚀蚀刻氮化硅层112至保留第一目标厚度K，然后法蚀刻掉保护氧化层113，得到的半成品如图8所示，首先是蚀刻氮化硅层112至保留第一目标厚度K，蚀刻以后使得氮化硅层112顶部高度略高出屏蔽栅氧化层108表面高度，也就是氮化硅层112此时的深度是小于屏蔽栅氧化层108的第二目标深度，形成的这种高度落差不需要刻意形成，而是由于屏蔽栅氧化层108和氮化硅层112采用不同材质所形成的自然分离，使得两者的表面形成一个分离界限，这属于工艺的自然形成，氮化硅层112蚀刻完成以后，在将保护氧化层113完全蚀刻掉，露出所覆盖的沟槽106上部侧壁和外延层104上表面。
步骤8）：在第二目标深度所对应的沟槽106侧壁以及外延层104表面生长栅氧化层114，氮化硅层112上方淀积栅极多晶硅118，蚀刻栅极多晶硅118至第三目标深度，得到成品如图9所示，结合图9和图7可以看出，栅氧化层114所覆盖的目标区域与保护氧化层113所覆盖的区域完全相同，且厚度也基本一致，栅氧化层114覆盖完以后，氮化硅层112上方的沟槽106内填充栅极多晶硅118，最后在对其进行蚀刻，使得栅极多晶硅118的顶部高度位于第三目标深度，由图9可以看出，这个第三目标深度仅低于外延层104表面很小的一段距离。
步骤9）：注入掺杂物以形成对应的本体区120、源极122、漏极金属层100，并加工出源极金属层130、漏极金属层100，该工艺是结合了传统的工艺，主要是形成最终的成品，参考图10可以看出，形成的屏蔽栅沟槽MOSFET包括了本体区120、源极122、漏极金属层100、源极金属层130、漏极金属层100以及接触孔126、隔离介质层124，还包括未画出的钝化层等。
值得说明的是，以上步骤的顺序不代表本实施例或本申请方法的绝对顺序，其中部分步骤顺序是可以交换的。例如在步骤2）中“通过湿法刻蚀刻掉硬掩模层中的氧化层”，该步骤可以在其他步骤中进行也不影响整体的制备进程。
和传统的工艺相比较，本申请中，将传统工艺中的“HDP氧化层115”和屏蔽栅氧化层108形成的整体进行了分离制造，以形成氮化硅层112和屏蔽栅氧化层108，也就是利用不同材质的氮化硅层112去代替“HDP氧化层115”，在制备过程中，使得氮化硅层112“伸入”栅极多晶硅118中，从而形成了良好的稳定性，可解决传统工艺下氮化硅层容易脱落的问题。
本实施例所提供的一种屏蔽栅沟槽MOSFET制造方法主要特征为：步骤1）至步骤8），步骤1）硬掩模层105采用单层膜层结构即可，无需采用复杂的ONO(Oxide/SiN /Oxide)膜层结构；步骤3）巧妙引入用于隔离屏蔽栅多晶硅110和栅极多晶硅118（器件栅极）的介质隔离层氮化硅层112;步骤4）干法或者湿法回刻蚀介质隔离层氮化硅层112至外延层104表面；步骤5），干法或者湿法回刻蚀屏蔽栅氧化层108至一定深度，以形成器件沟道结构；步骤6），生长保护氧化层113，防止步骤7）回刻蚀介质隔离层氮化硅层112时损伤硅表面，保证了工艺对器件电性能安全可靠；步骤7）采用干法或者湿法蚀回刻蚀介质隔离层氮化硅层112至保留一定厚度K，满足隔离屏蔽栅和器件栅极要求；步骤8），生长栅氧化层114，淀积栅极多晶硅118，然后回刻栅极多晶硅118，后，屏蔽栅多晶硅110和器件栅极被介质隔离层氮化硅层112完美隔离开来，实现了屏蔽栅沟槽MOSFET关键的屏蔽栅和器件栅极的隔离工艺技术。
可选的，在一些实施例中，步骤9）的详细步骤为：
91）：正面离子注入P型掺杂物，以形成P型本体区120；
92）：正面离子注入N型掺杂物，以形成源极122；
93）：隔离介质层124淀积、接触孔126刻蚀、源极金属层130淀积回刻、钝化层淀积、漏极金属层100淀积，如图9所示。
在另一些实施例中，步骤9）的详细步骤为：
91）：正面离子注入N型掺杂物，以形成N型本体区120；
92）：正面离子注入P型掺杂物，以形成源极122；
93）：隔离介质层124淀积、接触孔126刻蚀、源极金属层130淀积回刻、钝化层淀积、漏极金属层100淀积。
以上两种实施方式分别用于制造N型屏蔽栅沟槽MOSFET和P型屏蔽栅沟槽MOSFET。
更为具体的，本申请或实施例中所提及的第一目标深度、第二目标深度、第三目标深度均以外延层104表面开始计算。其中，第一目标深度为0.8~1.8um，第二目标深度为0.5um~1.5um，第三目标深度为1000Å~3000Å。同时，氮化硅层112的目标厚度T为2000Å~5000Å。第一目标厚度K为2000Å~5000Å。这个厚度远远小于传统工艺中离子体（HDP）氧化层作为屏蔽栅多晶硅110与器件栅极隔离绝缘介质层的厚度，HDP 填充厚度一般大于10KÅ。为了更好体现这种关系，对单位Å进行换算，其中1Å=0.1纳米＝0.0001微米，换言之，第三目标深度为0.1um~0.3um，目标厚度T为0.2um~0.5um，第一目标厚度K为0.2um~0.5um。
参考图10所示，在最终形成的成品屏蔽栅沟槽MOSFET中，可见的，由于作为介 质隔离层的氮化硅层112和屏蔽栅氧化层108的材料不同（现有工艺中介 质隔离层和屏蔽栅氧化层108均为同材质的氧化层），使得氮化硅层112和屏蔽栅氧化层108的上表面呈现出一定的分离状态，就相当于氮化硅层112凸出或伸出屏蔽栅氧化层108所在表面一部分，当填充淀积栅极多晶硅118后，可见的，相当于氮化硅层112有一部分嵌入到栅极多晶硅118内，这种结构使得氮化硅层112和屏蔽栅氧化层108具有更好的隔离特性，使得屏蔽栅多晶硅110和器件栅极（栅极多晶硅118）被介质隔离层（氮化硅层112）完美隔离开来，实现了屏蔽栅沟槽MOSFET关键的屏蔽栅和器件栅极的隔离工艺技术。
除了图10所示展示的结构外，氮化硅层112的高度也可以是与屏蔽栅氧化层108齐平，也就是和第二目标深度齐平，或者，氮化硅层112的高度低于屏蔽栅氧化层108的高度，也就是氮化硅层112的深度比第二目标深度更深。
可选的，在一些实施例中，屏蔽栅氧化层108的厚度大于栅氧化层114的厚度。参考图9所示，可以看出，栅氧化层114像一层薄膜覆盖在对应的沟槽106侧壁，而屏蔽栅氧化层108的厚度远远大于栅氧化层114的厚度，相当于是一个隔离层，与氮化硅层112的目标厚度K极为接近，从图9也可以看出，屏蔽栅氧化层108+氮化硅层112相当于是形成了一个闭环结构将屏蔽栅多晶硅110包围在其中，从而将其与栅极多晶硅118完美隔离开来。
可选的，在一些实施例中，屏蔽栅氧化层108上表面呈弧形表面。参考图6所示，在进行屏蔽栅氧化层108回刻时，屏蔽栅氧化层108在蚀刻液的作用下自然而然的在蚀刻表面形成流水状的弧形，这种结构不是刻意为之，也就是不必追求屏蔽栅氧化层108蚀刻后表面保存水平，从而简化了工艺，可提高生产效率。
以上所述仅是本申请的优选实施方式，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (10)

1.一种屏蔽栅沟槽MOSFET制造方法，其特征在于，包括：
在外延层的沟槽侧壁生长屏蔽栅氧化层，然后填充屏蔽栅多晶硅，将所述屏蔽栅多晶硅回刻至第一目标深度；
淀积目标厚度T的氮化硅层，以形成隔离屏蔽栅多晶硅和器件栅极的介质隔离层，所述氮化硅层回刻至外延层表面处；
刻蚀所述屏蔽栅氧化层至第二目标深度，蚀刻所述氮化硅层至第一目标厚度K，使得所述氮化硅层与所述第二目标深度齐平；
生长栅氧化层，淀积栅极多晶硅，蚀刻所述栅极多晶硅至第三目标深度，以形成所述屏蔽栅沟槽MOSFET。
2.根据权利要求1所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，还包括一个所述沟槽的加工方法，其步骤为：
在硅衬底上生长外延层，在外延层表面淀积沟槽刻蚀的硬掩模层，所述硬掩模层采用单层膜层结构；
加工出所述沟槽，然后通过湿法刻蚀刻掉硬掩模层。
3.根据权利要求1所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述沟槽通过光刻或蚀刻工艺加工形成。
4.根据权利要求1所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述第一目标深度、第二目标深度、第三目标深度以外延层表面开始计算；
其中，第一目标深度为0.8~1.8um，第二目标深度为0.5um~1.5um，第三目标深度为0Å~3000Å。
5.根据权利要求4所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述氮化硅层的目标厚度T为2000Å~5000Å。
6.根据权利要求5所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述第一目标厚度K为2000Å~5000Å。
7.根据权利要求1-6任一项所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述第一目标深度、第二目标深度、第三目标深度以及第一目标厚度K均采用干法刻蚀或者湿法刻蚀得到。
8.根据权利要求7所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述目标厚度T的氮化硅层采用化学气相淀积形成。
9.根据权利要求1所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，蚀刻所述氮化硅层至第一目标厚度K之前，在所述沟槽侧壁生长保护氧化层，蚀刻所述氮化硅层至第一目标厚度K后蚀刻掉保护氧化层。
10.根据权利要求1所述的一种屏蔽栅沟槽MOSFET制造方法，其特征在于，所述以形成所述屏蔽栅沟槽MOSFET包括：
正面离子注入P型掺杂物，以形成P型本体区；
正面离子注入N型掺杂物，以形成源极；
隔离介质层淀积、接触孔刻蚀、源极金属层淀积回刻、钝化层淀积、漏极金属层淀积；
或；
正面离子注入N型掺杂物，以形成N型本体区；
正面离子注入P型掺杂物，以形成源极；
隔离介质层淀积、接触孔刻蚀、源极金属层淀积回刻、钝化层淀积、漏极金属层淀积。
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