CN209981225U - 一种具有复合沟槽结构的碳化硅肖特基器件 - Google Patents

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Abstract

本实用新型公开了一种具有复合沟槽结构的碳化硅肖特基器件；该器件具有复合结构的沟槽，沟槽的顶部有P型掺杂区，沟槽侧壁有绝缘层区，沟槽底部有P型掺杂区，沟槽底部P型掺杂区是由2个或多个掺杂的错位叠加刻蚀的沟槽底角构成，较传统沟槽型JBS肖特基器件，更容易实现深的、窄的、底角曲率半径大的沟槽，优化器件性能；另外，本实用新型的碳化硅肖特基器件的制程，与传统的沟槽型JBS肖特基器件的制程兼容，容易实现。

Description

一种具有复合沟槽结构的碳化硅肖特基器件
技术领域
本实用新型涉及到碳化硅肖特基器件，主要涉及一种具有复合沟槽结构的碳化硅肖特基器件。
背景技术
碳化硅材料作为第三代半导体材料，作为宽禁带材料，其具有高击穿电场强度、高导热率、高饱和速度的特性，使碳化硅器件具有高压、高速高效的“三高”特点，使其成为发展的新选择。碳化硅肖特基器件属于单极器件，其反向恢复时间极短，可广泛应用于高频整流电路中，碳化硅肖特基器件具有低的正向饱和压降的特点，功耗低，被广泛应用。传统硅基肖特基器件，由于其反向工作电压的局限性，一般只能做300V以下的产品，使其应用范围受限；而碳化硅肖特基器件反向工作电压可以高达3300V，补充了肖特基器件的工作电压范围，即碳化硅肖特基器件扩展了肖特基器件的应用领域，使肖特基器件可以工作在更高的工作电压范围内。碳化硅肖特基器件在600V-1700V的工作范围内，与传统的硅基快恢复二极管重叠，但碳化硅肖特基器件较硅基快恢复二极管比，具有更快的工作频率、更小的功耗及小型化等优点，碳化硅肖特基器件在性能上完胜硅基快恢复二极管，使碳化硅肖特基器件成为新宠。近二十年来，半导体行业的研究学者们及各国家的科技政策，都投入巨大的人力、物力，使其从理论成功的走进了市场。但碳化硅材料的特点使其加工难度较大，如碳化硅材料的P/N型杂质的扩散系数低、材料高温挥发特性，使其形成PN结的难度远高于传统硅基材料，掺杂需要高能注入掺杂技术、高温退火技术才能形成的浅掺杂PN结的结构。而这些技术难点通过从业技术人员的不断努力，从设计结构上改进、制造设备能力的不断提升，难点逐渐解决。碳化硅硅肖特基器件以美国CREE、日本的ROHM、德国的INFINEON等为代表厂家，成功的将碳化硅器件市场化，并不断更新的产品技术，成功的抢占了市场高地。碳化硅肖特基器件已经更新发展了几代产品，目前碳化硅肖特基器件以沟槽型JBS结构为最新的产品技术，市场上的新一代沟槽型JBS结构的碳化硅肖特基器件剖面示意图如图1所示，采用以多元胞重复单元结构和边缘隔离环结构，但新一代碳化硅肖特基器件的P型岛区，是在刻蚀槽区内进行P型注入掺杂，采用沟槽型的P型区设计，一定程度上克服了碳化硅材料掺杂杂质注入深度浅和掺杂杂质扩散推进结深浅的问题，由槽深与注入深度的和决定P型区的体内深度，深的P型区将电场的最强点引入体内，提升耐压能力，通常情况下是在沟槽的底部拐角位置电场最强，拐角处的曲率半径影响电场分布，曲率半径越大，电场分散，耐压越高；为了获得大的曲率半径，刻蚀槽时要采用物理刻蚀和化学刻蚀混合刻蚀，物理刻蚀也称各向异性刻蚀，可以纵向刻蚀，不影响刻蚀槽宽度，但沟槽底角的曲率半径小；化学刻蚀，也称各向同性刻蚀，可形成圆滑的槽底角，增加沟槽底角的曲率半径，但导致沟槽宽度增加；沟槽型JBS结构理论上追求的方向是窄的、深的、底角处曲率半径大的P型区，而这样P型区要求，采用现有的制造方法实现时存在相互制约关系，只能进行折中处理，目前这种折中选择成为进一步提升的产品性能的制约。另外，目前的沟槽结构的P型区，一般采用侧壁与底部同时掺杂，注入需要实现注入角度变化扫描，或载片台公转加自传来实现，对注入设备也提出更高的要求，同时由于存在侧壁遮挡问题，影响了深沟槽的实现，沟槽越深对注入要求较高，因此沟槽越深对设备、工艺要求越高，难度越大。本实用新型提出的碳化硅肖特基器件，采用复合的沟槽结构，可降低对注入设备的要求，同等制造能力条件下可实现底角处曲率半径增大的、沟槽宽度不增加的沟槽，可得到更高反向工作耐压的性能，本实用新型结构剖面结构如图2所示，同时本实用新型也提出了其制造方法，可实现本实用新型产品。
发明内容
本实用新型提出了一种具有复合沟槽结构的碳化硅肖特基器件，通过复合结构肖特基器件的芯片结构设计，可形成尺寸精准可控的沟槽台阶结构，有效增加沟槽底角部分的P型区曲率半径，降低电场强度，提高反向电压，同时复合的沟槽结构，形成类似栅板、场板效应，当反向工作时是场板效应的作用，进一步增加曲率半径，提高反向耐压，当正向工作时是栅板的电荷耦合效应作用，提高沟道的载流子浓度，可降低阻抗。另外本实用新型，提出的制造流程，与传统的碳化硅肖特基芯片制造设备、流程兼容，可以容易的实现本实用新型的一种具有复合沟槽结构的碳化硅肖特基器件结构。
本实用新型提出了一种具有复合沟槽结构的碳化硅肖特基器件及其制造方法。
1、一种具有复合沟槽结构的碳化硅肖特基器件，其特征在于结构包括：在重掺杂的碳化硅层N+上，通过外延生长，形成一层低掺杂浓度的碳化硅外延层N-,N-外延层上有刻有沟槽，所有沟槽内的顶角、沟槽底及底角区域有通过注入掺杂形成P型区，在沟槽顶角处形成顶角P型区6，具有保护肖特基势垒结边缘效应作用，在沟槽底角紧接侧壁处形成第一个底角P型区61、在沟槽底部形成第二个底角P型区62，第一个底角P型区61与第二个底角P型区62形成错位叠加结构，可通过多次侧壁绝缘层的错位保护层刻蚀，经过注入掺杂，形成多个底角错位叠加的复合底角P型区；所有沟槽侧壁有第一类薄绝缘层81，器件无厚绝缘层保护的中间区域为源区，源区内的沟槽侧壁只有第一类绝缘层薄81形成保护栅板，而源区外的沟槽侧壁在第一类薄绝缘层81外还有一层与第一类绝缘层为异质的绝缘层83和与第一类绝缘层为同质的绝缘层82保护，源区外的沟槽之间的外延层N-表面上有与第一类绝缘层为同质的厚的绝缘层8保护；源区内无绝缘层保护的沟槽之间外延层N-表面、源区内P型区与肖特基势垒金属通过高温合金形成合金层，因P型区表面有高浓度的杂质掺杂，形成欧姆接触层71，而外延层N-表面的掺杂浓度低，形成肖特基势垒层7；器件上表面淀积金属层，通过光刻、金属腐蚀形成正面金属图形，与源区相连的金属区形成器件的阳极金属电极9，边缘的金属区91与阳极金属电极9不相连，分别形成器件的金属场板；器件的底部金属层形成器件的阴极金属电极10。
2、如上所述一种具有复合沟槽结构的碳化硅肖特基器件，其特征在于：具有复合结构的沟槽，沟槽的顶部有P型掺杂区，沟槽侧壁有绝缘层区，沟槽底部有P型掺杂区，沟槽底部P型掺杂区是由2个或多个掺杂的错位叠加刻蚀的沟槽底角构成。
3、本实用新型的一种具有复合沟槽结构的碳化硅肖特基器件的制造方法，其特征在于：可形成具有复合结构沟槽的一种具有复合沟槽结构的碳化硅肖特基器件的制造流程，包括如下步骤：
A、在重掺杂的碳化硅材料N+上，通过外延技术生长一层低掺杂浓度的碳化硅外延层N-层，通过热氧化先生长一薄层的第一类绝缘层，再通过LPCVD淀积，形成一层厚的与第一类绝缘层为同质的绝缘层，此绝缘层作为加工过程的硬掩蔽层和最终器件的场板，经过第一次光刻、各向异性刻蚀第一类绝缘层、去胶工步，形成刻开窗口区，进行P型杂质采用零度角高能注入掺杂，在表层形成P型掺杂区；
B、通过第二次LPCVD淀积形成一层牺牲用与第一类绝缘层为同质的绝缘层，再采用各向异性刻蚀第一类绝缘层，将第二次淀积的第一类绝缘层刻净，窗口区露出碳化硅外延层N-,由于采用各向异性刻蚀，水平方向的第二次淀积的第一类绝缘层将的保留，在第一次刻开窗口区的第一类绝缘层侧壁形成SPACE 即“侧墙”，第一次刻开的窗口区将缩小，之后再进行碳化硅沟槽刻蚀，物理刻蚀和化学刻蚀混合刻蚀，形成碳化硅沟槽；第二次P型杂质采用零度角高能注入掺杂，形成P型掺杂区，即第一底角P型区；再通过热生长形成一层致密的薄的与第一类绝缘层为同质的绝缘层，再通过第三次LPCVD淀积形成一层薄与第一类绝缘层为同质的绝缘层，形成沟槽的侧壁保护的绝缘层；
C、再通过LPCVD淀积形成一层隔离用的与第一类绝缘层为异质的第二类绝缘层，形成第二类绝缘层侧壁保护层，即异质绝缘层，采用各向异性刻蚀第二类绝缘层，刻蚀掉垂直方向的第二类绝缘层，露出沟槽底部的第一类绝缘层，再采用各向异性刻蚀第一类绝缘层，露出沟槽底部碳化硅外延层上的注入掺杂过的P型区；再通过刻蚀碳化硅，在原来的沟槽底部形成一个与第一底角位置，错位的沟槽；第三次P型杂质采用零度角高能注入掺杂后，形成P型掺杂区，即第二底角P型区；此时如果重复LPCVD淀积第二类绝缘层、各向异性刻蚀第二类绝缘层、各向异性刻蚀碳化硅、P型杂质注入掺杂步骤，可形成多个掺杂的错位叠加的沟槽底部，第二类绝缘层的厚度和碳化硅刻蚀深度影响沟槽底各个角错位叠加的横向和纵向位移，因此通过淀积厚度和刻蚀深度的控制，可精确的控制各个角的错位叠加的位移，最终形成一个叠加底角；第四次LPCVD淀积一层与第一类绝缘层为同质的绝缘层，此绝缘层有调节器件的耐压能力的作用；
D、通过高温退火激活注入掺杂的P型杂质，形成最终的P型区，在沟槽底部形成一个具有复合底角的P型区；进行第二次光刻、湿法腐蚀第一类绝缘层，刻开源区，光刻胶保护的终端区及源区沟槽内第二类绝缘层及第二类绝缘层覆盖的第一类绝缘层得以保留，源区内的其他第一类绝缘层被腐蚀干净，露出源区内的碳化硅外延层N-和碳化硅层注入掺杂的P型区表面，去除光刻胶后；再通过选择腐蚀去除第二类绝缘层，采用溅射方式淀积势垒金属，经过势垒金属高温合金，形成合金层，再进行势垒金属腐蚀，去除多余的未形成合金的势垒金属及绝缘层上的金属，此时由于碳化硅外延层N-表面的掺杂浓度低，因此势垒金属与碳化硅外延层N-表面形成肖特基势垒接触的合金层，又因掺杂的P型区表面是高浓度掺杂，因此势垒金属与P型区接触的表面形成欧姆接触的合金层；
E、再采用溅射或蒸发的方式在正表面形成一层金属层，再经过第三次光刻、金属层腐蚀，形成正面金属图形，与源区相接的金属形成阳极电极和边缘与阳极电极不相连的金属，形成金属场板；
F、采用物理研磨方式将底部的碳化硅衬层N+减薄，再进行背面金属层溅射或蒸镀，形成背面金属电极，最终形成整个器件结构。
4、如上所述的一种具有复合沟槽结构的碳化硅肖特基器件的制造方法，其特征在于：采用不同材质的各向异性刻蚀形成沟槽的侧壁绝缘层；通过采用控制淀积第二类绝缘层的厚度和控制碳化硅刻蚀的深度的方法，可精确的控制各个底角错位叠加的位移，在沟槽底角可形成多个底角错位叠加的复合底角；通过多次的P型杂质采用零度角高能注入掺杂，在沟槽顶部及底部形成P型区，底部形成具有错位叠加底角的复合底角P型区，最终形成复合结构的沟槽；另外本实用新型的制造，沟槽刻蚀采用侧壁保护刻蚀，不增加沟槽宽度，可实现深的、窄的、底角曲率半径大的沟槽。
附图说明
图1为新一代的沟槽型JBS结构的碳化硅肖特基器件剖面示意图。
图2为采用两个底角错位叠加的本实用新型的一种具有复合沟槽结构的碳化硅肖特基器件的剖面示意图。
图3-图9为形成采用两个底角错位叠加的本实用新型的一种具有复合沟槽结构的碳化硅肖特基器件的中间过程剖面示意图。
具体实施方式
图1示出了市场上的新一代沟槽型JBS结构的碳化硅肖特基器件剖面示意图，图中示出的器件结构，在重掺杂的碳化硅层N+上有一层低掺杂浓度的碳化硅外延层N-,N-外延层上有刻有沟槽，所有沟槽内表层是通过注入掺杂形成碳化硅P型区，沟槽底部P型区11、侧壁P型区1同时形成；器件中间无绝缘层保护的区域为器件的源区，源区的表面与肖特基势垒金属通过高温合金形成合金层，沟槽内由注入掺杂，表面的杂质掺杂浓度高，形成欧姆接触层21，而外延层N-表面杂质浓度低，形成肖特基势垒层2；源区外的区域表面有绝缘层，外延层N-上表面有一层厚的绝缘层3，沟槽内有一层绝缘层31比绝缘层3薄；器件上表面淀积金属层，通过光刻、金属腐蚀，形成正面金属层，与源区接触的金属区形成器件的阳极金属电极4，边缘的金属区41，与阳极金属电极4不相连，分别形成器件的金属场板；器件的底部金属层形成器件的阴极金属电极5，最终形成沟槽型JBS碳化硅肖特基器件。结合图1所示结构，整个器件在阳极施加正电压时，由于肖特基势垒层2与N-层形成的肖特基势垒结的势垒高度远低于沟槽内P型区与N-形成的PN结的内建电势高度低，此时正向电流从阳极金属电极4经过肖特基势垒层2与N-层形成的肖特基势垒结，通过N-层、N+层，从阴极金属电极5流出；当器件在阳极施加负电压时，肖特基势垒层2与N-层形成的肖特基势垒结、P型区与N-形成的PN结，两个结都处于反偏，将在N-层形成扩展耗尽区，肖特基结纵向向下形成耗尽区、PN结形成横向耗尽区、纵向耗尽区，反向电压增加时，耗尽层宽度增加，PN结形成的横向耗尽区，减少了肖特基势垒结的工作面积，进而降低了肖特基势垒结的随反向电压增加时的肖特基势垒结的镜像效应导致的漏电流迅速增加的现象，有效的控制了器件的反向漏电流的增加；当反向电压增加到某值时，相邻的两个PN结间的形成的耗尽区横向相接，此时器件的漏电流主要由PN结漏电流决定，JBS结构的优点就在于此，比纯肖特基势垒结器件的反向漏电流低，降低功耗；当器件的反向工作电压继续增加，源区外的P型区与金属场板形成分压环开始工作；反向电压再继续增加，当电场强度达到极限场强时，在电场集中的地方将形成雪崩击穿，达到反向工作电压的击穿电压值，击穿电压值与沟槽的深度和沟槽底角处的曲率半径有关，沟槽越深、曲率半径越大，击穿电压值越高；由于碳化硅材料的掺杂杂质注入深度浅、扩散系数低，因此形成深的PN结很难，新一代的JBS采用沟槽结构的目的，就是通过刻槽后在注入掺杂，形成一个深的PN结，将电场集中点引入体内，形成体内击穿，进而提高反向击穿电压值；另外由上面描述器件的正向工作状态时，PN结区并没有参与正向工作，主要由肖特基势垒结工作，所以器件的正向工作电流能力主要有肖特基势垒区面积决定，由此可知此类器件设计时，尽量降低沟槽的面积占比，以增加肖特基势垒区面积，因此器件沟槽宽度尽量小将提升器件的正向电流能力；这种情况下，沟槽刻蚀将采用各向异性刻蚀，避免增加沟槽的宽度，但各向异性刻蚀的沟槽底角曲率半径很小，因此也要增加各向同性刻蚀，来增加沟槽底角的曲率半径，以期获得更高的反向工作电压，但各向同性刻蚀会增加沟槽的宽度，因此沟槽的宽度、沟槽的深度、沟槽底角的曲率半径设计是一种折中的选择，为获得最大的反向工作电压，获得宽度小、底角曲率半径大、深的沟槽结构，成为行业技术人员努力的方向。
图2示出了以采用两个底角错位叠加的本实用新型的一种具有复合沟槽结构为例的碳化硅肖特基器件的剖面示意图，图中示出本实用新型的器件剖面结构，在重掺杂的碳化硅层N+上有一层低掺杂浓度的碳化硅外延层N-,N-外延层上有刻有沟槽，所有沟槽内的顶角、沟槽底及底角区域有通过注入掺杂形成的P型区，在沟槽顶角处形成顶角P型区6，具有保护肖特基势垒结边缘效应作用，在沟槽底角与沟槽侧壁相接处形成第一个底角P型区61、在沟槽底部形成第二个底角P型区62，第一个底角P型区61与第二个底角P型区62形成错位叠加结构，可通过多次侧壁绝缘层的错位保护层刻蚀，经过注入掺杂，形成多个底角错位叠加的复合底角P型区；所有沟槽侧壁有第一类薄绝缘层81，器件无厚绝缘层保护的中间区域为源区，源区内的沟槽侧壁只有第一类绝缘层薄81形成保护栅板，而源区外的沟槽侧壁在第一类薄绝缘层81外还有一层与第一类绝缘层为异质的绝缘层83和与第一类绝缘层为同质的绝缘层82保护，源区外的沟槽之间的外延层N-表面上有与第一类绝缘层为同质的厚的绝缘层8保护；源区内无绝缘层保护的沟槽之间外延层N-表面、源区内P型区与肖特基势垒金属通过高温合金形成合金层，因P型区表面有高浓度的杂质掺杂，形成欧姆接触层71，而外延层N-表面的掺杂浓度低，形成肖特基势垒层7；器件上表面淀积金属层，通过光刻、金属腐蚀形成正面金属图形，与源区相连的金属区形成器件的阳极金属电极9，边缘的金属区91与阳极金属电极9不相连，分别形成器件的金属场板；器件的底部金属层形成器件的阴极金属电极10，最终构成本实用新型的一种具有复合沟槽结构的碳化硅肖特基器件。结合图2所示结构，当整个器件在阳极施加正电压时，肖特基势垒层7与N-层形成的肖特基势垒结的势垒高度，比P型区与N-形成的PN结的内建电势高度低，此时正向电流从阳极金属9经过肖特基势垒层7，通过N-层、N+层流向阴极金属层10，同时由于阳极施加正电压，由于MIS结构的电荷感应原理，在沟槽侧壁被栅板薄绝缘层81保护的N-层表层将形成载流子积累层，积累层的载流子与N-层的载流子为同类型的多子，因此降低了沟槽间N-外延层的阻抗，增加电流导通能力，可降低器件的正向饱和压降；当器件在阳极施加负电压时，肖特基势垒层7与N-层形成的肖特基势垒结、P型区与N-形成的PN结，都处于反偏状态，在N-层形成扩展耗尽区，沟槽底第一底角的P型区61和第二底角的P型区62是错位叠加构成的，因此它们与N-层形成的PN结的复合底角曲率半径，比它们两个单独形成PN结的底角曲率半径都大，有利于分散电场线，降低电场强度，复合底角的PN结在N-层实现横向、纵向的耗尽区扩展；另外在阳极施加负电压，由于MIS结构的电荷感应原理，在源区内沟槽侧壁被薄绝缘层81保护的N-层表层将形成感应耗尽层，甚至形成反型层，因此复合底角的PN结纵向向上沿着感应耗尽层扩展的更宽，此时薄绝缘层81具有类似场板的电场延展效应，实现进一步增加复合底角的PN结的曲率半径的作用，复合底角曲率半径的增加，降低了整个沟槽底角处的电场强度，可实现源区的更好的耐压特性；源区外的沟槽与源区内沟槽工作状态相似，薄绝缘层81、绝缘层82和异质绝缘层83共同作为绝缘层构成MIS结构，在反向工作时形成场板效应，增加源区外沟槽的复合底角处PN结处的电场延展，实现更好的耐压特性；当反向电压进一步增加时，沟槽底部复合底角的PN结形成的耗尽区纵向、横向扩展，直到纵向向上扩展的耗尽区，与沟槽顶角的P型区6形成的PN结纵向向下形成的耗尽区将相接，将形成沟槽侧壁的绝缘层保护，避免高电压发生绝缘层击穿；同时PN结形成的横向耗尽区，减少了肖特基势垒结的工作面积，也能降低肖特基势垒结的随反向电压增加时的肖特基势垒结的镜像效应导致的漏电流迅速增加的现象，有效的控制了器件的反向漏电流的增加；当反向电压增加到某值时，相邻的两个PN结间的形成的耗尽区横向相接，此时器件的漏电流主要由PN结漏电流决定，实现JBS结构的工作特点。由于本实用新型的复合沟槽结构，同等工艺条件下，可有效的增加底角的曲率半径，因此本实用新型的器件可获得更高的反向工作电压的优点。
图3至图9示出了形成以采用两个底角错位叠加的本实用新型的一种具有复合沟槽结构为例的碳化硅肖特基器件的中间过程的剖面示意图，按本实用新型提到的制造方法，可形成本实用新型的肖特基器件，结合图3至图9示意图结构，说明形成本实用新型的一种具有复合沟槽结构的碳化硅肖特基器件的具体制造方法，具体制造过程如下：
A、在重掺杂的碳化硅材料N+上，通过外延技术生长一层低掺杂浓度的碳化硅外延层N-层，通过热氧化先生长一薄层的氧化层，再通过LPCVD淀积，形成一层厚的氧化层，此氧化层作为加工过程的硬掩蔽层和最终器件的场板，经过第一次光刻、各向异性刻蚀氧化层、去胶工步，形成刻开窗口区，进行硼杂质采用零度角高能注入掺杂，在表层形成P型掺杂区，剖面结构示意图如图3所示；
B、通过第二次LPCVD淀积形成一层牺牲氧化层，再采用各向异性刻蚀氧化层，将第二次淀积的氧化层刻净，窗口区露出碳化硅外延层N-,由于采用各向异性刻蚀，水平方向的第二次淀积的氧化层将的保留，在第一次刻开窗口区的氧化层侧壁形成SPACE 即“侧墙”，第一次刻开的窗口区将缩小，之后再进行碳化硅沟槽刻蚀，物理刻蚀和化学刻蚀混合刻蚀，形成碳化硅沟槽；第二次硼杂质采用零度角高能注入掺杂，形成P型掺杂区，即第一底角P型区；再通过热氧化形成一层薄氧化硅层，此氧化层致密，缺陷少于LPCVD淀积的氧化层，再通过第三次LPCVD淀积形成一层薄氧化层，形成沟槽的侧壁保护氧化层，剖面结构示意图如图4所示；
C、再通过LPCVD淀积形成一层隔离氮化硅层，形成氮化硅侧壁保护层，即异质绝缘层，采用各向异性刻蚀氮化硅层，刻蚀掉垂直方向的氮化硅层，露出沟槽底部的氧化层，再采用各向异性刻蚀氧化层，露出沟槽底部碳化硅外延层上的注入掺杂过的P型区；再通过刻蚀碳化硅，在原来的沟槽底部形成一个与第一底角位置，错位的沟槽，剖面结构示意图如图5所示；第三次硼杂质采用零度角高能注入掺杂后，形成P型掺杂区，即第二底角P型区；此时如果重复LPCVD淀积氮化硅、各向异性刻蚀氮化硅、各向异性刻蚀碳化硅、硼杂质注入掺杂步骤，可形成多个掺杂的错位叠加的沟槽底部，氮化硅的厚度和刻蚀深度影响沟槽底各个角错位叠加的横向和纵向位移，因此通过淀积厚度和刻蚀深度的控制，可精确的控制各个角的错位叠加的位移，最终形成一个叠加底角；第四次LPCVD淀积一层氧化层，此氧化层调节器件的耐压能力的作用，此时剖面结构示意图如图6所示；
D、通过高温退火激活注入掺杂的硼杂质，形成最终的P型区，在沟槽底部形成一个具有复合底角的P型区；进行第二次光刻、湿法腐蚀氧化层，刻开源区，光刻胶保护的终端区及源区沟槽内氮化硅及氮化硅覆盖的氧化层得以保留，源区内的其他氧化层被腐蚀干净，露出源区内的碳化硅外延层N-和碳化硅层注入掺杂的P型区表面，去除光刻胶后，此时剖面结构示意图如图7所示的结构；再通过煮磷酸去除氮化硅，采用溅射方式淀积势垒金属，经过势垒金属高温合金，形成合金层，再进行势垒金属腐蚀，去除多余的未形成合金的势垒金属及绝缘层上的金属，此时由于碳化硅外延层N-表面的掺杂浓度低，因此势垒金属与碳化硅外延层N-表面形成肖特基势垒接触的合金层，又因掺杂的P型区表面是高浓度掺杂，因此势垒金属与P型区接触的表面形成欧姆接触的合金层，此时剖面结构示意图如图8所示；
E、再采用溅射或蒸发的方式在正表面形成一层金属层，再经过第三次光刻、金属层腐蚀，形成正面金属图形，与源区相接的金属形成阳极电极和边缘与阳极电极不相连的金属，形成金属场板，此时剖面结构示意图如图9所示；
F、采用物理研磨方式将底部的碳化硅衬层N+减薄，再进行背面金属层溅射或蒸镀，形成背面金属电极，最终形成整个器件结构。
如上所述的一种具有复合沟槽结构的碳化硅肖特基器件的制造方法，其特征在于：采用不同材质的各向异性刻蚀形成沟槽的侧壁绝缘层；通过采用控制淀积氮化硅层的厚度和控制刻蚀碳化硅的深度的方法，可精确的控制各个底角错位叠加的位移，在沟槽底角可形成一个叠加的底角；通过多次的硼杂质采用零度角高能注入掺杂，在沟槽顶部及底部形成P型区，底部形成具有错位叠加底角的复合底角P型区，形成复合结构的沟槽，最终形成本实用新型的具有复合沟槽结构的碳化硅肖特基器件。
本实用新型的肖特基器件具有较常规方法制造的沟槽型JBS器件的沟槽底角曲率半径更大的复合底角，并且本实用新型器件的沟槽侧壁有绝缘层，形成MIS结构，因此本实用新型的碳化硅肖特基器件，具有更好的反向耐压特性和更优的正向特性，增加产品的竞争优势。
通过上述实施例阐述了本实用新型，同时也可以采用其它实施例实现本实用新型。本实用新型不局限于上述具体实施例，因此本实用新型由所附权利要求范围限定。

Claims (2)

1.一种具有复合沟槽结构的碳化硅肖特基器件，其特征在于结构包括：在重掺杂的碳化硅层N+上有一层低掺杂浓度的碳化硅外延层N-,N-外延层上有刻有沟槽，所有沟槽内的顶角、沟槽底及底角区域有通过注入掺杂形成的P型区，在沟槽顶角处形成顶角P型区（6），具有保护肖特基势垒结边缘效应作用，在沟槽底角与沟槽侧壁相接处形成第一个底角P型区（61）、在沟槽底部形成第二个底角P型区（62），第一个底角P型区（61）与第二个底角P型区（62）形成错位叠加结构，可通过多次侧壁绝缘层的错位保护层刻蚀，经过注入掺杂，形成多个底角错位叠加的复合底角P型区；所有沟槽侧壁有第一类薄绝缘层（81），器件无厚绝缘层保护的中间区域为源区，源区内的沟槽侧壁只有第一类薄绝缘层（81）形成保护栅板，而源区外的沟槽侧壁在第一类薄绝缘层（81）外还有一层与第一类绝缘层为异质的绝缘层（83）和与第一类绝缘层为同质的绝缘层（82）保护，源区外的沟槽之间的外延层N-表面上有与第一类绝缘层为同质的厚的绝缘层（8）保护；源区内无绝缘层保护的沟槽之间外延层N-表面、源区内P型区与肖特基势垒金属通过高温合金形成合金层，因P型区表面有高浓度的杂质掺杂，形成欧姆接触层（71），而外延层N-表面的掺杂浓度低，形成肖特基势垒层（7）；器件上表面淀积金属层，通过光刻、金属腐蚀形成正面金属图形，与源区相连的金属区形成器件的阳极金属电极（9），边缘的金属区（91）与阳极金属电极（9）不相连，分别形成器件的金属场板；器件的底部金属层形成器件的阴极金属电极（10）。
2.如权利要求1所述一种具有复合沟槽结构的碳化硅肖特基器件，其特征在于：具有复合结构的沟槽，沟槽的顶部有P型掺杂区，沟槽侧壁有绝缘层区，沟槽底部有P型掺杂区，沟槽底部P型掺杂区是由2个或多个掺杂的错位叠加刻蚀的沟槽底角构成。
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Publication number Priority date Publication date Assignee Title
CN109509795A (zh) * 2018-12-20 2019-03-22 上海芯石半导体股份有限公司 一种具有复合沟槽结构的碳化硅肖特基器件及其制造方法
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