JP7272235B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、トレンチゲート構造を有する炭化珪素（以下、ＳｉＣという）にて構成されたＳｉＣ半導体装置およびその製造方法に関するものである。
従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造を有するＳｉＣ半導体装置がある。このようなトレンチゲート構造のＳｉＣ半導体装置では、ＳｉＣの破壊電界強度が高く、トレンチ底部に電界ストレスが加わることで絶縁破壊が生じる可能性がある。このため、特許文献１に示すように、トレンチゲートの両側に、ｐ型の電界緩和層を形成し、トレンチ底部に高電界が加わることが抑制されるようにすることで絶縁破壊を防止することが行われている。電界緩和層については、下方に位置する高濃度領域と上方に位置する低濃度領域の二層構造としており、これらをイオン注入などによって形成している。
特許第６４２８４８９号公報
本発明者らは、特許文献１のような二層構造のｐ型の電界緩和層を備える場合に、各層を共にイオン注入によって形成することを検討している。具体的には、ドリフト層の一部を形成したのちイオン注入を行って電界緩和層のうちの下方に位置する第１領域を形成し、その後、ドリフト層の残りの部分を形成してから再びイオン注入を行って電界緩和層のうちの上方に位置する第２領域を形成する。このように二工程のイオン注入によって電界緩和層を形成することができる。イオン注入工程は、加速エネルギーや注入量が異なる複数の注入条件が組み合わされた工程を指し、単一条件でのイオン注入のみを指すものではない。
しかしながら、ドリフト層の残りの部分を形成する際に、エピタキシャル成長での膜厚ばらつきが発生し得る。また、ＳｉＣにおいてエピタキシャル成長が良好に行われるようにするために、半導体基板としてオフ基板を用いているため、その上に形成されるドリフト層もオフ角を有したものとなる。そして、オフ角を有したドリフト層に対してイオン注入を行って第２領域を形成する場合、注入スイングによるチャネリングが発生し、注入深さにばらつきが生じる。このように、ドリフト層の残りの部分の膜厚ばらつきやチャネリングによる注入深さばらつきが生じると、第２領域が第１領域に到達せず、第１領域と第２領域とが電位的に接続されない構造になり得る。その場合、第１領域がフローティング状態になり、ソース電位に固定されなくなるため、電界緩和層による電界緩和効果が十分に得られなくなる。とともに、ｐ層内の抵抗が増大することで耐量の低下が発生し得る。
本発明は上記点に鑑みて、電界緩和層を構成する第１領域と第２領域とが電位的に確実に繋がった構造とされることで、電界緩和層によってトレンチ底部への電界ストレスを緩和しつつ、耐量が確保されたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明におけるＳｉＣ半導体装置では、ＳｉＣからなる第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）と、ドリフト層の上に形成された第２導電型のＳｉＣからなるベース領域（４）と、ベース領域の上層部に形成され、ドリフト層よりも高濃度の第１導電型のＳｉＣからなるソース領域（５）と、ベース領域の上層部において、ソース領域と異なる位置に形成され、ベース領域よりも高濃度の第２導電型のＳｉＣからなるコンタクト領域（６）と、ソース領域の表面からベース領域よりも深くまで形成され、一方向を長手方向として複数本が並列されたトレンチ（７）内に、ゲート絶縁膜（８）を介してゲート電極（９）が形成されることで構成されたトレンチゲート構造と、ソース領域およびコンタクト領域に電気的に接続されたソース電極（１０）と、基板の裏面側に形成されたドレイン電極（１２）と、ドリフト層内に配置され、トレンチよりも深い位置に形成された第２導電型の第１領域（３ａ）およびトレンチの長手方向と同方向を長手方向として複数本のトレンチの間のそれぞれにおいて該トレンチの側面から離れて配置されると共に第１領域とベース領域とを繋ぐ第２導電型の第２領域（３ｂ）と、を含む電界緩和層（３）と、を有している。このような構成において、第１領域と第２領域は共にイオン注入層によって構成されており、第１領域と第２領域とが重なった二重注入領域（３ｃ）が構成され、該二重注入領域において第２不純物濃度のピークを有している。
このように、トレンチよりも深い電界緩和層を備えた構造としており、かつ、電界緩和層をイオン注入層による第１領域と第２領域とによって構成している。そして、第１領域と第２領域とが重なった二重注入領域が構成されるようにし、二重注入領域において第２不純物濃度がピークを有するようにしている。これにより、第１領域が第２領域と繋がり、ソース電位に固定されるため、第１領域がフローティング状態にならないようにできる。したがって、電界緩和層による電界緩和効果および耐量を十分に得ることが可能となる。
請求項２に記載の発明におけるＳｉＣ半導体装置では、少なくとも第２領域のうちの第１領域側となる下方位置の部分は、第１領域よりも第２導電型不純物濃度が高くされている。
このように、少なくとも第２領域のうちの第１領域側となる下方位置の部分を、第１領域よりも第２導電型不純物濃度を高くしている。これにより、二重注入領域に空乏層が接することを抑制でき、リークを抑制することが可能となる。
請求項５に記載の発明におけるＳｉＣ半導体装置では、第１領域と第２領域は共にイオン注入層によって構成されており、第１領域のうち第２領域側となる上層部（３ｄ）が該上層部よりも下方に位置する下層部（３ｅ）よりも第２導電型不純物濃度が高くされている。
このように、第１領域のうちの上層部について第２導電型不純物濃度を高くしておけば、ドレイン電圧として高電圧が印加されたときに空乏層が二重注入領域に接することを抑制できる。これにより、請求項２と同様の効果を得ることができる。
請求項１１に記載のＳｉＣ半導体装置の製造方法では、第１領域を形成した後に、ドリフト層の残りの部分を形成し、さらに該ドリフト層の残りの部分に対して、第２導電型不純物をイオン注入することで、電界緩和層の残りを構成し、トレンチの長手方向と同方向を長手方向とすると共に第１領域に繋がる第２領域（３ｂ）を形成することと、を含み、第２領域を形成することでは、ドリフト層の残りの部分よりも深い位置まで第２導電型不純物のイオン注入を行うことで、第２領域と第１領域とが重なって構成されると共に第２導電型不純物濃度のピークを有する二重注入領域（３ｃ）を形成する。
このように、トレンチよりも深い電界緩和層を形成するようにし、かつ、電界緩和層を第１領域と第２領域とによって構成している。そして、イオン注入深さを調整して第１領域と第２領域とが重なった二重注入領域が構成されるようにしている。これにより、第１領域が第２領域と確実に繋がり、ソース電位に固定されるため、第１領域がフローティング状態にならないようにできる。したがって、電界緩和層による電界緩和効果および耐量を十分に得ることが可能となる。
請求項１２に記載のＳｉＣ半導体装置の製造方法では、第２領域を形成することでは、第２領域のうち少なくとも第１領域側の部分が第１領域よりも第２導電型不純物濃度が高くなるようにする。
このように、少なくとも第２領域のうちの第１領域側となる下方位置の部分について、第１領域よりも第２導電型不純物濃度が高くしている。これにより、二重注入領域（３ｃ）に空乏層が接することを抑制でき、リークを抑制することが可能となる。
請求項１３に記載のＳｉＣ半導体装置の製造方法では、第１領域を形成することでは、第１領域のうちの上層部（３ｄ）が下層部（３ｅ）よりも第２導電型不純物濃度が高くなるようにする。
このように、第１領域のうちの第２領域側となる上層部について、下層部よりも第２導電型不純物濃度が高くしている。これにより、二重注入領域（３ｃ）に空乏層が接することを抑制でき、リークを抑制することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 電界緩和層３の各部の位置とｐ型不純物の注入プロファイルとの関係を模式的に示した図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図３Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図３Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図３Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図３Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図３Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図３Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。 ｎ型ドリフト層の残りの部分の膜厚が狙い値に対してばらついた場合の電界緩和層のｐ型不純物濃度を測定した結果を示す図である。 比較例について、等電位分布と空乏層の様子を示した断面図である。 第１実施形態にかかるＳｉＣ半導体装置について、等電位分布と空乏層の様子を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 第２実施形態にかかるＳｉＣ半導体装置について、等電位分布と空乏層の様子を示した断面図である。 第３実施形態にかかるＳｉＣ半導体装置について、等電位分布と空乏層の様子を示した断面図である。 第４実施形態にかかるＳｉＣ半導体装置の斜視断面図である。 図９に示すＳｉＣ半導体装置の上面レイアウト図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。
図１に示すように、ｎ＋型半導体基板１を用いて縦型ＭＯＳＦＥＴが形成されている。ｎ＋型半導体基板１は、例えばリンもしくは窒素などのｎ型不純物が高濃度、例えば１×１０１９～１×１０２０ｃｍ－３の不純物濃度でドープされた厚さ３００μｍ程度のＳｉＣ単結晶で構成されている。このｎ＋型半導体基板１の上に、ｎ型不純物が例えば１×１０１５～５×１０１６ｃｍ－３というｎ＋型半導体基板１よりも低不純物濃度でドープされた厚さ５～１５μｍ程度のＳｉＣからなるｎ型ドリフト層２が形成されている。
ｎ型ドリフト層２内には、ボロンもしくはアルミニウムなどのｐ型不純物がドープされた電界緩和層３が形成されている。本実施形態では、電界緩和層３は、一方向を長手方向として延設され、複数本がストライプ状に並べられた構成とされている。電界緩和層３は、後述するトレンチゲート構造の両側に配置されており、電界緩和層３の底部がトレンチゲート構造の底部よりも深い位置まで形成されている。
より詳しくは、電界緩和層３は、ｎ＋型半導体基板１から所定距離離れた位置よりｎ型ドリフト層２の表面まで形成されている。そして、電界緩和層３は、下方側、つまりｎ＋型半導体基板１に位置する第１領域３ａと、第１領域３ａの上方に位置する第２領域３ｂとによって構成されている。
第１領域３ａと第２領域３ｂの幅、つまり基板平面と平行な平面方向のうちトレンチゲート構造の長手方向に対する垂直方向の寸法については、同じであっても、いずれか一方が他方よりも幅広とされていても構わない。本実施形態では、第１領域３ａを第２領域３ｂよりも幅広としており、第１領域３ａが第２領域３ｂの両側からはみ出すようにしてある。例えば、第１領域３ａの幅を１．３μｍ、第２領域３ｂの幅を０．７μｍとしており、第１領域３ａの第２領域３ｂからのはみ出し量が片側０．３μｍとしてある。このような構成とすることで、隣接する電界緩和層３同士の間でＪＦＥＴ領域が拡がるのを防ぐと共に、トレンチゲート構造と後述するドレイン電極１２との間の最短電流経路を確保でき、オン抵抗の上昇を抑えることができる。
第１領域３ａについては、ｎ型ドリフト層２の表面から０．５～２．０μｍ程度離れた位置に形成されており、例えばｐ型不純物濃度が１×１０１６～１×１０１９ｃｍ－３程度、深さが１．０～２．０μｍ程度とされている。一方、第２領域３ｂについては、ｎ型ドリフト層２の表面から深さ０．５～２．０μｍ程度の位置まで形成されており、第１領域３ａよりもｐ型不純物濃度が高く設定されている。第２領域３ｂは、例えばｐ型不純物濃度が１×１０１７～１×１０２０ｃｍ－３程度、深さが１．０～２．０μｍ程度とされている。
また、後述するように、第１領域３ａと第２領域３ｂは共にｐ型不純物をイオン注入することで形成したイオン注入層で構成されており、第１領域３ａと第２領域３ｂが部分的に重なることで、二重注入領域３ｃが構成されている。この二重注入領域３ｃが備えられることで、第１領域３ａと第２領域３ｂとが確実に繋がった構造とされる。第１領域３ａと第２領域３ｂとが電気的に接続されるようにするには、これらが当接していれば良いが、ｎ型ドリフト層２の膜厚ばらつきの影響で第１領域３ａと第２領域３ｂとが離れてしまう可能性がある。このため、ｎ型ドリフト層２の膜厚ばらつきがあったとしても二重注入領域３ｃがある程度の厚みを持って形成されるようにしてある。
図２は、電界緩和層３の各部の位置とｐ型不純物の注入プロファイルとの関係を模式的に示している。この図に示されるように、二重注入領域３ｃは第１領域３ａや第２領域３ｂと比較して、ｐ型不純物濃度が高くされている。また、二重注入領域３ｃは、深さ方向にｐ型不純物のピークを持つように形成されている。ここでは二重注入領域３ｃが０．１μｍ以上の厚みを有するようにしてある。そして、ｐ型不純物の濃度プロファイルとして０．０５～０．２μｍ程度、深さ方向にｐ型不純物のピークを持つようにしてあり、そのピークでのｐ型不純物濃度が１×１０１７～１×１０２０ｃｍ－３程度となるようにしている。
なお、第１領域３ａおよび第２領域３ｂは、二重注入領域３ｃ以外の部分においては、それぞれ全域において上記した不純物濃度で均一とされている。
また、ｎ型ドリフト層２および電界緩和層３の表面上に、ｐ型ベース領域４が形成されている。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネルを構成する層であり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。
ｐ型ベース領域４の表層部のうち電界緩和層３と対応する位置よりもトレンチゲート構造側には、トレンチゲート構造に接するようにｎ型不純物が高濃度にドープされたｎ＋型ソース領域５が形成されている。本実施形態の場合、例えばｎ＋型ソース領域５を不純物濃度が１×１０２０ｃｍ－３程度、厚さが０．３μｍ程度で形成している。また、ｐ型ベース領域４の表層部のうちｎ＋型ソース領域５と異なる位置、具体的には電界緩和層３と対応する位置には、ｐ型不純物が高濃度にドープされたｐ＋型コンタクト領域６が形成されている。本実施形態の場合、例えばｐ＋型コンタクト領域６を不純物濃度が１×１０２０ｃｍ－３程度、厚さが０．３μｍ程度で形成している。
さらに、図１の断面において、隣り合って配置された電界緩和層３の中央位置に、ｐ型ベース領域４およびｎ＋型ソース領域５を貫通してｎ型ドリフト層２に達し、かつ、電界緩和層３の底部よりも浅くされたトレンチ７が形成されている。トレンチ７は、ｐ型ベース領域４の底部よりも深く、かつ、電界緩和層３よりも浅くまで形成されていれば任意の深さで良いが、例えばｐ型ベース領域４の底部から０．３μｍ程度突き出し、二重注入領域３ｃよりも浅い深さとされている。
このトレンチ７の側面と接するようにｐ型ベース領域４およびｎ＋型ソース領域５が配置されている。トレンチ７の内壁面は酸化膜などによって構成されたゲート絶縁膜８で覆われており、ゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ－Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。このように、トレンチ７内にゲート絶縁膜８およびゲート電極９を備えた構造により、トレンチゲート構造が構成されている。
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向、つまり電界緩和層３の長手方向と同方向を長手方向とした短冊状とされている。そして、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
また、ｎ＋型ソース領域５およびｐ＋型コンタクト領域６の表面には、ソース電極１０が形成されている。ソース電極１０は、複数の金属、例えばＮｉ／Ａｌ等で構成されている。具体的には、ｎ＋型ソース領域５に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ＋型コンタクト領域６を介してｐ型ベース領域４に接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１０は、層間絶縁膜１１を介して、ゲート電極９に電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ＋型ソース領域５およびｐ＋型コンタクト領域６と電気的に接触させられている。
さらに、ｎ＋型半導体基板１の裏面側にはｎ＋型半導体基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
このように構成された縦型ＭＯＳＦＥＴは、ソース電圧が０、ドレイン電圧が例えば１０Ｖとされている状態においてゲート電極９に対してゲート電圧を印加すると、ｐ型ベース領域４のうちトレンチ７の側面に接する部分が反転型のチャネル領域となる。そして、チャネル領域を通じてソース電極１０とドレイン電極１２との間に電流を流す。
一方、ゲート電圧を印加しない場合は、ゲート電圧およびソース電圧が０の状態においてドレイン電圧として高電圧、例えば１４００Ｖが印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりゲート絶縁膜８にもシリコンデバイスの１０倍近い電界がかかり、ゲート絶縁膜８、特にゲート絶縁膜８のうちのトレンチ７の底部に電界集中が発生し得る。
しかしながら、本実施形態では、トレンチ７よりも深い電界緩和層３を備えた構造としている。このため、電界緩和層３によって等電位線がドリフト側に押し下げられるため、トレンチゲート底部のゲート絶縁膜８に電界が集中することを防止できる。特に電界緩和層３の幅を広く、且つ深く形成することで、その効果は大きくできる。
したがって、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、ゲート絶縁膜８が破壊されることを防止することが可能な高信頼性のＳｉＣ半導体装置となる。
また、本実施形態では、第１領域３ａと第２領域３ｂが確実に繋げられるように二重注入領域３ｃを備えている。第１領域３ａと第２領域３ｂとが繋がらなかった場合には、第１領域３ａをソース電位に固定できず、フローティング状態になってしまうが、本実施形態のように、第１領域３ａと第２領域３ｂとが繋がることで第１領域３ａを確実にソース電位に固定できる。これにより、上記効果を確実に得ることが可能となる。
次に、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について、図３Ａ～図３Ｈを参照して説明する。
〔図３Ａに示す工程〕
まず、高濃度にｎ型不純物がドープされたＳｉＣ単結晶からなるオフ角を有するｎ＋型半導体基板１の表面にｎ型ドリフト層２がエピタキシャル成長させられたエピ基板を用意する。ただし、このときにはｎ型ドリフト層２の全部が形成されたものではなく、ｎ型ドリフト層２のうちの表面側の一部がまだ形成されていない状態となっている。
〔図３Ｂに示す工程〕
ｎ型ドリフト層２の上に、図示しないイオン注入用マスクを配置し、そのマスクを用いてｎ型ドリフト層２の表層部にｐ型不純物をイオン注入し、第１領域３ａを形成する。
〔図３Ｃに示す工程〕
イオン注入用のマスクを除去したのち、再びｎ型ドリフト層２のうちの残りをエピタキシャル成長させる。また、図示しないイオン注入用マスクを配置し、そのマスクを用いてｎ型ドリフト層２のうち新たに形成した部分にｐ型不純物をイオン注入する。そして、熱処理などによって注入された不純物を活性化することで第２領域３ｂを形成し、その後、イオン注入用マスクを除去する。これにより、第１領域３ａと第２領域３ｂとが繋がると共に、これらが重なった部分が二重注入領域３ｃとされた電界緩和層３が構成される。第１領域３ａと第２領域３ｂを共にｎ型ドリフト層２を形成してからイオン注入によって形成することもできるが、深い位置までイオン注入を行おうとすると多大なイオン注入エネルギーが必要になる。このため、ｎ型ドリフト層２の一部を形成したときに第１領域３ａを形成し、その後にｎ型ドリフト層２の残りを形成してから第２領域３ｂを形成している。このように、電界緩和層３を二層構造として継ぎ足すことで深さを確保することができる。
ここで、第１領域３ａを形成した後にｎ型ドリフト層２の残りをエピタキシャル成長させた際に、膜厚ばらつきが生じ得る。例えば、膜厚０．７μｍを狙いとして形成した場合、±０．０７μｍのばらつきが発生し得る。また、ＳｉＣにおいてエピタキシャル成長が良好に行われるようにするために、ｎ＋型半導体基板１としてオフ基板を用いているが、その場合、ｎ型ドリフト層２にもオフ角が引き継がれてエピタキシャル成長することになる。このようなオフ角を有するｎ型ドリフト層２に対してイオン注入を行う場合、チャネリングによってイオン注入深さにばらつきが生じる。具体的には、ｎ型ドリフト層２が４°のオフ角を有している場合、±２°のイオン注入スイングによるチャネリングによって０．１μｍ程度深さがばらつく。
このため、ｎ型ドリフト層２の残りの部分の最大膜厚ばらつきの０．０７μｍと、チャネリングによる最大深さばらつきの０．１μｍを加味して、二重注入領域３ｃを形成することで第１領域３ａと第２領域３ｂとが繋がるようにすることが必要になる。例えば、最大膜厚ばらつきと最大深さばらつきを足し合せた０．１７μｍ以上、例えば０．２μｍ程度の厚みを見込んで二重注入領域３ｃを形成すれば、第１領域３ａと第２領域３ｂとが確実に繋がる。これに対応して、第２領域３ｂをイオン注入する際には、ｎ型ドリフト層２の残りの部分の膜厚の狙いに対して０．２μｍ程度深い位置までｐ型不純物を注入している。
このようにすることで、確実に第１領域３ａと第２領域３ｂとが繋がるようにできる。そして、このようなイオン注入を行った場合、二重注入領域３ｃは第１領域３ａや第２領域３ｂと比較して、ｐ型不純物濃度が高くされ、深さ方向にｐ型不純物のピークを持つように形成される。これについて、実例を挙げて説明する。
実例として、ｎ型ドリフト層２の残りの部分の膜厚の狙い値を０．７μｍとした場合において、狙い値通りの場合と、最大膜厚ばらつきよりも大きな膜厚ばらつき±０．１μｍが生じたとした場合それぞれについて、電界緩和層３のｐ型不純物濃度を測定した。図４は、その結果を示している。なお、この測定において、イオン注入の深さについては、ｎ型ドリフト層２の残りの部分の膜厚の狙い値である０．７μｍとしている。
上記したように、ｎ型ドリフト層２の残りの部分の膜厚ばらつきとチャネリングによる最大深さばらつきが生じ得る。このため、膜厚の狙い値通りでイオン注入を行った場合、第１領域３ａと第２領域３ｂとが繋がる場合と繋がらない場合とが発生する。
図４に示す例の場合、狙い値よりも薄い膜厚０．６μｍもしくは狙い値通りの膜厚０．７μｍでｎ型ドリフト層２の残りの部分が形成されていた場合には、ｐ型不純物濃度にピークを有した状態となっていた。
狙い値よりも薄い膜厚であった場合には、その膜厚よりもイオン注入深さが深くなるため、チャネリングによるイオン注入深さのばらつきが最も深さの浅くなる側にばらつかなければ、概ね第１領域３ａと第２領域３ｂとが確実に繋がるようにできる。一方、狙い値通りの膜厚であった場合には、その膜厚よりもイオン注入深さが同じになるため、チャネリングによるイオン注入深さのばらつきが深さの浅くなる側にばらつくと、第１領域３ａと第２領域３ｂとが繋がらない可能性がある。
また、膜厚が狙い値よりも厚くなった場合には、チャネリングによりイオン注入深さが深くなる側にばらつかないと、第１領域３ａと第２領域３ｂとが繋がらないか、もしくは繋がりが十分ではなくなる。図４に示した例で言うと、膜厚が０．８μｍの場合には第１領域３ａと第２領域３ｂとの繋がりが十分ではなく、不純物濃度が低下している部分が生じていた。
したがって、狙い値よりもｎ型ドリフト層２の残りの部分が厚く形成されたり、チャネリングによりイオン注入が浅くなる側にばらついたりしても、確実に第１領域３ａと第２領域３ｂとが繋がるようにするには、それらを加味したイオン注入深さにする必要がある。具体的には、上記したように、最大膜厚ばらつきと最大深さばらつきを足し合せた０．１７μｍ以上、例えば０．２μｍ程度の厚みを見込んで二重注入領域３ｃを形成すれば良い。このようにすることで、二重注入領域３ｃが形成され、第１領域３ａと第２領域３ｂとが確実に繋がるようにできる。そして、二重注入領域３ｃが形成されるようにすると、その部分において、第１領域３ａや第２領域３ｂのうちの二重注入領域３ｃ以外の部分に対して二重注入領域３ｃのｐ型不純物濃度が高くなる。このため、電界緩和層３は二重注入領域３ｃにおいてｐ型不純物濃度のピークを有した状態となる。
〔図３Ｄに示す工程〕
ｎ型ドリフト層２および電界緩和層３の表面にｐ型ベース領域４をエピタキシャル成長させる。
〔図３Ｅに示す工程〕
ｐ型ベース領域４の表面を覆いつつ、トレンチ７の形成予定領域が開口する図示しないエッチングマスクを配置する。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことでトレンチ７を形成する。これにより、ｐ型ベース領域４を貫通してｎ型ドリフト層２に達しつつ、電界緩和層３よりも浅く、かつ、隣り合う第２領域３ｂの間において、第２領域３ｂから離れて配置されたトレンチ７を形成することができる。
次に、エッチングマスクを除去してからゲート酸化工程を行うことでゲート絶縁膜８を形成する。また、ゲート絶縁膜８の表面に不純物をドーピングしたポリシリコン層を成膜したのち、これをパターニングすることでゲート電極９を形成する。これにより、トレンチゲート構造が形成される。
〔図３Ｆに示す工程〕
ｐ型ベース領域４の表面にｎ＋型ソース領域５の形成予定領域が開口する図示しないマスクを形成したのち、この上からｎ型不純物を高濃度にイオン注入することでｎ＋型ソース領域５を形成する。同様に、ｐ型ベース領域４の表面にｐ＋型コンタクト領域６の形成予定領域が開口する図示しないマスクを形成したのち、この上からｐ型不純物を高濃度にイオン注入することでｐ＋型コンタクト領域６を形成する。
〔図３Ｇに示す工程〕
層間絶縁膜１１を成膜したのち、層間絶縁膜１１をパターニングしてｎ＋型ソース領域５やｐ型ベース領域４を露出させるコンタクトホールを形成すると共に、ゲート電極９を露出させるコンタクトホールを図示断面とは別断面に形成する。そして、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０や図示しないゲート配線を形成する。
この後、ｎ＋型半導体基板１の裏面側にドレイン電極１２を形成することで、図１に示した縦型ＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態では、第１領域３ａと第２領域３ｂとが確実に重なるように、第２領域３ｂを形成する際のｐ型不純物のイオン注入深さがｎ型ドリフト層２のうち第１領域３ａよりも上に位置する部分の膜厚よりも深くなるようにしている。そして、二重注入領域３ｃが第１領域３ａや第２領域３ｂのうちの二重注入領域３ｃと異なる部分と比較して、ｐ型不純物濃度が高くされ、深さ方向にｐ型不純物のピークを持つようにしている。これにより、第１領域３ａが第２領域３ｂと繋がり、ソース電位に固定されるため、第１領域３ａがフローティング状態にならないようにできる。したがって、電界緩和層３による電界緩和効果を十分に得ることが可能となる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して電界緩和層３のｐ型不純物濃度を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第１実施形態で説明したように、第１領域３ａと第２領域３ｂとを共にイオン注入によって形成しつつ、これらが重なるようにした場合、イオン注入が二重に行われた二重注入領域３ｃが形成される。この二重注入領域３ｃは、不純物濃度が高濃度になるため、格子外原子が多く存在することにより注入欠陥が発生し得る。この注入欠陥が新たなエネルギー準位を生成することで、ドレイン電圧印加時に二重注入領域に空乏層が到達した場合、キャリアを発生させ、リーク源となり得る。二重注入領域に空乏層を到達するのを防止するには、電界緩和層３を高濃度にし、電界緩和層内部に空乏層が広がるのを防止すればよいが、電界緩和層を高濃度にする場合、特に電界緩和層のうち下方に位置する第１領域の全域を高濃度領域にすると、ｎ型ドリフト層２側に伸びる空乏層の伸び量が大きくなり、耐圧が得られなくなるという課題も発生させる。
そこで、本実施形態では、第１領域３ａのｐ型不純物濃度を比較的薄くしておき、第２領域３ｂが第１領域３ａよりもｐ型不純物濃度が高くなるようにしている。例えば、第１領域３ａについては、ｐ型不純物濃度が１×１０１６～１×１０１８ｃｍ－３程度、第２領域３ｂについては、ｐ型不純物濃度が１×１０１７～１×１０２０ｃｍ－３程度とされている。
このように、本実施形態では、第１領域３ａよりも第２領域３ｂのｐ型不純物濃度を高くしているため、ドレイン電圧として高電圧が印加されたときに、電界緩和層３内に伸びる空乏層が二重注入領域３ｃに接触しないようにできる。二重注入領域３ｃに空乏層が接触すると、二重注入領域３ｃに発生した注入欠陥がキャリア発生要因となり、リーク源となる。このため、電界緩和層３内に伸びる空乏層が二重注入領域３ｃに接触しないようにできることで、リークを抑制することが可能になる。具体的に、シミュレーション結果を参照して説明する。
図５Ａは比較例のシミュレーション結果であり、第１領域３ａと第２領域３ｂとを同じ濃度とした場合の等電位分布と電界緩和層３内に伸びる空乏層の様子を示している。等電位分布については細線、空乏層については破線で示してある。第１領域３ａのｐ型不純物濃度を高くし過ぎると耐圧低下を招くことから、第１領域３ａのｐ型不純物濃度を高くせず、第２領域３ｂとｐ型不純物濃度を等しくしてシミュレーションを行った。ここでは、第１領域３ａおよび第２領域３ｂの全域においてｐ型不純物濃度を５×１０１７ｃｍ－３程度としており、ドレイン電圧を１４００Ｖとしている。この図に示すように、第１領域３ａおよび第２領域３ｂのｐ型不純物濃度が低いために空乏層が電界緩和層３の全域において、より内側まで入り込んだ状態となっている。このため、空乏層が二重注入領域３ｃに接した状態となり、二重注入領域３ｃがリーク源となる。
図５Ｂは本実施形態のシミュレーション結果であり、第１領域３ａよりも第２領域３ｂのｐ型不純物濃度を高くした場合の等電位分布と電界緩和層３内に伸びる空乏層の様子を示している。なお、参考として図５Ａの場合の空乏層については細破線で示し、本実施形態のシミュレーション結果による空乏層については太破線で示してある。ここでは、第１領域３ａの全域においてｐ型不純物濃度を５×１０１７ｃｍ－３程度とし、第２領域３ｂの全域においてｐ型不純物濃度を１×１０１８ｃｍ－３程度としており、ドレイン電圧を１４００Ｖとしている。この図に示すように、第２領域３ｂのｐ型不純物濃度を高くしてあるため空乏層の電界緩和層３への入り込みが少ない状態となっている。このため、空乏層が二重注入領域３ｃにほぼ接しない状態となり、二重注入領域３ｃがリーク源とならないようにできる。
ここで、本実施形態の場合、第２領域３ｂを高濃度化しているものの、第１領域３ａについては図５Ａの比較例と同程度としている。基本的には、第１領域３ａ内への空乏層の伸び量はｎ型ドリフト層２のｎ型不純物濃度と第１領域３ａのｐ型不純物濃度との関係などに依る。しかしながら、第２領域３ｂのｐ型不純物濃度を高濃度化すると、第１領域３ａのうちの第２領域３ｂの近傍では、第２領域３ｂの影響で空乏層の侵入が抑制される。このため、図５Ｂに示すように、二重注入領域３ｃには空乏層がほぼ接しないようにできるのである。
このように、第１領域３ａよりも第２領域３ｂのｐ型不純物濃度を高くすることで、二重注入領域３ｃに空乏層が接することを抑制でき、リークを抑制することが可能となる。なお、ここでは第２領域３ｂの全域のｐ型不純物濃度を均一にしているが、少なくとも第１領域３ａ側の部分、つまり第２領域３ｂのうちの下方位置について第１領域３ａよりもｐ型不純物濃度を高くすれば良い。その場合、第２領域３ｂを上方部分と下方部分とに分け、それぞれ均一濃度としつつ、下方部分が上方部分よりもｐ型不純物濃度が高くなる構成であっても良いし、上方から下方に向かって徐々にｐ型不純物濃度が高くなるような濃度勾配を設けた構成でも良い。
よって、電界緩和層３によって高耐圧を得つつ、リークを抑制することも可能となり、トレンチゲートの信頼性の低下を抑制することが可能となる。これにより、高耐圧かつ信頼性の高いトレンチゲート構造を有するＳｉＣ半導体装置とすることが可能となる。
なお、このように構成されるトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について、概ね第１実施形態と同様であり、図３Ｂ、図３Ｃに示す工程において、第１領域３ａや第２領域３ｂを形成する際のｐ型不純物のドーズ量を変更するだけで良い。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対して電界緩和層３のｐ型不純物濃度を変更したものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
本実施形態では、図６に示すように、第１領域３ａの上層部３ｄ、つまり二重注入領域３ｃを含む第２領域３ｂ側の部分のｐ型不純物濃度を上層部３ｄよりも下方に位置する下層部３ｅよりも高くなるようにしている。具体的には、上層部３ｄのｐ型不純物濃度を１×１０１７～１×１０２０ｃｍ－３程度とし、下層部３ｅのｐ型不純物濃度を１×１０１６～１×１０１８ｃｍ－３程度としている。また、第２領域３ｂのｐ型不純物濃度については下層部３ｅと同等としており、１×１０１６～１×１０１９ｃｍ－３程度としている。
このように、第１領域３ａのうちの上層部３ｄについてｐ型不純物濃度を高くしておけば、第１実施形態と同様に、ドレイン電圧として高電圧が印加されたときに空乏層が二重注入領域３ｃにほぼ接しないようにできる。これにより、第１実施形態と同様の効果を得ることができる。また、第１領域３ａのｐ型不純物濃度を部分的に高濃度にすることになるが、少なくとも下層部３ｅについては上層部３ｄよりもｐ型不純物濃度が低いため、耐圧低下を抑制できる。
参考として、本実施形態の構成のＳｉＣ半導体装置について、シミュレーションを行った。図７は、そのシミュレーション結果であり、等電位分布と電界緩和層３内に伸びる空乏層の様子を示している。なお、参考として図５Ａの場合の空乏層について細破線で示し、本実施形態のシミュレーション結果による空乏層については太破線で示してある。シミュレーションでは、ドレイン電圧を１４００Ｖとしている。また、下層部３ｅおよび第２領域３ｂのｐ型不純物濃度を５×１０１７ｃｍ－３程度とし、上層部３ｄのｐ型不純物濃度を１×１０１８ｃｍ－３程度としている。この図に示すように、第２領域３ｂについては、下層部３ｅと同等とされているため、第１実施形態と比較して空乏層がより内部まで入り込んでいるが、上層部３ｄのｐ型不純物濃度を高くしているため、上層部３ｄへの空乏層の入り込みが少なくなっている。このように、二重注入領域３ｃに空乏層が接しないようにできていることが確認された。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第２、第３実施形態に対して電界緩和層３のｐ型不純物濃度を変更したものであり、その他については第２、第３実施形態と同様であるため、第２、第３実施形態と異なる部分についてのみ説明する。
本実施形態では、第３実施形態のように第１領域３ａの上層部３ｄについて下層部３ｅよりもｐ型不純物濃度を高くしつつ、第２領域３ｂについてもｐ型不純物濃度を上層部３ｄと同等に高くしている。このようにすれば、第２領域３ｂを高濃度化したことで、より電界緩和層３内への空乏層の伸びを抑制でき、より空乏層が二重注入領域３ｃに接しないようにできて、さらにリークの抑制が可能となる。
参考として、本実施形態の構成のＳｉＣ半導体装置について、シミュレーションを行った。図８は、そのシミュレーション結果であり、等電位分布と電界緩和層３内に伸びる空乏層の様子を示している。シミュレーションでは、ドレイン電圧を１４００Ｖとしている。また、下層部３ｅのｐ型不純物濃度を５×１０１７ｃｍ－３程度とし、上層部３ｄおよび第２領域３ｂのｐ型不純物濃度を１×１０１８ｃｍ－３程度としている。この図に示すように、第２実施形態の場合と比較して、第２領域３ｂ内への空乏層の入り込みも少なくなっている。このように、二重注入領域３ｃに空乏層が接しないようにできていることが確認された。
（第５実施形態）
第５実施形態について説明する。本実施形態は、第２～第４実施形態に対して電界緩和層３のｐ型不純物濃度を変更したものであり、その他については第２～第４実施形態と同様であるため、第２～第４実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態に対して本実施形態の構造を適用する場合を例に挙げるが、第３、第４実施形態に対しても適用可能である。
本実施形態では、図９および図１０に示すように、第２領域３ｂについてはトレンチゲート構造と同方向を長手方向としているが、第１領域３ａについては第２領域３ｂと交差する方向、ここでは直交する方向を長手方向としている。
このように、第１領域３ａの長手方向と第２領域３ｂの長手方向とが異なる方向となるようにしても、その交差する部分において二重注入領域３ｃが形成されることになる。したがって、第１実施形態のように第２領域３ｂを第１領域３ａよりもｐ型不純物濃度が高くなるようにすれば、第１実施形態と同様の作用効果が得られる。同様に、第２、第３実施形態のように第１領域３ａのうちの上層部３ｄを下層部３ｅよりもｐ型不純物濃度が高くなるようにすれば、第２、第３実施形態と同様の作用効果が得られる。
なお、ここでは、図１０に示すように、第１領域３ａと第２領域３ｂとが基板法線方向から見て直交するようにしたが、少なくとも交差していれば良い。また、第１領域３ａについてはストライプ状にしなくても良く、例えば、第１～第３実施形態のようにトレンチゲート構造の長手方向と同方向に伸びる部分と、本実施形態のようにそれと交差する方向に伸びる部分の双方を備えた網目状としても良い。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記第１実施形態では、ｎ型ドリフト層２のうち第１領域３ａよりも上に位置する部分の膜厚の狙い値を０．７μｍとする場合について説明したが、これは一例を挙げたに過ぎず、適宜変更可能である。その場合でも、エピタキシャル成長の際の最大膜厚ばらつきとチャネリングによる最大深さばらつきを足した値以上の深さでイオン注入を行うようにすれば、第１実施形態と同様の効果を得ることができる。
また、上記各実施形態では、第２領域３ｂの側面をｎ＋型半導体基板１の表面に対する垂直方向となるように図示してあるが、必ずしも垂直方向とされている必要はない。例えば、図５Ｂなどのシミュレーション結果として示したように、第２領域３ｂの上部を下部よりも幅を狭くすることで、第２領域３ｂの側面を傾斜させたテーパ形状とされていても良い。逆に、第２領域３ｂの下部を上部よりも幅を狭くしても良い。
また、第１領域３ａの形状についても、上記各実施形態では、トレンチゲート構造の長手方向に対する垂直方向に切断した断面において角部が丸まった四角形状で示してあるが、断面形状が長円形状などであっても良い。
さらに、ｎ型ドリフト層２のうち第１領域３ａよりも上方に位置している部分、つまり第２領域３ｂが形成される部分については、ｎ型ドリフト層２のうちの他の部分よりもｎ型不純物濃度を高くしても良い。これにより、ｎ型ドリフト層２のうち第２領域３ｂの間に位置する部分は、それよりも下方に位置する部分よりもｎ型不純物濃度が高くされた電流分散層として機能し、チャネルから流れる電流をより広範囲に分散させて流すことができ、低オン抵抗に寄与できる。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
１ ｎ＋型半導体基板
２ ｎ型ドリフト層
３ 電界緩和層
３ａ 第１領域
３ｂ 第２領域
３ｃ 二重注入領域
３ｄ 上層部
４ ｐ型ベース領域
５ ｎ＋型ソース領域
９ ゲート電極

Claims (13)

  1. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素からなるソース領域（５）と、
    前記ベース領域の上層部において、前記ソース領域と異なる位置に形成され、前記ベース領域よりも高濃度の第２導電型の炭化珪素からなるコンタクト領域（６）と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本が並列されたトレンチ（７）内に、ゲート絶縁膜（８）を介してゲート電極（９）が形成されることで構成されたトレンチゲート構造と、
    前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
    前記基板の裏面側に形成されたドレイン電極（１２）と、
    前記ドリフト層内に配置され、前記トレンチよりも深い位置に形成された第２導電型の第１領域（３ａ）および前記トレンチの長手方向と同方向を長手方向として複数本の前記トレンチの間のそれぞれにおいて該トレンチの側面から離れて配置されると共に前記第１領域と前記ベース領域とを繋ぐ第２導電型の第２領域（３ｂ）と、を含む電界緩和層（３）と、を有し、
    前記第１領域と前記第２領域は共にイオン注入層によって構成されており、前記第１領域と前記第２領域とが重なった二重注入領域（３ｃ）が構成され、該二重注入領域において第２不純物濃度のピークを有している、炭化珪素半導体装置。
  2. 少なくとも前記第２領域のうちの前記第１領域側となる下方位置の部分は、前記第１領域よりも第２導電型不純物濃度が高くされている、請求項１に記載の炭化珪素半導体装置。
  3. 前記第２領域の全域が前記第１領域よりも第２導電型不純物濃度が高くされている、請求項１に記載の炭化珪素半導体装置。
  4. 前記第１領域は第２導電型不純物濃度が１×１０１６～１×１０１９ｃｍ－３とされ、
    前記第２領域のうち前記第１領域よりも第２導電型不純物濃度が高くされている部分は、第２導電型不純物濃度が１×１０１７～１×１０２０ｃｍ－３とされている、請求項２または３に記載の炭化珪素半導体装置。
  5. 前記第１領域のうち前記第２領域側となる上層部（３ｄ）が該上層部よりも下方に位置する下層部（３ｅ）よりも第２導電型不純物濃度が高くされている、請求項１に記載の炭化珪素半導体装置。
  6. 少なくとも前記第２領域のうちの前記第１領域側となる下方位置の部分は、前記下層部よりも第２導電型不純物濃度が高くされている、請求項５に記載の炭化珪素半導体装置。
  7. 前記第２領域の全域が前記下層部よりも第２導電型不純物濃度が高くされている、請求項５に記載の炭化珪素半導体装置。
  8. 前記下層部の第２導電型不純物濃度が１×１０１６～１×１０１９ｃｍ－３とされ、
    前記上層部の第２導電型不純物濃度が１×１０１７～１×１０２０ｃｍ－３とされている、請求項５ないし７のいずれか１つに記載の炭化珪素半導体装置。
  9. 前記第１領域は、前記トレンチの長手方向と同方向を長手方向として形成され、
    前記第１領域の幅が前記第２領域よりも広くされている、請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
  10. 前記第１領域は、前記トレンチの長手方向と交差する方向を長手方向として形成されている、請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
  11. 炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成することと、
    前記ドリフト層に対して、第２導電型の電界緩和層（３）を形成することと、
    前記電界緩和層および前記ドリフト層の上に第２導電型の炭化珪素からなるベース領域（４）を形成することと、
    前記ベース領域内における該ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成することと、
    前記ベース領域の上層部のうち、前記ソース領域と異なる位置に、前記ベース領域よりも高不純物濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（６）を形成することと、
    前記ソース領域の表面から前記ベース領域を貫通し、前記ドリフト層に達しつつ前記電界緩和層よりも浅く、一方向を長手方向として、前記電界緩和層から離れて配置されたトレンチ（７）を形成することと、
    前記トレンチの表面にゲート絶縁膜（８）を形成することと、
    前記トレンチ内において、前記ゲート絶縁膜の上にゲート電極（９）を形成することと、
    前記ソース領域および前記コンタクト領域に電気的に接続されるソース電極（１０）を形成することと、
    前記基板の裏面側にドレイン電極（１２）を形成することと、を含み、
    前記ドリフト層を形成することおよび前記電界緩和層を形成することは、
    前記ドリフト層のうちの一部を形成したのち、該一部のドリフト層の表層部に第２導電型不純物をイオン注入することで前記電界緩和層の一部として第１領域（３ａ）を形成することと、
    前記第１領域を形成した後に、前記ドリフト層の残りの部分を形成し、さらに該ドリフト層の残りの部分に対して、第２導電型不純物をイオン注入することで、前記電界緩和層の残りを構成し、前記トレンチの長手方向と同方向を長手方向とすると共に前記第１領域に繋がる第２領域（３ｂ）を形成することと、を含み、
    前記第２領域を形成することでは、前記ドリフト層の残りの部分よりも深い位置まで前記第２導電型不純物のイオン注入を行うことで、前記第２領域と前記第１領域とが重なって構成されると共に第２導電型不純物濃度のピークを有する二重注入領域（３ｃ）を形成する、炭化珪素半導体装置の製造方法。
  12. 前記第２領域を形成することでは、前記第２領域のうち少なくとも前記第１領域側の部分が前記第１領域よりも第２導電型不純物濃度が高くなるようにする、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記第１領域を形成することでは、前記第１領域のうちの上層部（３ｄ）が下層部（３ｅ）よりも第２導電型不純物濃度が高くなるようにする、請求項１１に記載の炭化珪素半導体装置の製造方法。
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