JP2014056976A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＦＷＤの順電圧降下が正の温度係数を有し、逆回復動作がソフトリカバリー特性であってジュール発熱による破壊耐量が向上する半導体装置およびその半導体装置の製造方法の提供。
【解決手段】ＦＷＤの活性部において、深さ方向に対してｐ型アノード層側に第１短ライフタイム領域を有し、ｎ型カソード層側に第１長ライフタイム領域とを有する。ＦＷＤのエッジ終端構造部には、前記活性部内の前記第１長ライフタイム領域のライフタイムよりも短い第２短ライフタイム領域を有するとともに、前記活性部内の第１長ライフタイム領域が前記エッジ終端構造部側に延長されて張り出す第２長ライフタイム領域を、前記エッジ終端構造部のｎ型カソード層側に備える半導体装置とする。
【選択図】図１

Description

本発明は、電力変換装置などに使用される電力用の半導体装置およびその製造方法に関する。

高電圧・大電流を扱う縦型パワーダイオードは半導体基板の上面と下面にそれぞれアノード電極、カソード電極が設けられている半導体整流素子である。特にインバーター等に搭載されるパワースイッチング素子と組み合わせて用いられるダイオードはフリーホイールダイオード（以降、ＦＷＤ）と呼ばれる。

一般的にＦＷＤは、半導体基板の一面側の中心部に選択的に形成されるアノード層と他面側の全面に形成されるカソード層を有する。アノード層表面でアノード電極がオーミック接触する部分は、主たる電流を流す活性部となる。また、同じ一面側でアノード層を取り巻く周辺には、アノードを負極とする逆電圧印加時にｐｎ接合近傍に生じる電界を緩和させる機能とｐｎ接合終端の絶縁保護機能を有するエッジ終端構造部を備える。

図４に、そのようなＦＷＤ１００の活性部の一部とエッジ終端構造部の具体的な構造の一例を要部断面図で示す。活性部１０１は、ドリフト層１ａとなるｎ⁻型半導体基板１の表面側にｐ型アノード層２およびこのｐ型アノード層２表面に直接接触するアノード電極３を備える。エッジ終端構造部１０２にはアノード電極３に直接接触する部分のｐ型アノード層２は含まれないが、ｐ型アノード層２とドリフト層１ａとの間のｐｎ接合５の終端を表面に交差させ絶縁膜６で保護する構造を有している。さらに、エッジ終端構造部１０２には、ガードリング７とフィールドプレート８などの電界緩和機構が設けられる。逆電圧印加時に、空乏層の伸長とともに電界強度が一様に大きくなる活性部内のｐｎ接合５の面近傍に比較して、エッジ終端構造部１０２側のｐ型アノード層２の外周端９の近傍などで局所的により大きくなり易い。そこで、上記の電界緩和機構により、電界強度を緩和することができるので、高耐圧化と同時にエッジ終端構造部１０２の幅を短縮してコストダウン効果を得ることができる。

このようなＦＷＤ１００が搭載されるインバーターなどにおいて、印加電圧極性が順方向（アノードが正）から逆方向（カソードが正）に変わる過渡状態（ターンオフ時）を、逆回復過程、あるいは単に逆回復と呼ぶ。逆回復では、まず、ドリフト層１ａ内の残留過剰キャリアのホールがｐ型アノード層２を経てアノード電極３から排除され、それとともにｐｎ接合５から空乏層が拡がり始める。一方、ドリフト層１ａ内の残留過剰電子はｎ^＋型カソード層４から排除されるが、ホールのキャリア移動度が電子より小さいので、残留ホールの排除が逆回復電流のｄｉ／ｄｔの基準になる。この時の電圧と電流の時間（μｓ）推移を示す過渡波形を図２に示す。

図４のＦＷＤ１００は、アノード電極３がオーミック接触するｐ型アノード層２が基板の一面側の中央部に選択的に設けられ、他面側にはカソード電極（図示しない）が全面のｎ^＋型カソード層４に接触する構造である。このような構造では、逆回復電流は、特にｐ型アノード層２の外周端９にエッジ終端構造部１０２内のドリフト層１ａ中の残留キャリアのホールが集中して電流密度が高い状態になる。そのため、ジュール発熱による素子破壊が起き易いことが問題となる。このようなＦＷＤ１００の逆回復動作中における素子破壊の起こし難さを表す量を逆回復耐量と言う。また、素子破壊は図２の逆回復電流時間変化（ｄｉ／ｄｔ）の大きさに比例して発生し易くなるので、ｄｉ／ｄｔ耐量と言うこともある。ｄｉ／ｄｔ耐量は、ダイオードを破壊することなく流すことのできる逆回復電流の減少率ｄｉ／ｄｔの最大値であり、高いほど好ましい。

図２によれば、順電流が定常電流の状態から逆バイアス電圧印加へと切換えられると、順電流は回路ファクターで決まる電流減少率ｄｉ／ｄｔで徐々に減少する。順電流がゼロになっても、ダイオードのドリフト層に残留する過剰キャリア（ホール）がｐ型アノード層２をへてアノード電極３から排除される間は逆方向に電流が流れる。この電流が前述の逆回復電流である。通常、電流減少率ｄｉ／ｄｔが大きいほど、逆回復電流のピーク電流値が大きくなり、逆回復電流のｄｉ／ｄｔが大きくなる。この逆回復電流が増加する過程で、少し遅れてｐｎ接合から空乏層が伸び始めて逆電圧が大きくなる。その後、大きくなった逆電圧はやがて、外部から印加される逆バイアス電圧値へと収束してゆく。

従来のＦＷＤでは、ｎ⁻型半導体基板１の一方の主面にｐ型アノード層２とアノード電極３を形成した後、図示しない電子線を照射してｎ⁻型半導体基板１の全面に結晶欠陥を導入する。その結果、ｎ⁻型半導体基板１の全体はライフタイムの短い短ライフタイム領域であって、かつ順電圧降下が正の温度係数を有する領域となる。この構造により、ｎ^＋型カソード層を形成してＦＷＤを完成させると、大きいｄｉ／ｄｔを必要とする高周波回路に対応することができる。しかしながら、このような構造では、逆回復はハードリカバリー特性になり易く、過電圧破壊や発振、振動によるノイズなどが発生しやすくなる問題がある。

そこで、図３に示すように、電子線照射後、ｎ⁻型半導体基板１の他方の主面を研削して薄板化し、研削により露出した全面からｎ⁻型半導体基板１にリンをイオン注入する。次いで、その注入面にダブルパルス法でＹＡＧレーザー光を照射してレーザーアニール２９を行い、ｎ⁻型半導体基板１の中に注入されたリンを電気的に活性化させｎ^＋型カソード層４とする。それと同時に、ＹＡＧレーザー光の照射面から、薄板化されたｎ⁻型半導体基板１全体の厚さの５〜３０％に相当する深さまでの領域の結晶欠陥を回復させライフタイムが長い長ライフタイム領域Ｂを形成する。その結果、順電圧降下が正の温度係数を有し、ｄｉ／ｄｔ耐量とソフトリカバリー特性とが得られる半導体装置とする製造方法が知られている（特許文献１、図４および要約）。図３の斜線ハッチングは短ライフタイム領域Ａ、斜線ハッチングのない領域は長ライフタイム領域Ｂをそれぞれ示す。前述の説明にない図３中の符号について、図４と同符号は同じ部位を表す。

特許文献２には、ｐ型アノード層の最表層に欠陥を残留させて、逆回復ピーク電流（逆回復電流の大きさの最大値）を低減する構造が開示されている。
また、特許文献３には、活性部のｐウェルとアノード電極等の素子表面の電極が接する端部の近辺のみに、低ライフタイム領域を形成し、逆回復時のｄｉ／ｄt耐量を向上させる構造が開示されている。

さらに特許文献４には、エッジ終端部のライフタイムを活性部のライフタイムよりも短くする構造が開示されている。

特開２００７−５９８０１号公報 特開２００３−２２４２８１号公報 特開２００８−２６３２１７号公報 特開平９−３６３８８号公報

前述のように、図３に示すような従来のソフトリカバリー化された改良ＦＷＤ１００では、より厳しいｄｉ／ｄｔに対する要求（すなわちＦＷＤの高速化）に対して、ｐ型アノード層２の外周端９での逆回復電流の集中による素子破壊が再度起き易くなる。このようなＦＷＤ１００の素子破壊に対し、従来はｐ型アノード層２の外周縁のみｐｎ接合を深くしていた。これにより、特に外周縁の電界を緩和できる。また、アノード電極がｐ型アノード層２に直接に接触しないｐ型アノード層２の外周端９の幅を大きくすることにより、電界集中が発生する領域と、電流集中が発生する領域とを、分離する構造が採られていた。

しかし、いずれの構造も電流集中自体を抑える構造ではないので、素子破壊耐量の向上には限界がある。しかも、ＦＷＤを搭載するインバーター等の高周波化のために、ＦＷＤ側で対応が求められる逆回復電流時間変化（ｄｉ／ｄｔ）はさらに年々大きくなる傾向がある。電流減少率ｄｉ／ｄｔが大きくなると逆回復電流のピーク値も大きくなり、過電圧破壊や発振、振動などの問題がさらに大きくなり易いので、問題の解決はさらに困難になる。

本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、ＦＷＤの順電圧降下が正の温度係数を有し、逆回復動作がソフトリカバリー特性であってジュール発熱による破壊耐量がより向上する半導体装置およびその半導体装置の製造方法の提供である。

前記課題を解決するために、本発明では、第１導電型の半導体基板からなる第１導電型ドリフト層と、
前記半導体基板の一方の主面側の表層に選択的に配置される高濃度第２導電型アノード層と、
前記半導体基板の他方の主面の表層の全面に配置される第１導電型カソード層と、
前記一方の主面側から他方の主面側に主たる電流を流す活性部と、
該活性部の外周側を取り巻くエッジ終端構造部と、を備え、
前記活性部を前記半導体基板内に投影させた領域の前記第２導電型アノード層側には第１短ライフタイム領域を有し、
前記活性部を前記半導体基板内に投影させた領域の前記第１導電型カソード層側には第１長ライフタイム領域を有し、
前記エッジ終端構造部には、前記活性部内の前記第１長ライフタイム領域のライフタイムよりも短い第２短ライフタイム領域を有するとともに、
前記活性部内の第１長ライフタイム領域が前記エッジ終端構造部側に延長されて張り出す第２長ライフタイム領域を前記エッジ終端構造部の第１導電型半導体層側に備えることを特徴とする半導体装置とする。

耐圧がＸボルトの半導体装置の前記半導体基板の厚さをＴｘ、前記第２長ライフタイム領域の前記エッジ終端構造部内の張り出し距離をＷｘ（μｍ）とすると、Ｗｘ（μｍ）はＷｘ（μｍ）≦Ｔｘ×１００／１３０（μｍ）であると、好ましい。

耐圧１２００ボルト、半導体基板厚さ１３０μｍの前記第２長ライフタイム領域の前記エッジ終端構造部内の張り出し距離Ｗ_１２００が１００μｍ以下であると好ましい。
前記エッジ終端構造部の第２短ライフタイム領域と前記活性部の第１短ライフタイムとが同時に形成される上記半導体装置の製造方法とすると、好ましい。

前記短ライフタイム領域は前記電子線照射とアニール熱処理により形成し、前記長ライフタイム領域は前記電子線照射とアニール熱処理後に前記半導体基板の第２主面側からのレーザーアニール処理により形成すると、好ましい。

前記半導体基板の第２主面側からのレーザーアニール処理は、レーザー光照射の描写機能を用いて、選択的に照射することにより形成すると、好ましい。
前記半導体基板の第２主面側からのレーザーアニール処理は、選択的に照射する領域以外の領域にレーザー光を反射または吸収する膜をマスクとして形成した後、全面にレーザーアニール処理を行うと、好ましい。

本発明によれば、ＦＷＤの順電圧降下が正の温度係数を有し、逆回復動作がソフトリカバリー特性であってジュール発熱による破壊耐量が向上する半導体装置およびその半導体装置の製造方法を提供することができる。

本発明の半導体装置の実施例１にかかるＦＷＤにおけるライフタイム制御状態を示す要部断面図である。 一般的なＦＷＤの逆回復時の電圧と電流の過渡波形図である。 従来のＦＷＤにかかり、電子線照射後にレーザーアニールを行なうことによるライフタイム制御状態を示す要部断面図である。 一般的なＦＷＤの活性部の一部とエッジ終端構造部の要部断面図である。 本発明の半導体装置の実施例１にかかるＦＷＤの、逆回復動作時におけるジュール発熱と長ライフタイム領域の張り出し距離との関係図である。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その１）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その２）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その３）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その４）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その５）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その６）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その７）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その８）。 本発明にかかるＦＷＤの製造方法を説明するためのプロセス工程中の半導体基板の要部断面図である（その９）。

以下、本発明の半導体装置およびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。さらに、本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

本発明の実施例１にかかる半導体装置について、１２００Ｖ耐圧のＦＷＤの一例を図１を参照して説明する。チップ厚Ｔ_１２００が１３０μｍで不純物濃度が１．０×１０^１４ｃｍ^−３のｎ⁻型半導体基板１の裏面側の全面に、ピーク不純物濃度が３．０×１０^１９ｃｍ^−３、深さ０．８μｍのｎ^＋型カソード層４と、表面中央部にピーク不純物濃度が５．０×１０^１６ｃｍ^−３、深さ４μｍのｐ型アノード層２を選択的に形成する。ｐ型アノード層２の表面にアノード電極３が直接接触する領域が活性部１０１となる。活性部１０１の外周にはエッジ終端構造部１０２が取り巻くように配設される。

エッジ終端構造部１０２には、ピーク不純物濃度が１．０×１０^１７ｃｍ^−３、深さ８μｍ、幅２０μｍのｐ領域が、ガードリング７として、ｐ型アノード層２の外周端９から所定の間隔をおいてリング状に１０本形成される。さらに、フィールドプレート８が絶縁膜６に設けられた開口部７ａ（開口部の抜き幅は１０μｍ）を介してガードリング７の表面に接触するように絶縁膜６上に形成される。

図１ではｎ⁻型半導体基板１内のライフタイムが短い領域（以降、短ライフタイム領域Ａ）を斜線ハッチングで示す。その領域Ａの電子のライフタイムを３．１×１０^−７秒、ホールのライフタイムを９．３×１０^−８秒とした。ライフタイムが長い領域（以降、長ライフタイム領域Ｂ）を斜線ハッチング無しで示し、その領域Ｂの電子のライフタイムを１．０×１０^−５秒、ホールのライフタイムを３．０×１０^−６秒とした。なお、短ライフタイム領域Ａと長ライフタイム領域Ｂのライフタイム値の比率Ａ／Ｂは０．００１倍以上０．１倍以下の範囲にすることが好ましい。

長ライフタイム領域Ｂは活性部内のｎ^＋型カソード層４ａと、その延長であるエッジ終端構造部内のｎ^＋型カソード層４ｂの一部を含み、裏面から深さＤを１１μｍとする領域である。ｎ⁻型半導体基板１の残りの領域は短ライフタイム領域Ａである。前述した長ライフタイム領域Ｂの深さＤは、より深い方が順電圧降下Ｖｆは低減し、振動抑制効果が期待できる。しかし、長ライフタイム領域Ｂの深さＤが深すぎるとスイッチング損失の増加を招く。また、ライフタイムキラー量で順電圧降下Ｖｆをコントロールした場合でも局所的にライフタイムを多く入れるためにリーク電流の増加が生じるので、好ましくない。従って、長ライフタイム領域Ｂの深さＤは５μｍ以上７０μｍ以下が好ましい。

また、前述の「長ライフタイム領域Ｂは活性部内のｎ^＋型カソード層４ａと、その延長であるエッジ終端構造部内のｎ^＋型カソード層４ｂの一部を含み」とは、次の意味を持つ。すなわち、長ライフタイム領域Ｂを活性部からエッジ終端構造部側へ延長するように一部張り出させ、エッジ終端構造部の残りの領域は短ライフタイム領域Ａのままとなるようにライフタイムの長短領域を分布させることである。このようなライフタイムの長短領域の配置とすることにより、逆回復時にエッジ終端構造部１０２のｎ^＋型カソード層４ｂ中の注入キャリアを再結合によってより早く消滅させることができる。その結果、ターンオフ時のｐ型アノード層２の外周端９への逆回復電流の集中を緩和させることができる。

一方、短ライフタイム領域Ａについては、活性部１０１とエッジ終端構造部１０２の短ライフタイム領域Ａのライフタイムは、それぞれ長ライフタイム領域Ｂよりも短ければよく、活性部１０１とエッジ終端構造部１０２とでは異なっていても構わない。一方、活性部１０１とエッジ終端構造部１０２の短ライフタイム領域を同じプロセスで同時形成することができれば、プロセスの工程数を増やさなくてもすむ。そのため、チップコストを小さくできるので好ましい。

次に、図１に示す、チップ厚Ｔが１３０μｍで１２００Ｖ耐圧のＦＷＤについて逆回復時の素子破壊の起こし易さと前述の長短ライフタイム領域の分布配置との関係を調べた。まず、逆回復時に素子破壊の起こし易さを示す指標として、ｐ型アノード層２の外周端９で発生するジュール熱Ｊの大きさを用いる。図１で長ライフタイム領域Ｂと短ライフタイム領域Ａの境界の位置を、活性部１０１とエッジ終端構造部１０２の境界を基準位置としてエッジ終端構造部１０２側に張り出させた距離Ｗ_１２００（μｍ）で表す。この距離Ｗ_１２００（μｍ）とｐ型アノード層２の外周端９にて発生するジュール熱Ｊ（ｓｅｃ^−１ｃｍ^−３）の大きさとの関係をデバイスシミュレーションにより評価した。その結果を図５に示す。なお、デバイスシミュレーションには、逆回復電流が最も大きいときに発生するジュール熱Ｊを用いて評価した。

図５によれば、エッジ終端構造部１０２側へ張り出す距離Ｗ_１２００を１００μｍ以下にすると、１００μｍ以上の場合に比べて、ｐ型アノード層２の外周端９において発生するジュール熱Ｊの低減率が大く、ジュール熱Ｊを十分小さくできる。そのため、逆回復動作時の破壊耐量の向上が期待できる。従って、エッジ終端構造部１０２側へ張り出す距離Ｗを１００μｍ以下にすると、図３に示すような距離Ｗがエッジ終端構造部の全域に伸びている従来のＦＷＤよりも逆回復動作時の破壊耐量の向上が期待できることになる。

以上の説明は耐圧Ｘが１２００ＶのＦＷＤの場合のシミュレーション結果である。チップ厚さＴが１３０μｍのとき、短ライフタイム領域Ｂのエッジ終端構造部への張り出し距離Ｗ_１２００は１００μｍ以下とすると、素子破壊を抑制できるという内容である。耐圧Ｘが１７００Ｖ、３３００ＶのＦＷＤでは、高耐圧化とともにチップ厚さＴｘは厚くなるので、それぞれの短ライフタイム領域Ｂのエッジ終端構造部への張り出し距離Ｗｘは、１２００Ｖと同じ比率で変えればよい。すなわち、Ｗｘ／Ｔｘ＝１００（μｍ）／１３０（μｍ）から、張り出し距離Ｗｘは、Ｗｘ＝Ｔｘ×１００／１３０となる。

従って、例えば、耐圧Ｘが１７００Ｖのとき、チップ厚Ｔ_１７００を２００μｍとすると、Ｗ_１７００＝２００μｍ×１００／１３０となり、約１５３μｍである。よって、耐圧１７００Ｖでチップ厚さ２００μｍＦＷＤの長ライフタイム領域の張り出し距離Ｗ_１７００は１５３μｍ以下となる。同様に耐圧Ｘが３３００ＶのＦＷＤでは、チップ厚さＴ_３３００を４５０μｍとすると、長ライフタイム領域の張り出し距離Ｗ_４５０は約３４６μｍとなる。従って、長ライフタイム領域の張り出し距離Ｗ_３３００は３４６μｍ以下となる。

活性部のｎ^＋型カソード層４ａを含む領域に長ライフタイム領域Ｂだけでなく、短ライフタイム領域Ａも併存する構成の場合（すなわち、張り出し距離Ｗがマイナスの場合）、順電圧降下Ｖｆの増加、発振、裏面へのパンチスルーなどによる破壊が生じやすくなる。そのため、本発明にかかる実施例１では活性部からエッジ終端構造部に長ライフタイム領域Ｂが張り出す構造にすることが肝要である。さらに、活性部からエッジ終端構造部に長ライフタイム領域Ｂが張り出す構造であっても、その深さＤに対して張り出し距離Ｗが少ないと、上述の効果は小さくなってしまう。例えば、長ライフタイム領域Ｂの深さＤが境界からエッジ終端構造部側へ張り出す領域Ｂの距離Ｗより大きい構成の場合も、長ライフタイム領域Ｂからの回り込み電流が電流集中箇所に流れてジュール熱が大きくなる。よって、長ライフタイム領域Ｂの深さＤが、境界からエッジ終端構造部側へ張り出す領域Ｂの距離Ｗより小さい構成とすることが好ましい。

以上、実施例１ではＦＷＤについて説明したが、ＩＧＢＴにも前述したＦＷＤのｎ^＋型カソード層４ａ，４ｂをＩＧＢＴのｐコレクタ層に置き換えれば、同様の考え方で適用することができる。

本発明の半導体装置の製造方法について、１２００Ｖ耐圧のＦＷＤの製造方法を図６〜図１４を参照して説明する。図６〜図１４はいずれも、活性部とエッジ終端構造部の境界近傍の要部断面図である。図６〜図１４では、前記図３に示したエッジ終端構造部の電界緩和機構であるガードリングは、直接的には本発明に考え方に関与しないので、図の複雑化を避けるため省略している。

主面が（１００）面の６０Ωｃｍのｎ型ＦＺ法により作製されたシリコン基板２０を材料とし、８０００Å厚の初期酸化膜２１を成長させる（図６）。フォトリソグラフィによりｐ型アノード層２３のパターンに初期酸化膜２１を開口後に厚さ５００Åのスクリーニング酸化膜２２を成長させ、ドーズ量３．０×１０^１３ｃｍ^−２のボロンイオンを１００ｋｅＶの加速エネルギーで注入しｐ型アノード層２３を形成する（図７）。初期酸化膜２１を除去後、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）２４を厚さ１１０００Å形成する（図８）。ＰＳＧ２４に活性部１０１となるコンタクトホールをフォトリソグラフィにより形成し、Ａｌ金属膜をスパッタ蒸着などにより形成する。Ａｌ金属膜が前記コンタクトホール表面に接触する領域がＡｌアノード電極２５となる。

活性部１０１を取り巻くエッジ終端構造部１０２との境界を図９に破線で示す。図９に示す破線の右側がエッジ終端構造部１０２となる（図９）。アノード電極２５の延長膜としてｐ型アノード層２３の外周端２３ａの上方にＰＳＧ２４を介して形成されるＡｌ金属膜はフォトリソグラフィを経てフィールドプレート２５ａとなる。基板表面にポリイミド保護膜２６を塗布し、続いて同膜のフォトリソグラフィによるパターン形成を行う（図１０）。基板裏面を研磨することでシリコン基板厚を１３０μｍにし、裏面にドーズ量１．０×１０^１５ｃｍ^−２のリンイオンを１００ｋｅＶの加速エネルギーで注入してｎ^＋型カソード層２７を形成する（図１１）。

電子線を８０ｋＧｙ、４．６ＭｅＶで照射する。続いて、電子線を照射した基板を、石英管に入れて電気炉によるアニール熱処理（炉アニール）を行う。アニール条件は、３６０℃で１時間であり、短ライフタイム領域Ａ（斜線ハッチング）を基板内全域に形成する（図１２）。続いて、レーザー光照射２９によるレーザーアニールを、ＹＡＧ第２高調波でエネルギー密度１．８Ｊ／ｃｍ^２で２回以上、基板裏面側から選択的に行う。これにより、先の電子線照射で形成された結晶欠陥を一部の領域で回復させ、長ライフタイム領域Ｂ（非斜線ハッチング）を選択的に形成する。

なお、長ライフタイム領域Ｂを選択的に形成する方法として、エッジ終端構造部１０２のｎ^＋型カソード層２７を含む領域の一部に描画機能を用いて裏面からのレーザー光照射２９を選択的に行うことができる（図１３）。これにより、マスク２８のない箇所のみに選択的にレーザー光を照射してレーザーアニールを行い、選択的にライフタイムを回復させることができる
または、銀のようなレーザー反射性の膜もしくはシリコンのようなレーザー吸収性の膜をマスク２８として形成した後、レーザー光照射２９を裏面から全面に行ってもよい。これにより、マスク２８のない箇所のみに選択的にレーザー光照射を行い、選択的にライフタイムを回復させることができる（図１４）。

以上説明した実施例にかかるＦＷＤによれば、順電圧降下が正の温度係数を有し、逆回復動作がソフトリカバリー特性であってジュール発熱による破壊耐量をいっそう向上させることができる。

１ ｎ⁻型半導体基板
１ａ ドリフト層
２，２３ ｐ型アノード層
３ アノード電極
４，４ａ，４ｂ，２７ ｎ^＋型カソード層
５ ｐｎ接合
６ 絶縁膜
７ ガードリング
７ａ 開口部
８ フィールドプレート
９，２３ａ 外周端
２０ シリコン基板
２１ 初期酸化膜
２２ スクリーニング酸化膜
２４ ＰＳＧ
２５ Ａｌアノード電極
２５ａ フィールドプレート
２６ ポリイミド保護膜
２８ マスク
２９ レーザー光照射
１０１ 活性部
１０２ エッジ終端構造部

Claims (7)

1. 第１導電型の半導体基板からなる第１導電型ドリフト層と、
   前記半導体基板の一方の主面側の表層に選択的に配置される高濃度第２導電型アノード層と、
   前記半導体基板の他方の主面の表層の全面に配置される第１導電型カソード層と、
   前記一方の主面側から他方の主面側に主たる電流を流す活性部と、
   該活性部の外周側を取り巻くエッジ終端構造部と、を備え、
   前記活性部を前記半導体基板内に投影させた領域の前記第２導電型アノード層側には第１短ライフタイム領域を有し、
   前記活性部を前記半導体基板内に投影させた領域の前記第１導電型カソード層側には第１長ライフタイム領域を有し、
   前記エッジ終端構造部には、前記活性部内の前記第１長ライフタイム領域のライフタイムよりも短い第２短ライフタイム領域を有するとともに、
   前記活性部内の第１長ライフタイム領域が前記エッジ終端構造部側に延長されて張り出す第２長ライフタイム領域を前記エッジ終端構造部の第１導電型半導体層側に備えることを特徴とする半導体装置。
2. 耐圧がＸボルトの半導体装置の前記半導体基板の厚さをＴｘ、前記第２長ライフタイム領域の前記エッジ終端構造部内の張り出し距離をＷｘ（μｍ）とすると、Ｗｘ（μｍ）はＷｘ（μｍ）≦Ｔｘ×１００／１３０（μｍ）であることを特徴とする請求項１記載の半導体装置。
3. 耐圧１２００ボルト、半導体基板厚さ１３０μｍの前記第２長ライフタイム領域の前記エッジ終端構造部内の張り出し距離Ｗ_１２００が１００μｍ以下であることを特徴とする請求項２に記載の半導体装置。
4. 前記エッジ終端構造部の第２短ライフタイム領域と前記活性部の第１短ライフタイムとが同時に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記短ライフタイム領域は前記電子線照射とアニール熱処理により形成し、前記長ライフタイム領域は前記電子線照射とアニール熱処理後に前記半導体基板の第２主面側からのレーザーアニール処理により形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記半導体基板の第２主面側からのレーザーアニール処理は、レーザー光照射の描写機能を用いて、選択的に照射することにより形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記半導体基板の第２主面側からのレーザーアニール処理は、選択的に照射する領域以外の領域にレーザー光を反射または吸収する膜をマスクとして形成した後、全面にレーザーアニール処理を行うことを特徴とする請求項５に記載の半導体装置の製造方法。

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