CN111373547A - 半导体装置 - Google Patents

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Abstract

半导体装置包括：半导体层，其具有形成有沟槽的主面；第一导电型的主体区域，其在上述半导体层的上述主面的表层部沿上述沟槽的侧壁形成；第二导电型的杂质区域，其在上述主体区域的表层部沿上述沟槽的侧壁形成；栅极绝缘层，其形成于上述沟槽的内壁；栅极电极，其埋入于上述沟槽，隔着上述栅极绝缘层而与上述主体区域以及上述杂质区域对置；接触电极，其从上述沟槽内贯通上述沟槽的侧壁并被引出至上述半导体层的上述主面的表层部，且与上述主体区域以及上述杂质区域电连接；以及埋入绝缘层，其在上述沟槽内介于上述栅极电极以及上述接触电极之间，对上述栅极电极以及上述接触电极进行绝缘。

Description

半导体装置
技术领域
本发明涉及本发明半导体装置。
背景技术
在专利文献1中，公开了具备IGBT(Insulated Gate Bipolar Transistor)的半导体装置。该半导体装置包括具有主面的半导体基板(半导体层)。在半导体基板的主面形成有沟槽。在半导体基板的主面的表层部，沿沟槽的侧壁形成有p型的主体区域。在主体区域的表层部，沿沟槽的侧壁形成有n型的发射极区域(杂质区域)。
在该沟槽的内壁，形成有栅极绝缘层。在沟槽内，经由栅极绝缘层埋入有栅极电极层。在半导体基板的主面，形成有与沟槽空出间隔地使发射极区域露出的接触槽。在该接触槽，埋入有发射极电极(接触电极)。
现有技术文献
专利文献
专利文献1:日本特开2016－225566号公报
发明内容
发明所要解决的课题
在半导体层的表层部埋入有栅极电极以及接触电极的构造中，以不与栅极电极接触的方式与栅极电极空出间隔地形成接触电极。栅极电极以及接触电极之间的距离考虑接触电极的尺寸公差来设定。因此，栅极电极以及接触电极之间的距离不能比根据接触电极的尺寸公差设定的预定值更窄。半导体装置的细微化受到这种问题的妨碍。
本发明一个实施方式提供一种缓和接触电极导致的尺寸公差的限制且能够有助于细微化的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，其包括：半导体层，其具有形成有沟槽的主面；第一导电型的主体区域，其在上述半导体层的上述主面的表层部沿上述沟槽的侧壁形成；第二导电型的杂质区域，其在上述主体区域的表层部沿上述沟槽的侧壁形成；栅极绝缘层，其形成于上述沟槽的内壁；栅极电极，其埋入于上述沟槽，隔着上述栅极绝缘层而与上述主体区域以及上述杂质区域对置；接触电极，其从上述沟槽内贯通上述沟槽的侧壁并被引出至上述半导体层的上述主面的表层部，且与上述主体区域以及上述杂质区域电连接；以及埋入绝缘层，其在上述沟槽内介于上述栅极电极以及上述接触电极之间，对上述栅极电极以及上述接触电极进行绝缘。
根据该半导体装置，不与栅极电极空出间隔地形成接触电极即可，因此能够缓和接触电极的尺寸公差导致的限制。因而能够提高能够有助于细微化的半导体装置。
本发明的上述的或者其它目的、特征以及效果通过参照附图如下叙述的实施方式的说明将会更加清楚。
附图说明
图1是表示本发明的第一实施方式的半导体装置的一部分区域的剖面立体图。
图2是从图1去除半导体层的主面之上的构造后的剖面立体图。
图3是从图2去除发射极接触电极层后的剖面立体图。
图4是从半导体层的主面观察图3的俯视图。
图5是沿图4所示的V-V线的剖视图。
图6是沿图4所示的VI-VI线的剖视图。
图7是表示参考例的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图8是通过模拟来求出电流－电压特性的曲线图。
图9是通过模拟来求出集电极峰值电流的曲线图。
图10A是用于说明图1所示的半导体装置的制造方法的一例的剖面立体图。
图10B是表示图10A之后的工序的剖面立体图。
图10C是表示图10B之后的工序的剖面立体图。
图10D是表示图10C之后的工序的剖面立体图。
图10E是表示图10D之后的工序的剖面立体图。
图10F是表示图10E之后的工序的剖面立体图。
图10G是表示图10F之后的工序的剖面立体图。
图10H是表示图10G之后的工序的剖面立体图。
图10I是表示图10H之后的工序的剖面立体图。
图10J是表示图10I之后的工序的剖面立体图。
图10K是表示图10J之后的工序的剖面立体图。
图10L是表示图10K之后的工序的剖面立体图。
图10M是表示图10L之后的工序的剖面立体图。
图10N是表示图10M之后的工序的剖面立体图。
图11是表示本发明的第二实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图12是表示本发明的第三实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图13是表示本发明的第四实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图14是表示本发明的第五实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图15是表示本发明的第六实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图16是表示本发明的第七实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图17是表示本发明的第八实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图18是表示本发明的第九实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图19是表示本发明的第十实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图20是表示本发明的第十一实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图21是表示本发明的第十二实施方式的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图22是表示本发明的第十三实施方式的半导体装置的一部分区域的剖面立体图。
图23是表示图22所示的半导体装置的一部分区域的剖面立体图，是去除半导体层的主面之上的构造后的图。
图24是图23的俯视图。
图25是沿图24所示的XXV-XXV线的剖视图。
图26是与图22对应的区域的剖面立体图，是表示本发明的第十四实施方式的半导体装置的一部分区域的剖面立体图。
图27是与图25对应的区域的剖视图，是图26所示的半导体装置的一部分区域的剖视图。
图28是与图24对应的区域的俯视图，是表示本发明的第十五实施方式的半导体装置的一部分区域的俯视图。
图29是沿图28所示的XXIX-XXIX线的剖视图。
图30是与图29对应的区域的剖视图，是表示本发明的第十六实施方式的半导体装置的一部分区域的剖视图。
图31是与图29对应的区域的剖视图，是表示本发明的第十七实施方式的半导体装置的一部分区域的剖视图。
图32是与图29对应的区域的剖视图，是表示本发明的第十八实施方式的半导体装置的一部分区域的剖视图。
图33是与图2对应的部分的俯视图，是表示半导体层的变形例的图。
图34是与图4对应的部分的俯视图，是表示栅极埋入绝缘层的变形例的图。
图35是与图4对应的部分的俯视图，是表示发射极接触电极层的变形例的图。
具体实施方式
图1是表示本发明的第一实施方式的半导体装置1的一部分区域的剖面立体图。图2是从图1去除半导体层2的第一主面3之上的构造后的剖面立体图。图3是从图2去除发射极接触电极层51后的剖面立体图。
图4是从半导体层2的第一主面3观察图3的俯视图。图5是沿图4所示的V-V线的剖视图。图6是沿图4所示的VI-VI线的剖视图。在图5以及图6中，也图示了半导体层2的第一主面3之上的构造。
在该方式中，半导体装置1具有具备沟槽栅极型的IGBT(Insulated Gate BipolarTransistor)的基本方式。参照图1～图6，半导体装置1包含n－型的半导体层2。在该方式中，半导体层2由n－型的硅单晶基板构成。硅单晶基板使用经由FZ(FloatingZone)法制造出的n－型的硅单晶的半导体晶圆而形成。
半导体层2具有一侧的第一主面3以及另一侧的第二主面4。半导体层2的厚度也可以为50μm以上且300μm以下。半导体层2的厚度也可以为50μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、或者250μm以上且300μm以下。
在第二主面4的表层部形成有p型的集电极区域5。在第一主面3的表层部形成有n型的电荷累积区域6。电荷累积区域6相对于集电极区域5空出间隔地形成于第一主面3侧。
在半导体层2，在集电极区域5以及电荷累积区域6之间的区域形成有n－型的漂移区域7。漂移区域7在半导体层2由位于集电极区域5以及电荷累积区域6之间的区域形成。在电荷累积区域6的表层部形成有p型的主体区域8。在第一主面3的表层部，空出间隔地形成有多个沟槽栅极电极构造10以及多个沟槽发射极电极构造11。
在图1～图6中，仅示出了彼此相邻的一个沟槽栅极电极构造10以及一个沟槽发射极电极构造11。以下着重于上述一个沟槽栅极电极构造10以及一个沟槽发射极电极构造11的构造来对半导体装置1的构造进行说明。
沟槽栅极电极构造10以及沟槽发射极电极构造11沿任意的第一方向X空出间隔地形成。在俯视下，沟槽栅极电极构造10以及沟槽发射极电极构造11沿与第一方向X交叉的第二方向Y以带状延伸。
更具体而言，俯视是指从第一主面3的法线方向Z(以下简称为“法线方向Z”。)观察的俯视。更具体而言，第二方向Y是与第一方向X正交的方向。第一方向X以及第二方向Y也是第一主面3的切线方向。
沟槽栅极电极构造10以及沟槽发射极电极构造11之间的沟槽间距P0也可以为0.1μm以上且小于0.6μm。沟槽间距P0也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、0.4μm以上且0.5μm以下、或者0.5μm以上且小于0.6μm。沟槽间距P0优选为0.2μm以上且0.4μm以下(例如0.25μm左右)。
沟槽栅极电极构造10包括栅极沟槽12(沟槽)、栅极绝缘层13、栅极电极层14(栅极电极)、多个栅极埋入孔15以及多个栅极埋入绝缘层16(埋入绝缘层)。栅极沟槽12从第一主面3贯通主体区域8以及电荷累积区域6而到达漂移区域7。
栅极沟槽12的深度也可以为2.0μm以上且4.0μm以下。栅极沟槽12的深度也可以为2.0μm以上且2.5μm以下、2.5μm以上且3.0μm以下、3.0μm以上且3.5μm以下、或者3.5μm以上且4.0μm以下。栅极沟槽12的深度优选为2.5μm以上且3.5μm以下(例如3.0μm左右)。
栅极沟槽12的第一方向宽度也可以为0.5μm以上且1.5μm以下。栅极沟槽12的第一方向宽度也可以为0.5μm以上且0.75μm以下、0.75μm以上且1.0μm以下、1.0μm以上且1.25μm以下、或者1.25μm以上且1.5μm以下。栅极沟槽12的第一方向宽度优选为0.5μm以上且1.0μm以下(例如0.75μm左右)。
栅极绝缘层13也可以包含氧化硅。栅极绝缘层13沿栅极沟槽12的内壁面形成为膜状。栅极绝缘层13在栅极沟槽12内划分凹状的空间。
栅极电极层14可以包含导电性的多晶硅。栅极电极层14由栅极电压控制。栅极电极层14隔着栅极绝缘层13埋入栅极沟槽12。更具体而言，栅极电极层14在栅极沟槽12内埋入由栅极绝缘层13划分出的凹状的空间。栅极电极层14的上端部相对于主体区域8的底部位于第一主面3侧。
在该方式中，多个栅极埋入孔15沿第二方向Y空出间隔地形成于栅极电极层14的主面。由此，栅极电极层14的上端部具有包括多个栅极埋入孔15的凹凸构造。
彼此相邻的多个栅极埋入孔15的间隔也可以为大于0μm且10μm以下。彼此相邻的多个栅极埋入孔15的间隔也是在栅极电极层14由彼此相邻的两个栅极埋入孔15夹着的部分的第二方向Y的宽度。彼此相邻的多个栅极埋入孔15的间隔也可以为大于0μm且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
在该方式中，各栅极埋入孔15的侧壁由栅极绝缘层13以及栅极电极层14划分。各栅极埋入孔15的底壁由栅极电极层14划分。各栅极埋入孔15的底壁在法线方向Z上位于第一主面3以及主体区域8的底部之间的区域。
参照图6，各栅极埋入孔15形成为底面积比开口面积小的锥形形状。栅极电极层14的主面以及栅极埋入孔15的侧壁在栅极电极层14内所成的角度θ也可以为大于90°且105°以下(例如102°左右)。
多个栅极埋入绝缘层16在栅极沟槽12内分别埋入栅极电极层14的表层部。更具体而言，多个栅极埋入绝缘层16分别埋入于多个栅极埋入孔15。各栅极埋入绝缘层16从栅极沟槽12的开口露出。
沟槽发射极电极构造11包括发射极沟槽17(第二沟槽)、发射极绝缘层18(内壁绝缘层)、发射极电极层19(埋入电极)、发射极埋入孔20以及发射极埋入绝缘层21(第二埋入绝缘层)。发射极沟槽17从第一主面3贯通主体区域8以及电荷累积区域6而到达漂移区域7。
发射极沟槽17的深度也可以为2.0μm以上且4.0μm以下。发射极沟槽17的深度也可以为2.0μm以上且2.5μm以下、2.5μm以上且3.0μm以下、3.0μm以上且3.5μm以下、或者3.5μm以上且4.0μm以下。发射极沟槽17的深度优选为2.5μm以上且3.5μm以下(例如3.0μm左右)。发射极沟槽17的深度优选为与栅极沟槽12的深度大致相等。
发射极沟槽17的第一方向宽度也可以为0.5μm以上且1.5μm以下。发射极沟槽17的第一方向宽度也可以为0.5μm以上且0.75μm以下、0.75μm以上且1.0μm以下、1.0μm以上且1.25μm以下、或者1.25μm以上且1.5μm以下。发射极沟槽17的第一方向宽度优选为0.5μm以上且1.0μm以下(例如0.75μm左右)。发射极沟槽17的第一方向宽度优选为与栅极沟槽12的第一方向宽度大致相等。
发射极绝缘层18也可以包含氧化硅。发射极绝缘层18沿发射极沟槽17的内壁面形成为膜状。发射极绝缘层18在发射极沟槽17内划分凹状的空间。
发射极电极层19也可以包含导电性的多晶硅。发射极电极层19由发射极电压控制。发射极电压具有小于栅极电压的电压值。发射极电压也可以是基准电压(例如接地电压)。
发射极电极层19隔着发射极绝缘层18埋入发射极沟槽17。更具体而言，发射极电极层19在发射极沟槽17内埋入由发射极绝缘层18划分出的凹状的空间。
在该方式中，发射极埋入孔20以挖掘发射极电极层19的主面的大致整面的方式形成。换言之，发射极电极层19埋入至由发射极绝缘层18划分出的凹状的空间的深度方向中途部。
在该方式中，发射极埋入孔20的侧壁由发射极绝缘层18划分。发射极埋入孔20的底壁由发射极电极层19划分。发射极埋入孔20的底壁在法线方向Z上位于第一主面3以及主体区域8的底部之间的区域。也就是，发射极电极层19的上端部相对于主体区域8的底部位于第一主面3侧。发射极埋入孔20的深度在法线方向Z上也可以与栅极埋入孔15的深度大致相等。
发射极埋入绝缘层21在发射极沟槽17内埋入发射极电极层19的表层部。更具体而言，发射极埋入绝缘层21埋入发射极埋入孔20。由此，发射极埋入绝缘层21密封发射极电极层19。发射极埋入绝缘层21从发射极沟槽17的开口露出。
在主体区域8的表层部沿栅极沟槽12的侧壁的区域中，形成有n+型的发射极区域25(杂质区域)。更具体而言，发射极区域25在第一方向X上沿栅极沟槽12的一侧的侧壁以及另一侧的侧壁形成多个。多个发射极区域25分别形成为沿第二方向Y延伸的帯状。发射极区域25与栅极沟槽12的侧壁相接。发射极区域25也与发射极沟槽17的侧壁相接。
在第一主面3的表层部沿栅极沟槽12的侧壁的区域中，从第一主面3朝向第二主面4侧依次形成有发射极区域25、主体区域8、电荷累积区域6以及漂移区域7。在主体区域8，在隔着栅极绝缘层13而与栅极电极层14对置的区域形成有IGBT的通道CH。
参照图3以及图4，在第一主面3的表层部形成有多个第一接触孔31。多个第一接触孔31沿第二方向Y空出间隔地形成。多个第一接触孔31分别形成为沿第一方向X延伸的帯状。各第一接触孔31的第二方向宽度比栅极沟槽12的第二方向宽度小。各第一接触孔31的第一方向宽度栅极沟槽12的第一方向宽度大。
更具体而言，各第一接触孔31从对应的栅极埋入绝缘层16的内方区域贯通栅极沟槽12的侧壁并被引出至第一主面3的表层部。在该方式中，各第一接触孔31在第一方向X上从栅极埋入绝缘层16的内方区域贯通栅极沟槽12的一侧的侧壁以及另一侧的侧壁。各第一接触孔31的第二方向宽度比对应的栅极埋入绝缘层16的第二方向宽度小。
各第一接触孔31还具有从栅极沟槽12的一侧的侧壁朝向发射极沟槽17引出的引出部32。各引出部32从第一主面3的表层部贯通发射极沟槽17的侧壁，并到达发射极沟槽17内。在该方式中，各引出部32在第一方向X上贯通发射极沟槽17的一侧的侧壁以及另一侧的侧壁。
各第一接触孔31具有在俯视下与栅极电极层14交叉的第一交叉区域33。在第一交叉区域33，各第一接触孔31的侧壁以及底壁由栅极埋入绝缘层16划分。
各第一接触孔31具有在俯视下与发射极电极层19交叉的第二交叉区域34。在第二交叉区域34，各第一接触孔31的侧壁以及底壁由发射极埋入绝缘层21划分。
各第一接触孔31具有连接区域35，该连接区域35在俯视下在栅极沟槽12以及发射极沟槽17之间的区域连接第一交叉区域33以及第二交叉区域34。在连接区域35，各第一接触孔31的侧壁以及底壁由半导体层2划分。
各第一接触孔31的侧壁在第一交叉区域33、第二交叉区域34以及连接区域35形成于同一面。各第一接触孔31的底壁在第一交叉区域33、第二交叉区域34以及连接区域35形成于同一面。
各第一接触孔31的底壁形成于第一主面3以及主体区域8的底部之间的区域。更具体而言，各第一接触孔31的底壁形成于主体区域8的底部以及发射极区域25的底部之间的区域。
多个第一接触孔31的配置是任意的。多个第一接触孔31也可以沿第二方向Y等间隔地形成。多个第一接触孔31也可以沿第二方向Y非等间隔地形成。
在主体区域8沿各第一接触孔31的底壁的区域中，形成有p+型的接触区域36。接触区域36也可以在主体区域8形成于沿各第一接触孔31的底壁以及侧壁的区域。接触区域36在主体区域8形成于在法线方向Z上比发射极区域2深的区域。
接触区域36具有从第一接触孔31的底壁露出的露出面。接触区域36的露出面形成于第一主面3以及主体区域8的底部之间的区域。更具体而言，接触区域36的露出面形成于主体区域8的底部以及发射极区域25的底部之间的区域。进一步具体而言，接触区域36的露出面形成于发射极电极层19的上表面以及发射极区域25的底部之间的区域。
在图1～图3中，示出了通过一次离子注入而在第一接触孔31的底面较浅地形成接触区域36的例子。但是，也可以通过调整离子注入的次数、离子注入的能量，更深地形成接触区域36。
再次参照图1，在第一主面3之上形成有层间绝缘层41(绝缘层)。层间绝缘层41包覆沟槽栅极电极构造10以及沟槽发射极电极构造11。层间绝缘层41包覆从栅极沟槽12露出的栅极埋入绝缘层16、以及从发射极沟槽17露出的发射极埋入绝缘层21。
层间绝缘层41也可以包含氧化膜(SiO2膜)或者氮化膜(SiN膜)。层间绝缘层41也可以具有包括氧化膜(SiO2膜)以及氮化膜(SiN膜)的层叠构造。氧化膜(SiO2膜)也可以包括含有硼及磷的BPSG(Boron Phosphorus Silicon Glass)膜、以及/或者含有磷的PSG(Phosphorus Silicon Glass)膜。
层间绝缘层41也可以具有包括从第一主面3依次层叠的BPSG膜以及PSG膜的层叠构造。BPSG膜的厚度也可以为
Figure BDA0002503685870000101
以上且
Figure BDA0002503685870000102
以下(例如
Figure BDA0002503685870000103
左右)。PSG膜的厚度也可以为
Figure BDA0002503685870000104
以上且
Figure BDA0002503685870000105
以下(例如
Figure BDA0002503685870000106
左右)。
在层间绝缘层41形成有多个第二接触孔42。多个第二接触孔42分别与对应的第一接触孔31连通。也就是，多个第二接触孔42沿第二方向Y空出间隔地形成，且分别形成为沿第一方向X延伸的帯状。
多个第二接触孔42贯通层间绝缘层41，分别与对应的第一接触孔31连通。由此，多个第二接触孔42在与对应的第一接触孔31之间形成一个发射极接触孔31、42。
各第二接触孔42的第二方向宽度也可以为各第一接触孔31的第二方向宽度以上。也就是，各第二接触孔42的第二方向宽度既可以与各第一接触孔31的第二方向宽度相等、也可以大于各第一接触孔31的第二方向宽度。在各第二接触孔42的第二方向宽度大于各第一接触孔31的第二方向宽度的情况下，各第二接触孔42的内壁面也可以包围对应的第一接触孔31的内壁面。
多个第二接触孔42的配置是任意的，根据第一接触孔31的配置来调整。多个第二接触孔42也可以沿第二方向Y等间隔地形成。多个第二接触孔42也可以沿第二方向Y非等间隔地形。
在层间绝缘层41之上，形成有作为第一主面电极层的发射极主面电极层43。发射极主面电极层43从层间绝缘层41之上进入第二接触孔42以及第一接触孔31(也就是，发射极接触孔31、42)。
发射极主面电极层43也可以具有包括从层间绝缘层41侧依次层叠的第一电极层44以及第二电极层45的层叠构造。第一电极层44形成第二电极层45的基础层。第一电极层44形成为抑制第二电极层45的扩散的势垒电极层。
第一电极层44沿层间绝缘层41的主面形成为膜状。第一电极层44进入发射极接触孔31、42内。第一电极层44在发射极接触孔31、42内形成为膜状。第一电极层44在发射极接触孔31、42内划分凹状的空间。第一电极层44在发射极接触孔31、42内与主体区域8、发射极区域25以及接触区域36连接。
第一电极层44也可以具有包括从第一主面3侧依次层叠的钛层以及氮化钛层的层叠构造。第一电极层44也可以具有包括钛层或者氮化钛层的单层构造。
第二电极层45在第一电极层44之上形成为膜状。第二电极层45在发射极接触孔31、42内进入由第一电极层44划分出的凹状的空间。第二电极层45经由第一电极层44而与主体区域8、发射极区域25以及接触区域36电连接。第二电极层45也可以包含钨层。
在发射极主面电极层43包覆层间绝缘层41的主面的部分也可以由包含与第二电极层45不同的导电材料的第三电极层形成。该情况下，第三电极层以包覆第二电极层45的方式形成于层间绝缘层41之上。
第三电极层也可以包含镍、钯、铝、铜、铝合金以及铜合金中的至少一种。第三电极层也可以分别包括作为铝合金的一例的Al－Si－Cu(铝－硅－铜)合金、Al－Si(铝－硅)合金以及Al－Cu(铝－铜)合金中的至少一种。第三电极层优选由以铝为主的成分所含的导电材料构成。
在该方式中，在发射极主面电极层43，由位于多个第一接触孔31内的部分形成多个发射极接触电极层51(接触电极)。由此，参照图1～图6，多个发射极接触电极层51形成有埋入到半导体层2的表层部的构造。
多个发射极接触电极层51分别与多个第一接触孔31的排列以及形状对应的排列以及形状。也就是，多个发射极接触电极层51沿第二方向Y空出间隔地形成，且分别形成为沿第一方向X延伸的帯状。
各发射极接触电极层51的第二方向宽度比栅极沟槽12的第二方向宽度小。各发射极接触电极层51的第一方向宽度比栅极沟槽12的第一方向宽度大。
各发射极接触电极层51从对应的栅极埋入绝缘层16的内方区域贯通栅极沟槽12的侧壁并被引出至第一主面3的表层部。在该方式中，各发射极接触电极层51在第一方向X上从栅极埋入绝缘层16的内方区域贯通栅极沟槽12的一侧的侧壁以及另一侧的侧壁。各发射极接触电极层51的第二方向宽度比对应的栅极埋入绝缘层16的第二方向宽度小。
各发射极接触电极层51还具有从栅极沟槽12的一侧的侧壁朝向发射极沟槽17引出的引出部52。各引出部52从第一主面3的表层部贯通发射极沟槽17的侧壁，并到达发射极沟槽17内。在该方式中，各引出部52在第一方向X上贯通发射极沟槽17的一侧的侧壁以及另一侧的侧壁。
各发射极接触电极层51具有在俯视下与栅极电极层14交叉的第一交叉区域53。在第一交叉区域53，各发射极接触电极层51在法线方向Z以及第二方向Y上隔着栅极埋入绝缘层16而与栅极电极层14对置。各发射极接触电极层51通过栅极埋入绝缘层16而与栅极电极层14绝缘。
各发射极接触电极层51具有在俯视下与发射极电极层19交叉的第二交叉区域54。在第二交叉区域54，各发射极接触电极层51在法线方向Z上隔着发射极埋入绝缘层21而与发射极电极层19对置。各发射极接触电极层51通过发射极埋入绝缘层21而与发射极电极层19绝缘。
各发射极接触电极层51具有连接区域55，该连接区域55在俯视下在栅极沟槽12以及发射极沟槽17之间的区域连接第一交叉区域53以及第二交叉区域54。在连接区域55，各发射极接触电极层51与主体区域8、发射极区域25以及接触区域36连接。
参照图5，介于各发射极接触电极层51以及栅极电极层14之间的栅极埋入绝缘层16的厚度也可以与介于各发射极接触电极层51以及发射极电极层19之间的发射极埋入绝缘层21的厚度大致相等。
在半导体层2的第二主面4之上，形成有作为第二主面电极层的集电极电极层61。集电极电极层61与集电极区域5连接。虽然未图示，但也可以在层间绝缘层41之上形成具有与发射极主面电极层43相同的构造的栅极主面电极层。栅极主面电极层也可以经由形成于层间绝缘层41的栅极接触孔而与栅极电极层14电连接。
图7是表示参考例的半导体装置62的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。在参考例的半导体装置62中，对于与半导体装置1对应的构造，标注同一参照符号并省略说明。
参考例的半导体装置62包括接触孔63以及发射极接触电极层64，来代替第一接触孔31以及发射极接触电极层51。接触孔63在第一主面3的表层部形成于栅极沟槽12以及发射极沟槽17之间的区域。
接触孔63从栅极沟槽12以及发射极沟槽17空出间隔地形成。接触孔63在俯视下形成为沿第二方向Y延伸的帯状。发射极接触电极层64埋入接触孔63。
接触孔63的第一方向宽度PA大于0.2μm。接触孔63以及栅极沟槽12之间的间距PB大于0.2μm。接触孔63以及发射极沟槽17之间的间距PC大于0.2μm。也就是，栅极沟槽12以及发射极沟槽17之间的沟槽间距PX大于0.6μm。
一般考虑发射极接触电极层64的尺寸公差来设定间距PB以及间距PC。在参考例的半导体装置62中，沟槽间距PX根据发射极接触电极层64的尺寸公差而设定为大于0.6μm的预定值。因此，在参考例的半导体装置62中，不能使沟槽间距PX小于0.6μm。
也就是，沟槽间距PX的窄间距化受到上述尺寸公差妨碍。因此，无法提高栅极沟槽12以及发射极沟槽17之间的空穴累积效果。其结果，开关速度、耐压等电的特性受到限制。
针对于此，在半导体装置1中，发射极接触电极层51在第一主面3的表层部具有隔着栅极埋入绝缘层16而与栅极电极层14交叉的构造。由此，不与栅极电极层14空出间隔地形成发射极接触电极层51即可，因此能够缓和发射极接触电极层51的尺寸公差导致的限制。其结果，能够缩小栅极沟槽12以及发射极沟槽17之间的沟槽间距P0。
根据半导体装置1，能够实现0.2μm以上且0.4μm以下(例如0.25μm左右)的沟槽间距P0。由此，能够实现栅极沟槽12以及发射极沟槽17的窄间距化，因此能够提供能够有助于细微化的半导体装置1。
另外，由于能够实现栅极沟槽12以及发射极沟槽17的窄间距化，因此能够提高栅极沟槽12以及发射极沟槽17之间的空穴累积效果。由此，能够得到图8以及图9所示的电的特性。
图8是通过模拟来求出电流－电压特性的曲线图。在图8中，纵轴是集电极电流IC[A]，横轴是集电极-发射极电压VCE[V]。
图8示出了第一特性L1以及第二特性L2。第一特性L1表示参考例的半导体装置62的特性。第二特性L2表示半导体装置1的特性。第一特性L1以及第二特性L2均表示使集电极-发射极电压VCE从0V变化至2V时的电流－电压特性。
参照第一特性L1，在参考例的半导体装置62中，集电极电流IC为200A、400A、600A以及800A时的集电极-发射极电压VCE分别是0.96V、1.22V、1.42V以及1.61V。
参照第二特性L2，在半导体装置1中，集电极电流IC为200A、400A、600A以及800A时的集电极-发射极电压VCE分别是0.86V、1.06V、1.22V以及1.37V。
如上所述可知，根据半导体装置1，与参考例的半导体装置62相比，能够降低上升所需要的集电极-发射极电压VCE，因此能够提高开关速度。
图9是通过模拟来求出集电极峰值电流ICP的曲线图。在图9中，纵轴是集电极电流IC[A]，横轴是集电极-发射极电压VCE[V]。
图9示出第一特性L11以及第二特性L12。第一特性L11表示参考例的半导体装置62的电流－电压特性。第二特性L12表示半导体装置1的电流－电压特性。第一特性L11以及第二特性L12均表示使集电极-发射极电压VCE从0V变化至15V时的特性。
参照第一特性L11，在参考例的半导体装置62中，集电极-发射极电压VCE为10V以上且15V以下时的集电极峰值电流ICP大于5000A。
参照第二特性L12，在半导体装置1中，集电极-发射极电压VCE为10V以上且15V以下时的集电极峰值电流ICP小于5000A(4500A以上且小于5000A)。
如上所述可知，根据半导体装置1，与参考例的半导体装置62相比，能够降低集电极峰值电流ICP，因此能够提高短路耐量。
图10A～图10N是用于说明半导体装置1的制造方法的一例的剖面立体图。图10A～图10N是与图1对应的部分的剖面立体图。
参照图10A，首先，准备n－型的半导体层2。接着，在半导体层2内形成p型的集电极区域5以及n型的电荷累积区域6。集电极区域5通过相对于半导体层2的第二主面4导入p型杂质而形成。集电极区域5也可以通过经由离子注入掩模(未图示)的离子注入法来形成于半导体层2的第二主面4的表层部。
电荷累积区域6通过相对于第一主面3导入n型杂质而形成。电荷累积区域6也可以通过经由离子注入掩模(未图示)的离子注入法来形成于第一主面3的表层部。
接着，参照图10B，在第一主面3之上形成具有预定图案的掩模71。掩模71具有多个开口72，该多个开口72使应该形成栅极沟槽12以及发射极沟槽17的区域露出。
接着，参照图10C，从第一主面3除去半导体层2的不需要的部分。半导体层2的不需要的部分也可以通过经由掩模71的蚀刻法(例如湿式蚀刻法)来除去。由此，形成栅极沟槽12以及发射极沟槽17。之后，除去掩模71。
接着，参照图10D，以包覆第一主面3的方式形成成为栅极绝缘层13以及发射极绝缘层18的基底的基底绝缘层73。基底绝缘层73也可以通过相对于第一主面3进行的氧化处理法来形成。
氧化处理法也可以是热氧化处理法或者湿式氧化处理法。基底绝缘层73也可以包含氧化硅。基底绝缘层73也可以通过CVD(chemical vapor deposition)法来形成，来代替氧化处理法。
接着，参照图10E，在第一主面3之上形成成为栅极电极层14以及发射极电极层19的基底的第一基底导电体层74。第一基底导电体层74也可以是导电性的多晶硅层。第一基底导电体层74也可以通过CVD法来形成。CVD法也可以是LP－CVD(Low Pressure-CVD)法。
接着，除去第一基底导电体层74的不需要的部分。第一基底导电体层74的不需要的部分至少除去至基底绝缘层73露出。第一基底导电体层74的不需要的部分也可以通过蚀刻法(例如湿式蚀刻法)来除去。
第一基底导电体层74的不需要的部分也可以在第一基底导电体层74的主面通过CMP(Chemical Mechanical Polishing)法而平坦化之后，通过蚀刻法(例如湿式蚀刻法)来除去。
接着，参照图10F，在第一主面3之上形成具有预定图案的掩模75。掩模75具有多个开口76，该多个开口76使应该形成栅极埋入孔15以及发射极埋入孔20的区域露出。
接着，除去栅极电极层14的不需要的部分以及发射极电极层19的不需要的部分。栅极电极层14的不需要的部分以及发射极电极层19的不需要的部分也可以通过经由掩模75的蚀刻法(例如湿式蚀刻法)来除去。由此，形成栅极埋入孔15以及发射极埋入孔20。
之后，参照图10G，除去掩模75。栅极埋入孔15以及发射极埋入孔20分别经由不同的掩模(未图示)而形成。即，也可以形成具有相互不同的深度的栅极埋入孔15以及发射极埋入孔20。
接着，参照图10H，在第一主面3之上形成成为栅极埋入绝缘层16以及发射极埋入绝缘层21的基底的基底绝缘层77。基底绝缘层77也可以包含氧化硅。基底绝缘层77也可以通过CVD法来形成。CVD法也可以是LP－CVD法。
接着，参照图10I，除去基底绝缘层77的不需要的部分。基底绝缘层73的不需要的部分也可以通过蚀刻法(例如湿式蚀刻法)来除去。由此，形成栅极埋入绝缘层16以及发射极埋入绝缘层21。
在该工序中，在基底绝缘层73也除去包覆第一主面3的部分。由此，形成栅极绝缘层13以及发射极绝缘层18。另外，由此，形成沟槽栅极电极构造10以及沟槽发射极电极构造11。
接着，参照图10J，在半导体层2内形成p型的主体区域8以及n+型的发射极区域25。主体区域8通过相对于第一主面3导入p型杂质而形成。主体区域8也可以通过经由离子注入掩模(未图示)的离子注入法来形成于第一主面3的表层部。
发射极区域25通过相对于第一主面3导入n型杂质而形成。发射极区域25也可以通过经由离子注入掩模(未图示)的离子注入法来形成于第一主面3的表层部。
接着，参照图10K，在第一主面3之上形成有层间绝缘层41。层间绝缘层41以包覆沟槽栅极电极构造10以及沟槽发射极电极构造11的方式形成于第一主面3之上。该工序也可以包括通过CVD法从第一主面3之上依次形成BPSG膜(例如
Figure BDA0002503685870000171
)以及PSG膜(例如
Figure BDA0002503685870000172
)的工序。
接着，参照图10L，在层间绝缘层41之上形成具有预定图案的掩模78。掩模78具有多个开口79，该多个开口79使应该形成第一接触孔31以及第二接触孔42的区域。
接着，参照图10M，除去层间绝缘层41的不需要的部分、栅极埋入绝缘层16的不需要的部分以及发射极埋入绝缘层21的不需要的部分。层间绝缘层41等的不需要的部分也可以通过经由掩模78的蚀刻法(例如干式蚀刻法)来除去。
并且，在该工序中，除去层间绝缘层41等的不需要的部分之后，除去半导体层2的不需要的部分。半导体层2的不需要的部分也可以通过经由掩模78的蚀刻法(例如干式蚀刻法)来除去。
由此，在第一主面3形成第一接触孔31，在层间绝缘层41形成与第一接触孔31连通的第二接触孔42。之后，除去掩模78。
接着，在第一主面3的表层部形成接触区域36。更具体而言，接触区域36在主体区域8的表层部形成于沿第一接触孔31的底壁的区域。接触区域36也可以形成于沿第一接触孔31的侧壁以及底壁的区域。
接触区域36通过相对于第一接触孔31导入p型杂质而形成。接触区域36也可以通过经由离子注入掩模(未图示)的离子注入法来导入第一接触孔31。由此，形成沿第一接触孔31的底壁的接触区域36。
接触区域36也可以通过在图10J的工序中相对于第一主面3导入p型杂质而形成。该情况下，接触区域36也可以通过经由离子注入掩模(未图示)的离子注入法来形成于第一主面3的表层部。该工序中，也形成沿第一接触孔31的底壁的接触区域36。
接着，参照图10N，层间绝缘层41之上形成发射极主面电极层43。该工序包括在层间绝缘层41之上依次形成第一电极层44以及第二电极层45的工序。
形成第一电极层44的工序包括在层间绝缘层41之上依次形成钛层以及氮化钛层的工序。钛层以及氮化钛层也可以分别通过溅射法、CVD法形成。形成第二电极层45的工序包括在第一电极层44之上形成钨层的工序。钨层也可以通过CVD法来形成。
由此，在层间绝缘层41之上形成发射极主面电极层43。并且，通过在发射极主面电极层43中进入到第一接触孔31的部分，形成发射极接触电极层51。另外，在半导体层2的第二主面4形成有集电极电极层61。经过包括以上的工序，形成半导体装置1。
图11是表示本发明的第二实施方式的半导体装置81的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图11，在该方式中，各第一接触孔31在俯视下仅与栅极沟槽12交叉。各第一接触孔31的引出部32与发射极沟槽17空出间隔地形成。也就是，引出部32未到达发射极沟槽17。
在该方式中，各发射极接触电极层51在俯视下仅与栅极沟槽12交叉。各发射极接触电极层51的引出部52与发射极沟槽17空出间隔地形成。也就是，引出部52未到达发射极沟槽17。
以上，根据半导体装置81，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置81。
图12是表示本发明的第三实施方式的半导体装置91的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图12，在该方式中，多个第一接触孔31包括第一接触孔92A以及第一接触孔92B。第一接触孔92A在俯视下仅与栅极沟槽12交叉。第一接触孔92B在俯视下仅与发射极沟槽17。
在该方式中，多个发射极接触电极层51包括发射极接触电极层93A以及发射极接触电极层93B。发射极接触电极层93A埋入于第一接触孔92A。发射极接触电极层93A在俯视下仅与栅极沟槽12交叉。发射极接触电极层93B埋入于第一接触孔92B。发射极接触电极层93B在俯视下仅与发射极沟槽17交叉。
以上，根据半导体装置91，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置91。
图13是表示本发明的第四实施方式的半导体装置101的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图13，在该方式中，半导体装置101包括沟槽发射极电极构造102，来代替沟槽发射极电极构造11。沟槽发射极电极构造102具有与沟槽栅极电极构造10相同的构造。
更具体而言，沟槽发射极电极构造102包括发射极沟槽103、发射极绝缘层104、发射极电极层105、多个发射极埋入孔106以及多个发射极埋入绝缘层107。
发射极沟槽103、发射极绝缘层104、发射极电极层105、发射极埋入孔106以及发射极埋入绝缘层107分别具有与栅极沟槽12、栅极绝缘层13、栅极电极层14、栅极埋入孔15以及栅极埋入绝缘层16相同的构造。省略对于沟槽发射极电极构造102的具体的说明。
在该方式中，各第一接触孔31具有在俯视下与栅极电极层14交叉的第一交叉区域108。在第一交叉区域108，各第一接触孔31的侧壁以及底壁由栅极埋入绝缘层16划分。
各第一接触孔31具有在俯视下与发射极电极层105交叉的第二交叉区域109。在第二交叉区域109，各第一接触孔31的侧壁以及底壁由发射极埋入绝缘层107划分。
各第一接触孔31具有连接区域110，该连接区域110在俯视下在栅极沟槽12以及发射极沟槽17之间的区域连接第一交叉区域108以及第二交叉区域109。在连接区域110，各第一接触孔31的侧壁以及底壁由半导体层2划分。
各第一接触孔31的侧壁在第一交叉区域108、第二交叉区域109以及连接区域110形成于同一面。各第一接触孔31的底壁在第一交叉区域108、第二交叉区域109以及连接区域110形成于同一面。
在该方式中，各发射极接触电极层51具有在俯视下与栅极电极层14交叉的第一交叉区域111。在第一交叉区域111，各发射极接触电极层51在法线方向Z以及第二方向Y上隔着栅极埋入绝缘层16而与栅极电极层14对置。各发射极接触电极层51通过栅极埋入绝缘层16而与栅极电极层14绝缘。
各发射极接触电极层51具有在俯视下与发射极电极层105交叉的第二交叉区域112。在第二交叉区域112，各发射极接触电极层51在法线方向Z以及第二方向Y上隔着发射极埋入绝缘层107而与发射极电极层105对置。各发射极接触电极层51通过发射极埋入绝缘层107而与发射极电极层105绝缘。
各发射极接触电极层51具有连接区域113，该连接区域113在俯视下在栅极沟槽12以及发射极沟槽17之间的区域连接第一交叉区域111以及第二交叉区域112。在连接区域113，各发射极接触电极层51与主体区域8、发射极区域25以及接触区域36连接。
以上，根据半导体装置101，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置101。
图14是表示本发明的第五实施方式的半导体装置121的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置101叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图14，在该方式中，各第一接触孔31在俯视下仅与栅极沟槽12交叉。各第一接触孔31的引出部32与发射极沟槽17空出间隔地形成。也就是，引出部32未到达发射极沟槽17。
在该方式中，各发射极接触电极层51在俯视下仅与栅极沟槽12交叉。各发射极接触电极层51的引出部52与发射极沟槽17空出间隔地形成。也就是，引出部52未到达发射极沟槽17。
这种方式的情况下，如图14所示，沟槽发射极电极构造102并非必须包括发射极埋入孔106以及发射极埋入绝缘层107。
以上，根据半导体装置121，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置121。
图15是表示本发明的第六实施方式的半导体装置131的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置101叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图15，在该方式中，多个第一接触孔31包括第一接触孔132A以及第一接触孔132B。第一接触孔132A在俯视下仅与栅极沟槽12交叉。第一接触孔132B在俯视下仅与发射极沟槽17交叉。
在该方式中，多个发射极接触电极层51包括发射极接触电极层133A以及发射极接触电极层133B。发射极接触电极层133A埋入于第一接触孔132A。发射极接触电极层133A在俯视下仅与栅极沟槽12交叉。发射极接触电极层133B埋入于第一接触孔132B。发射极接触电极层133B在俯视下仅与发射极沟槽17交叉。
以上，根据半导体装置131，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置131。
图16是表示本发明的第七实施方式的半导体装置141的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图16，在该方式中，半导体装置141包括第二沟槽栅极电极构造142，来代替沟槽发射极电极构造11。第二沟槽栅极电极构造142具有与沟槽栅极电极构造10相同的构造。
更具体而言，第二沟槽栅极电极构造142包括第二栅极沟槽143、第二栅极绝缘层144、第二栅极电极层145、多个第二栅极埋入孔146以及多个第二栅极埋入绝缘层147。第二栅极电极层145形成与栅极电极层14相同的电位。
第二栅极沟槽143、第二栅极绝缘层144、第二栅极电极层145、第二栅极埋入孔146以及第二栅极埋入绝缘层147分别具有与栅极沟槽12、栅极绝缘层13、栅极电极层14、栅极埋入孔15以及栅极埋入绝缘层16相同的构造。省略对于第二沟槽栅极电极构造142的具体的说明。
在主体区域8的表层部沿第二栅极沟槽143的侧壁的区域中，形成有n+型的发射极区域25。发射极区域25在第一方向X上沿第二栅极沟槽143的一侧的侧壁以及另一侧的侧壁形成多个。多个发射极区域25分别形成为沿第二方向Y延伸的帯状。
在该方式中，沿栅极沟槽12的侧壁形成的发射极区域25与沿第二栅极沟槽143的侧壁形成的发射极区域25一体地形成。也就是，在栅极沟槽12以及第二栅极沟槽143之间的区域，由栅极沟槽12以及第二栅极沟槽143共有发射极区域25。
各第一接触孔31具有在俯视下与栅极电极层14交叉的第一交叉区域148。在第一交叉区域148，各第一接触孔31的侧壁以及底壁由栅极埋入绝缘层16划分。
各第一接触孔31具有在俯视下与第二栅极电极层145交叉的第二交叉区域149。在第二交叉区域149，各第一接触孔31的侧壁以及底壁由第二栅极埋入绝缘层147划分。
各第一接触孔31具有连接区域150，该连接区域150在俯视下在栅极沟槽12以及第二栅极沟槽143之间的区域连接第一交叉区域148以及第二交叉区域149。在连接区域150，各第一接触孔31的侧壁以及底壁由半导体层2划分。
各第一接触孔31的侧壁在第一交叉区域148、第二交叉区域149以及连接区域150形成于同一面。各第一接触孔31的底壁在第一交叉区域148、第二交叉区域149以及连接区域150形成于同一面。
在该方式中，各发射极接触电极层51具有在俯视下与栅极电极层14交叉的第一交叉区域151。在第一交叉区域151，各发射极接触电极层51在法线方向Z以及第二方向Y上隔着栅极埋入绝缘层16而与栅极电极层14对置。各发射极接触电极层51通过栅极埋入绝缘层16而与栅极电极层14绝缘。
各发射极接触电极层51具有在俯视下与第二栅极电极层145交叉的第二交叉区域152。在第二交叉区域152，各发射极接触电极层51在法线方向Z以及第二方向Y上隔着第二栅极埋入绝缘层147而与第二栅极电极层145对置。各发射极接触电极层51通过第二栅极埋入绝缘层147而与第二栅极电极层145绝缘。
各发射极接触电极层51具有连接区域153，该连接区域153在俯视下在栅极沟槽12以及第二栅极沟槽143之间的区域连接第一交叉区域151以及第二交叉区域152。在连接区域153，各发射极接触电极层51与主体区域8、发射极区域25以及接触区域36连接。
以上，根据半导体装置141，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置141。
图17是表示本发明的第八实施方式的半导体装置161的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置141叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图17，在该方式中，多个第一接触孔31包括第一接触孔162A以及第一接触孔162B。第一接触孔162A在俯视下仅与栅极沟槽12交叉。第一接触孔162B在俯视下仅与第二栅极沟槽143交叉。
在该方式中，多个发射极接触电极层51包括发射极接触电极层163A以及发射极接触电极层163B。发射极接触电极层163A埋入于第一接触孔162A。发射极接触电极层163A在俯视下仅与栅极沟槽12交叉。发射极接触电极层163B埋入于第一接触孔162B。发射极接触电极层163B在俯视下仅与第二栅极沟槽143交叉。
以上，根据半导体装置161，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置161。
图18是表示本发明的第九实施方式的半导体装置171的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图18，在该方式中，在第一主面3的表层部形成有多个沟槽栅极电极构造10。在该方式中，多个沟槽栅极电极构造10包括相互空出间隔地形成的第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173。
第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173沿第一方向X空出间隔地形成。第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173在俯视下沿第二方向Y延伸成帯状。
第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173之间的沟槽间距PT也可以为1.6μm以上且4.8μm以下。沟槽间距PT也可以为1.6μm以上且2.4μm以下、2.4μm以上且3.2μm以下、3.2μm以上且4.0μm以下、或者4.0μm以上且4.8μm以下。沟槽间距PT优选为1.5μm以上且3.0μm以下(例如2.25μm左右)。
第一沟槽栅极电极构造172包括第一栅极沟槽174、第一栅极绝缘层175、第一栅极电极层176、多个第一栅极埋入孔177以及多个第一栅极埋入绝缘层178。
第一栅极沟槽174、第一栅极绝缘层175、第一栅极电极层176、第一栅极埋入孔177以及第一栅极埋入绝缘层178分别具有与第一实施方式的栅极沟槽12、栅极绝缘层13、栅极电极层14、栅极埋入孔15以及栅极埋入绝缘层16相同的构造。省略对于第一沟槽栅极电极构造172的具体的说明。
第二沟槽栅极电极构造173包括第二栅极沟槽184、第二栅极绝缘层185、第二栅极电极层186、多个第二栅极埋入孔187以及多个第二栅极埋入绝缘层188。
第二栅极沟槽184、第二栅极绝缘层185、第二栅极电极层186、第二栅极埋入孔187以及第二栅极埋入绝缘层188分别具有与第一实施方式的栅极沟槽12、栅极绝缘层13、栅极电极层14、栅极埋入孔15以及栅极埋入绝缘层16相同的构造。省略对第二沟槽栅极电极构造173的具体的说明。
在第一主面3的表层部，在第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173之间的区域，形成有多个(两个以上)沟槽发射极电极构造11。在该方式中，多个沟槽发射极电极构造11包括相互空出间隔地形成的第一沟槽发射极电极构造191以及第二沟槽发射极电极构造192。
在第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173之间的区域，也可以仅形成一个沟槽发射极电极构造。另外，在第一沟槽栅极电极构造172以及第二沟槽栅极电极构造173之间的区域，也可以形成四个以上的沟槽发射极电极构造11。
第一沟槽发射极电极构造191以及第二沟槽发射极电极构造192沿第一方向X空出间隔地形成。第一沟槽发射极电极构造191以及第二沟槽发射极电极构造192在俯视下沿第二方向Y延伸成帯状。
第一沟槽发射极电极构造191包括第一发射极沟槽193、第一发射极绝缘层194、第一发射极电极层195、第一发射极埋入孔196以及第一发射极埋入绝缘层197。
第一发射极沟槽193、第一发射极绝缘层194、第一发射极电极层195、第一发射极埋入孔196以及第一发射极埋入绝缘层197分别具有与第一实施方式的发射极沟槽17、发射极绝缘层18、发射极电极层19、发射极埋入孔20以及发射极埋入绝缘层21相同的构造。省略对第一沟槽发射极电极构造191的具体的说明。
第二沟槽发射极电极构造192包括第二发射极沟槽203、第二发射极绝缘层204、第二发射极电极层205、第二发射极埋入孔206以及第二发射极埋入绝缘层207。
第二发射极沟槽203、第二发射极绝缘层204、第二发射极电极层205、第二发射极埋入孔206以及第二发射极埋入绝缘层207分别具有与第一实施方式的发射极沟槽17、发射极绝缘层18、发射极电极层19、发射极埋入孔20以及发射极埋入绝缘层21相同的构造。省略对第二沟槽发射极电极构造192的具体的说明。
第一沟槽栅极电极构造172以及第一沟槽发射极电极构造191之间的第一沟槽间距P1也可以为0.1μm以上且小于0.6μm。第一沟槽间距P1也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、0.4μm以上且0.5μm以下、或者0.5μm以上且小于0.6μm。第一沟槽间距P1优选为0.2μm以上且0.4μm以下(例如0.25μm左右)。
第一沟槽发射极电极构造191以及第二沟槽发射极电极构造192之间的第二沟槽间距P2也可以为0.1μm以上且小于0.6μm。第二沟槽间距P2也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、0.4μm以上且0.5μm以下、或者0.5μm以上且小于0.6μm。第二沟槽间距P2优选为0.2μm以上且0.4μm以下(例如0.25μm左右)。
第二沟槽栅极电极构造173以及第二沟槽发射极电极构造192之间的第三沟槽间距P3也可以为0.1μm以上且小于0.6μm。第三沟槽间距P3也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、0.4μm以上且0.5μm以下、或者0.5μm以上且小于0.6μm。第三沟槽间距P3优选为0.2μm以上且0.4μm以下(例如0.25μm左右)。
在第一主面3的表层部，在第一沟槽发射极电极构造191以及第二沟槽发射极电极构造192之间的区域，未形成发射极区域25。在第一主面3的表层部，在第一沟槽发射极电极构造191以及第二沟槽发射极电极构造192之间的区域，形成有p型的杂质区域208。
杂质区域208从第一发射极沟槽193的侧壁以及第二发射极沟槽203的侧壁露出。杂质区域208形成于电荷累积区域6的表层部。杂质区域208从第一主面3露出。杂质区域208形成为与主体区域8相等的深度。杂质区域208具有与主体区域8的p型杂质浓度相等的p型杂质浓度。杂质区域208不与发射极区域25电连接，在这方面具有与主体区域8不同的电的性质。
在该方式中，多个第一接触孔31在俯视下沿第二方向Y空出间隔地形成，且沿第一方向X分别延伸成帯状。在该方式中，各第一接触孔31与第一沟槽栅极电极构造172、第一沟槽发射极电极构造191、第二沟槽发射极电极构造192以及第二沟槽栅极电极构造173交叉。
在该方式中，多个发射极接触电极层51在俯视下沿第二方向Y空出间隔地形成，且沿第一方向X分别延伸成帯状。在该方式中，各发射极接触电极层51与第一沟槽栅极电极构造172、第一沟槽发射极电极构造191、第二沟槽发射极电极构造192以及第二沟槽栅极电极构造173交叉。各发射极接触电极层51在与半导体层2相接的部分，与主体区域8、发射极区域25、接触区域36以及杂质区域208连接。
以上，根据半导体装置171，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置171。
图19是表示本发明的第十实施方式的半导体装置211的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置171叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图19，在该方式中，多个第一接触孔31包括多个第一接触孔212A以及多个第一接触孔212B。多个第一接触孔212A在俯视下沿第一栅极沟槽174(第二方向Y)空出间隔地形成。多个第一接触孔212A分别在俯视下仅与第一栅极沟槽174交叉。
多个第一接触孔212B在俯视下沿第二栅极沟槽184(第二方向Y)空出间隔地形成。在该方式中，多个第一接触孔212B沿第一方向X与对应的第一接触孔212A对置。多个第一接触孔212A分别在俯视下仅与第二栅极沟槽184交叉。
在该方式中，多个发射极接触电极层51包括多个发射极接触电极层213A以及多个发射极接触电极层213B。多个发射极接触电极层213A分别埋入于对应的第一接触孔212A。多个发射极接触电极层213A在俯视下沿第一栅极沟槽174(第二方向Y)空出间隔地形成。多个发射极接触电极层213A在俯视下仅与第一栅极沟槽174交叉。
多个发射极接触电极层213B分别埋入于对应的第一接触孔212B。多个发射极接触电极层213B在俯视下沿第二栅极沟槽184(第二方向Y)空出间隔地形成。多个发射极接触电极层213B在俯视下仅与第二栅极沟槽184交叉。也就是，在该方式中，各发射极接触电极层51不与杂质区域208电连接。杂质区域208形成为电浮遊状态。
以上，根据半导体装置211，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置211。
图20是表示本发明的第十一实施方式的半导体装置221的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对第九实施方式的半导体装置171叙述的构造对应的构造，标注同一参照符号并省略说明。
在上述的半导体装置171中，对在第二主面4的表层部形成有p型的集电极区域5的例子进行了说明。针对于此，在半导体装置221中，在第二主面4的表层部形成有n型的漏极区域222，来代替p型的集电极区域5。
由此，半导体装置221具有具备沟槽栅极型的MISFET(Metal InsulatorSemiconductor Field Effect Transistor)的基本方式。上述的半导体装置171的说明将“发射极”替换为“源极”、将“集电极”替换为“漏极”，援用于半导体装置221的说明。
以上，根据半导体装置221，也能够起到与对半导体装置1叙述的效果相同的效果。在半导体装置1的制造方法中，仅代替p型的集电极区域5而形成n型的漏极区域222，并且变更各掩模的布局就能够制造半导体装置221。
当然，形成漏极区域222的构造也能够应用于第九实施方式(半导体装置171)以外的实施方式。该情况下，在应用了漏极区域222的实施方式中，“发射极”替换为“源极”、“集电极”替换为“漏极”。
图21是表示本发明的第十二实施方式的半导体装置241的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。以下，对于与对半导体装置171叙述的构造对应的构造，标注同一参照符号并省略说明。
半导体装置241具有在第九实施方式的半导体装置171(参照图18)上组合第七实施方式的半导体装置141(参照图16)而成的构造。即，半导体装置241不具备沟槽发射极电极构造11。半导体装置241具有多个沟槽栅极电极构造10。
多个沟槽栅极电极构造10沿第一方向X空出间隔地形成。多个沟槽栅极电极构造10分别在俯视下沿第二方向Y延伸成帯状。
多个沟槽栅极电极构造10之间的沟槽间距PG也可以为0.1μm以上且小于0.6μm。各沟槽间距PG也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、0.4μm以上且0.5μm以下、或者0.5μm以上且小于0.6μm。各沟槽间距PG优选为0.2μm以上且0.4μm以下(例如0.25μm左右)。多个沟槽间距PG即可形成为彼此相等的值、也可以形成为不同的值。
多个沟槽栅极电极构造10分别包括栅极沟槽12、栅极绝缘层13、栅极电极层14、多个栅极埋入孔15以及多个栅极埋入绝缘层16。省略对栅极沟槽12、栅极绝缘层13、栅极电极层14、多个栅极埋入孔15以及多个栅极埋入绝缘层16的说明。
在该方式中，多个第一接触孔31在俯视下沿第二方向Y空出间隔地形成，且沿第一方向X分别延伸成帯状。在该方式中，多个第一接触孔31在俯视下与多个沟槽栅极电极构造10交叉。
在该方式中，多个发射极接触电极层51在俯视下沿第二方向Y空出间隔地形成，且沿第一方向X分别延伸成帯状。在该方式中，多个发射极接触电极层51在俯视下与多个沟槽栅极电极构造10交叉。各发射极接触电极层51在与半导体层2相接的部分与主体区域8、发射极区域25以及接触区域36连接。
以上，根据半导体装置241，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造半导体装置241。
图22是表示本发明的第十三实施方式的半导体装置251的一部分区域的剖面立体图。图23是表示图22所示的半导体装置251的一部分区域的剖面立体图，是去除第一主面3之上的构造后的图。图24是图23的俯视图。图25是沿图24所示的XXV-XXV线的剖视图。以下，对于与对半导体装置211(参照图19)叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图22～图25，与半导体装置211相同，多个第一接触孔31包括多个第一接触孔212A以及多个第一接触孔212B。参照图25，在该方式中，各第一接触孔212A的底壁形成为朝向第一主面3隆起、且朝向第二主面4下沉的凹凸状(uneven shape)。更具体而言，各第一接触孔212A包括形成于第一栅极沟槽174内的第一区域252、以及形成于半导体层2内的第二区域253。
第一区域252的侧壁以及底壁由第一栅极绝缘层175以及第一栅极埋入绝缘层178划分。第一区域252的底壁在半导体层2的厚度方向上相对于第一主面3位于第二主面4侧。更具体而言，第一区域252的底壁在半导体层2的厚度方向上位于第一主面3以及主体区域8的底部之间的区域。当然，第一区域252的底壁也可以位于与第一主面3同一平面上。也就是，也可以形成没有第一区域252的第一接触孔212A。
第二区域253的侧壁以及底壁由半导体层2以及沟槽栅极电极构造10(第一沟槽栅极电极构造172)划分。第二区域253的侧壁也可以由第一栅极绝缘层175以及/或者第一栅极埋入绝缘层178划分。第二区域253的底壁在半导体层2的厚度方向上位于第一区域252的底壁以及主体区域8的底部之间的区域。更具体而言，第二区域253的底壁在半导体层2的厚度方向上位于发射极区域25的底部以及主体区域8的底部之间的区域。
参照图25，在该方式中，第一接触孔212B的底壁形成为朝向第一主面3隆起、且朝向第二主面4下沉的凹凸状(uneven shape)。更具体而言，各第一接触孔212B包括形成于第二栅极沟槽184内的第一区域254、以及形成于半导体层2内的第二区域255。
第一区域254的侧壁以及底壁由第二栅极绝缘层185以及第二栅极埋入绝缘层188划分。第一区域254的底壁在半导体层2的厚度方向上相对于第一主面3位于第二主面4侧。更具体而言，第一区域254的底壁在半导体层2的厚度方向上位于第一主面3以及主体区域8的底部之间的区域。当然，第一区域254的底壁也可以位于与第一主面3同一平面上。也就是，也可以形成没有第一区域254的第一接触孔212B。
第二区域255的侧壁以及底壁由半导体层2以及沟槽栅极电极构造10划分。第二区域255的侧壁也可以由第二栅极绝缘层185以及/或者第二栅极埋入绝缘层188划分。第二区域255的底壁在半导体层2的厚度方向上位于第一区域254的底壁以及主体区域8的底部之间的区域。更具体而言，第二区域255的底壁在半导体层2的厚度方向上位于发射极区域25的底部以及主体区域8的底部之间的区域。
仅在半导体装置1的制造方法中变更各掩模的布局、蚀刻条件就能够制造该方式的多个第一接触孔31。即，在半导体层2的除去工序时(参照图10M)，以第一接触孔31的底壁相对于第一栅极埋入绝缘层178(第二栅极埋入绝缘层188)的上表面位于第二主面4侧的区域的方式，除去半导体层2的不需要的部分，由此形成多个第一接触孔31。此时，应该划分第二区域253的第一栅极绝缘层175的一部或者全部也可以通过蚀刻法消失。另外，应该划分第二区域255的第二栅极绝缘层185的一部或者全部也可以通过蚀刻法消失。
发射极主面电极层43包括多个发射极接触电极层51以及主面电极层256。多个发射极接触电极层51包括多个发射极接触电极层213A以及多个发射极接触电极层213B。
多个发射极接触电极层213A分别埋入于对应的第一接触孔212A。各发射极接触电极层213A在对应的第一接触孔212A内具有与第一区域252以及第二区域253啮合的凹凸部(uneven portion)。
各发射极接触电极层213A包括第一电极层44以及第二电极层45。第一电极层44在第一区域252内划分凹状的第一空间SP1。第一电极层44还在第二区域253内划分凹状的第二空间SP2。在第一区域252的底壁位于与第一主面3同一平面上的情况下，未形成第一空间SP1，而是仅形成第二空间SP2。
第二电极层45在第一接触孔212A内填埋第一空间SP1以及第二空间SP2。这样，形成具有与第一区域252以及第二区域253啮合的凹凸部的各发射极接触电极层213A。
多个发射极接触电极层213B分别埋入对应的第一接触孔212B。各发射极接触电极层213B在对应的第一接触孔212B内具有与第一区域254以及第二区域255啮合的凹凸部(uneven portion)。
各发射极接触电极层213B包括第一电极层44以及第二电极层45。第一电极层44在第一区域254内划分凹状的第一空间SP3。第一电极层44还在第二区域255内划分凹状的第二空间SP4。在第一区域254的底壁位于与第一主面3同一平面上的情况下，未形成第一空间SP3，而是仅形成第二空间SP4。
第二电极层45在第一接触孔212B内填埋第一空间SP3以及第二空间SP4。这样，形成具有与第一区域254以及第二区域255啮合的凹凸部的各发射极接触电极层213B。
主面电极层256在层间绝缘层41之上包覆多个发射极接触电极层51。主面电极层256具有包括从层间绝缘层41侧依次层叠的第一主面电极层257以及第二主面电极层258的层叠构造。
第一主面电极层257构成第二主面电极层258的基础层。第一主面电极层257形成为抑制第二主面电极层258的扩散的势垒电极层。第一主面电极层257沿层间绝缘层41的主面形成为膜状，一并包覆多个发射极接触电极层51。第一主面电极层257与多个发射极接触电极层51连接。
第一主面电极层257也可以具有包括从层间绝缘层41侧依次层叠的钛层以及氮化钛层的层叠构造。第一主面电极层257也可以具有包括钛层或者氮化钛层的单层构造。
第二主面电极层258在第一主面电极层257之上形成为膜状。第二主面电极层258经由第一电极层44而与多个发射极接触电极层51电连接。
第二主面电极层258也可以包含铝、铜、铝合金以及铜合金中的至少一种。第二主面电极层258优选由以铝为主的成分所含的导电材料构成。第二主面电极层258也可以分别包含作为铝合金的一例的Al－Si－Cu(铝－硅－铜)合金、Al－Si(铝－硅)合金以及Al－Cu(铝－铜)合金中的至少一种。
在将多个发射极接触电极层51分别埋入到对应的接触孔31之后，在层间绝缘层41之上形成主面电极层256。主面电极层256的形成工序包括从层间绝缘层41侧依次形成第一主面电极层257以及第二主面电极层258的工序。第一主面电极层257也可以通过溅射法来形成。第二主面电极层258也可以通过溅射法、蒸镀法、CVD法或者电镀法来形成。
以上，根据半导体装置251，也能够起到与对半导体装置1叙述的效果相同的效果。当然，半导体装置251的构造也能够应用于第十三实施方式以外的实施方式。
图26是与图22对应的区域的剖面立体图，是表示本发明的第十四实施方式的半导体装置261的一部分区域的剖面立体图。图27是与图25对应的区域的剖视图，是图26所示的半导体装置261的一部分区域的剖视图。以下，对于与半导体装置251(参照图22)叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图26以及图27，多个发射极接触电极层51包括多个发射极接触电极层213A以及多个发射极接触电极层213B。在该方式中，各发射极接触电极层213A包括以相互不同的导电材料为主的结构中所含的第一接触电极层262以及第二接触电极263。
第一接触电极层262包含于以钨为主的结构中，埋入于第一接触孔212A。第二接触电极263包含于以铝为主的结构中，埋入于与第一接触孔212A连通的第二接触孔42。
更具体而言，第一接触电极层262埋入于第一接触孔212A的第二区域253。在第二区域253中，第一接触电极层262与主体区域8、发射极区域25以及接触区域36连接。
第一接触电极层262的上端部既可以位于与第一区域252的底壁同一平面上、也可以相对于第一区域252的底壁位于主体区域8的底部侧。
第一接触电极层262包括第一电极层44以及第二电极层45。第一电极层44沿第二区域253的内壁形成为膜状。第一电极层44在第二区域253内划分凹状的空间。第一电极层44与主体区域8、发射极区域25以及接触区域36连接。
第二电极层45在第二区域253埋入于由第一电极层44划分出的凹状的空间。第二电极层45经由第一电极层44而与主体区域8、发射极区域25以及接触区域36电连接。
第二接触电极263利用主面电极层256的一部分而形成。在该方式中，主面电极层256从层间绝缘层41之上进入第二接触孔42。在该方式中，主面电极层256也从第二接触孔42进入第一接触孔31(第一区域252)。在第一接触孔212A中未形成第一区域252的情况下，主面电极层256成为仅埋入到第二接触孔42的构造。
更具体而言，主面电极层256的第一主面电极层257沿层间绝缘层41的主面以及第二接触孔42的内壁形成为膜状。第一主面电极层257在第二接触孔42内划分凹状的空间。第一主面电极层257在第二接触孔42内与第一接触电极层262连接。第一主面电极层257也可以根据第一接触电极层262的上端部的位置而与发射极区域25连接。
主面电极层256的第二主面电极层258形成于第一主面电极层257之上。第二主面电极层258从层间绝缘层41之上进入第二接触孔42。第二主面电极层258在第二接触孔42内填埋由第一主面电极层257划分出的凹状的空间。第二主面电极层258经由第一主面电极层257而与第一接触电极层262电连接。
这样，第二接触电极263利用主面电极层256的一部分而形成。当然，第二接触电极263也可以与主面电极层256分开形成。
在该方式中，各发射极接触电极层213B包括以相互不同的导电材料为主的结构中所含的第一接触电极层264以及第二接触电极层265。第一接触电极层264以及第二接触电极层265分别具有与第一接触电极层262以及第二接触电极263对应的构造。省略对于第一接触电极层264以及第二接触电极层265的具体的说明。
以上，根据半导体装置261，也能够起到与对半导体装置1叙述的效果相同的效果。当然，半导体装置261的构造也能够应用于第十四实施方式以外的实施方式。
图28是与图24对应的区域的俯视图，是表示本发明的第十五实施方式的半导体装置271的一部分区域的俯视图。图29是沿图28所示的XXIX-XXIX线的剖视图。以下，对于与对半导体装置251(参照图22)叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图28以及图29，在该方式中，多个第一接触孔212A分别包括第一侧壁接触孔272以及第二侧壁接触孔273。第一侧壁接触孔272形成于第一栅极沟槽174的一侧壁侧。第二侧壁接触孔273形成于第一栅极沟槽174的另一侧壁侧。
多个第一侧壁接触孔272沿第二方向Y空出间隔地形成。各第一侧壁接触孔272从第一栅极沟槽174的内方贯通一侧壁并被引出至半导体层2的第一主面3的表层部。
虽然省略了具体的图示，但在该方式中，各第一侧壁接触孔272贯通与第一栅极沟槽174的一侧壁相邻的发射极沟槽17(第二发射极沟槽203)的一侧壁，并被引出至发射极沟槽17内。各第一侧壁接触孔272不需要一定被引出至发射极沟槽17内，也可以与发射极沟槽17空出间隔地形成。
各第一侧壁接触孔272在第一方向X上具有位于第一栅极沟槽174内的一端部、以及位于发射极沟槽17内的另一端部。各第一侧壁接触孔272的一端部与第一栅极沟槽174的另一侧壁空出间隔地形成。各第一侧壁接触孔272的另一端部与发射极沟槽17的另一侧壁空出间隔地形成。
各第一侧壁接触孔272在俯视下形成为四边形状。在该方式中，各第一侧壁接触孔272在俯视下形成为沿第一方向X延伸的帯状(长方形状)。各第一侧壁接触孔272的第一方向X的宽度WX为大于0μm且1μm以下。各第一侧壁接触孔272的第二方向Y的宽度WY为大于0μm且1μm以下。
多个第二侧壁接触孔273沿第二方向Y空出间隔地形成。在该方式中，各第二侧壁接触孔273沿第一方向X与对应的第一侧壁接触孔272对置。
各第二侧壁接触孔273从第一栅极沟槽174的内方贯通另一侧壁并分别被引出至半导体层2的第一主面3的表层部。在该方式中，各第二侧壁接触孔273贯通第一发射极沟槽193的一侧壁并被引出至第一发射极沟槽193内。各第二侧壁接触孔273不需要一定被引出至第一发射极沟槽193内，也可以与第一发射极沟槽193空出间隔地形成。
各第二侧壁接触孔273在第一方向X上具有位于第一栅极沟槽174内的一端部、以及位于第一发射极沟槽193内的另一端部。各第二侧壁接触孔273的一端部也可以与第一栅极沟槽174的一侧壁空出间隔地形成。更具体而言，各第二侧壁接触孔273的一端部也可以与第一侧壁接触孔272空出间隔地形成。各第二侧壁接触孔273的另一端部与第一发射极沟槽193的另一侧壁空出间隔地形成。
各第二侧壁接触孔273在俯视下形成为四边形状。在该方式中，各第二侧壁接触孔273在俯视下形成为沿第一方向X延伸的帯状(长方形状)。各第二侧壁接触孔273的第一方向X的宽度WX为大于0μm且1μm以下。各第二侧壁接触孔273的第二方向Y的宽度WY为大于0μm且1μm以下。
各第一侧壁接触孔272的一端部以及各第二侧壁接触孔273的一端部在第一栅极沟槽174内由共用的第一栅极埋入绝缘层178划分。第一栅极埋入绝缘层178的一部分介于各第一侧壁接触孔272的一端部以及各第二侧壁接触孔273的一端部之间的区域。
在该方式中，多个第一接触孔212B分别包括第一侧壁接触孔274以及第二侧壁接触孔275。第一侧壁接触孔274形成于第二栅极沟槽184的一侧壁侧。第二侧壁接触孔275形成于第二栅极沟槽184的另一侧壁侧。
多个第一侧壁接触孔274沿第二方向Y空出间隔地形成。各第一侧壁接触孔274从第二栅极沟槽184的内方贯通一侧壁并被引出至半导体层2的第一主面3的表层部。在该方式中，各第一侧壁接触孔274贯通第二发射极沟槽203的一侧壁并被引出至第二发射极沟槽203内。各第一侧壁接触孔274不需要一定被引出至第二发射极沟槽203内，也可以与第二发射极沟槽203空出间隔地形成。
各第一侧壁接触孔274在第一方向X上具有位于第二栅极沟槽184内的一端部、以及位于第二发射极沟槽203内的另一端部。各第一侧壁接触孔274的一端部与第二栅极沟槽184的另一侧壁空出间隔地形成。各第一侧壁接触孔274的另一端部与第二发射极沟槽203的另一侧壁空出间隔地形成。
各第一侧壁接触孔274在俯视下形成为四边形状。在该方式中，各第一侧壁接触孔274在俯视下形成为沿第一方向X延伸的帯状(长方形状)。各第一侧壁接触孔274的第一方向X的宽度WX为大于0μm且1μm以下。各第一侧壁接触孔274的第二方向Y的宽度WY为大于0μm且1μm以下。
多个第二侧壁接触孔275沿第二方向Y空出间隔地形成。在该方式中，各第二侧壁接触孔275沿第一方向X与对应的第一侧壁接触孔274对置。多个第二侧壁接触孔275从第二栅极沟槽184的内方贯通另一侧壁并分别被引出至半导体层2的第一主面3的表层部。
虽然省略了具体的图示，但在该方式中，各第二侧壁接触孔275贯通与第二栅极沟槽184的另一侧壁相邻的发射极沟槽17(第一发射极沟槽193)的一侧壁，并被引出至发射极沟槽17内。各第二侧壁接触孔275不需要一定被引出至发射极沟槽17内，也可以与发射极沟槽17空出间隔地形成。
各第二侧壁接触孔275在第一方向X上具有位于第二栅极沟槽184内的一端部、以及位于发射极沟槽17内的另一端部。各第二侧壁接触孔275的一端部与第二栅极沟槽184的一侧壁空出间隔地形成。更具体而言，各第二侧壁接触孔275的一端部与第一侧壁接触孔274空出间隔地形成。各第二侧壁接触孔275的另一端部与发射极沟槽17的另一侧壁空出间隔地形成。
各第二侧壁接触孔275在俯视下形成为四边形状。在该方式中，各第二侧壁接触孔275在俯视下形成为沿第一方向X延伸的帯状(长方形状)。各第二侧壁接触孔275的第一方向X的宽度WX为大于0μm且1μm以下。各第二侧壁接触孔275的第二方向Y的宽度WY为大于0μm且1μm以下。
各第一侧壁接触孔274的一端部以及各第二侧壁接触孔275的一端部在第二栅极沟槽184内由共用的第二栅极埋入绝缘层188划分。第二栅极埋入绝缘层188的一部分介于各第一侧壁接触孔274的一端部以及各第二侧壁接触孔275的一端部之间的区域。
多个第二接触孔42与对应的第一侧壁接触孔272、第二侧壁接触孔273、第一侧壁接触孔274以及第二侧壁接触孔275以一对一对应的关系分别连通。层间绝缘层41的一部分在第一栅极埋入绝缘层178之上介于彼此相邻的两个第二接触孔42之间的区域。层间绝缘层41的一部分在第二栅极埋入绝缘层188之上介于彼此相邻的两个第二接触孔42之间的区域。
与半导体装置251相同，多个发射极接触电极层51包括多个发射极接触电极层213A以及多个发射极接触电极层213B。多个发射极接触电极层213A以与半导体装置251相同的方式，分别埋入于多个第一侧壁接触孔272以及多个第二侧壁接触孔273。多个发射极接触电极层213B以与半导体装置251相同的方式，分别埋入于多个第一侧壁接触孔274以及多个第二侧壁接触孔275。
以上，根据半导体装置271，也能够起到与对半导体装置1叙述的效果相同的效果。另外，根据半导体装置271，形成有分别具有1μm以下的宽度WX以及1μm以下的宽度WY的第一侧壁接触孔272、第二侧壁接触孔273、第一侧壁接触孔274以及第二侧壁接触孔275。由此，能够在第一侧壁接触孔272、第二侧壁接触孔273、第一侧壁接触孔274以及第二侧壁接触孔275适当地埋设发射极接触电极层51(特别是包含钨的第二电极层45)。当然，半导体装置271的构造也能够应用于第十五实施方式以外的实施方式。
图30是与图29对应的区域的剖视图，是表示本发明的第十六实施方式的半导体装置281的一部分区域的剖视图。以下，对于与对半导体装置271(参照图29)叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图30，在该方式中，第一侧壁接触孔272在半导体层2的第一主面3的表层部形成于彼此相邻的沟槽栅极电极构造10以及沟槽发射极电极构造11之间的区域。第一侧壁接触孔272由半导体层2、沟槽栅极电极构造10以及沟槽发射极电极构造11划分。
第一侧壁接触孔272的一端部也可以由第一栅极绝缘层175以及/或者第一栅极埋入绝缘层178划分。第一侧壁接触孔272的一端部也可以与沟槽栅极电极构造10空出间隔地形成。也就是，第一侧壁接触孔272的一端部也可以隔着半导体层2的一部分而与沟槽栅极电极构造10对置。
虽然省略了具体的图示，但第一侧壁接触孔272的另一端部也可以由发射极绝缘层18以及/或者发射极埋入绝缘层21(第二发射极绝缘层204以及/或者第二发射极埋入绝缘层207)划分。第一侧壁接触孔272的另一端部也可以与沟槽发射极电极构造11空出间隔地形成。也就是，第一侧壁接触孔272的另一端部也可以隔着半导体层2的一部分而与沟槽发射极电极构造11对置。
在该方式中，第二侧壁接触孔273在半导体层2的第一主面3的表层部形成于彼此相邻的沟槽栅极电极构造10以及沟槽发射极电极构造11之间的区域。第二侧壁接触孔273由半导体层2、沟槽栅极电极构造10以及沟槽发射极电极构造11划分。
第二侧壁接触孔273的一端部也可以由第一栅极绝缘层175以及/或者第一栅极埋入绝缘层178划分。第二侧壁接触孔273的一端部也可以与沟槽栅极电极构造10空出间隔地形成。也就是，第一侧壁接触孔272的一端部也可以隔着半导体层2的一部分而与沟槽栅极电极构造10对置。
第二侧壁接触孔273的另一端部也可以由第一发射极绝缘层194以及/或者第一发射极埋入绝缘层197划分。第二侧壁接触孔273的另一端部也可以与沟槽发射极电极构造11空出间隔地形成。也就是，第一侧壁接触孔272的另一端部也可以隔着半导体层2的一部分而与沟槽发射极电极构造11对置。
第一侧壁接触孔274以及第二侧壁接触孔275以与第一侧壁接触孔272以及第二侧壁接触孔273相同的方式分别形成。省略第一侧壁接触孔274以及第二侧壁接触孔275的具体的说明。
多个第二接触孔42以与对应的第一侧壁接触孔272、第二侧壁接触孔273、第一侧壁接触孔274以及第二侧壁接触孔275一对一对应的关系分别连通。各第二接触孔42的开口宽度大于对应的第一侧壁接触孔272、第二侧壁接触孔273、第一侧壁接触孔274以及第一侧壁接触孔274的开口宽度。
各第二接触孔42使对应的沟槽栅极电极构造10的一部分以及对应的沟槽发射极电极构造11的一部分露出。各第二接触孔42的侧壁位于对应的沟槽栅极电极构造10以及对应的沟槽发射极电极构造11之上。
以上，根据半导体装置281，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置271的制造方法中变更各掩模的布局、蚀刻条件就能够制造半导体装置281。当然，半导体装置281的构造也能够应用于第十六实施方式以外的实施方式。
图31是与图29对应的区域的剖视图，是表示本发明的第十七实施方式的半导体装置291的一部分区域的剖视图。参照图31，半导体装置291具有在半导体装置271(参照图29)上组合半导体装置261(参照图26)的构造而成的构造。
也就是，各发射极接触电极层213A包括以相互不同的导电材料为主的结构所含的第一接触电极层262以及第二接触电极263。第一接触电极层262包含于以钨为主的结构中，埋入于第一接触孔212A。第二接触电极263包含于以铝为主的结构中，埋入于与第一接触孔212A连通的第二接触孔42。
另外，在该方式中，各发射极接触电极层213B包括以相互不同的导电材料为主的结构所含的第一接触电极层264以及第二接触电极层265。第一接触电极层264以及第二接触电极层265分别具有与第一接触电极层262以及第二接触电极263对应的构造。
此外，对于与对半导体装置261(参照图26)以及半导体装置271(参照图29)叙述的构造对应的构造，标注同一参照符号并省略说明。
以上，根据半导体装置291，也能够起到与对半导体装置1叙述的效果相同的效果。当然，半导体装置291的构造也能够应用于第十七实施方式以外的实施方式。
图32是与图29对应的区域的剖视图，是表示本发明的第十八实施方式的半导体装置301的一部分区域的剖视图。参照图32，半导体装置301具有在半导体装置281(参照图30)上组合半导体装置261(参照图26)的构造而成的构造。
也就是，各发射极接触电极层213A包含以相互不同的导电材料为主的结构所含的第一接触电极层262以及第二接触电极263。第一接触电极层262包含于以钨为主的结构中，埋入于第一接触孔212A。第二接触电极263包含于以铝为主的结构中，埋入于与第一接触孔212A连通的第二接触孔42。
另外，在该方式中，各发射极接触电极层213B包括以相互不同的导电材料为主的结构所含的第一接触电极层264以及第二接触电极层265。第一接触电极层264以及第二接触电极层265分别具有与第一接触电极层262以及第二接触电极263对应的构造。
此外，对于与对半导体装置261(参照图26)以及半导体装置281(参照图30)叙述的构造对应的构造，标注同一参照符号并省略说明。
以上，根据半导体装置301，也能够起到与对半导体装置1叙述的效果相同的效果。当然，半导体装置301的构造也能够应用于第十八实施方式以外的实施方式。
以上，对本发明的实施方式进行了说明，但本发明也能够以其它方式来实施。
在上述的各实施方式中，也可以采用图33所示的构造。图33是与图2对应的部分的俯视图，是表示半导体层2的变形例的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。以下说明的构造也能够应用于第二实施方式～第十八实施方式。
参照图33，半导体层2也可以具有包括硅制的p型的半导体基板2A、和形成于半导体基板2A之上的硅制的n－型的外延层2B的层叠构造，来代替硅单晶基板。
由p型的半导体基板2A形成半导体层2的第二主面4。由n－型的外延层2B形成第一主面3。该情况下，p型的半导体基板2A与集电极区域5对应。另外，n－型的外延层2B与漂移区域7对应。
当然，半导体层2也可以具有包括硅制的n型的半导体基板2A、和形成于半导体基板2A之上的硅制的n－型的外延层2B的层叠构造，来代替硅单晶基板。
由n型的半导体基板2A形成半导体层2的第二主面4。由n－型的外延层2B形成第一主面3。该情况下，n型的半导体基板2A与漏极区域对应。另外，n－型的外延层2B与漂移区域7对应。
在上述的各实施方式中，也可以采用图34所示的构造。图34是与图4对应的部分的俯视图，是表示栅极埋入绝缘层16的变形例的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。以下说明的构造也能够应用于第二实施方式～第十八实施方式。
在该例中，栅极埋入孔15具有比栅极沟槽12的第一方向宽度大的第一方向宽度。在第一方向X上，栅极埋入孔15的一侧的侧面以及另一侧的侧面位于栅极沟槽12外的区域，半导体层2露出。
栅极埋入绝缘层16埋入于具有这样的构造的栅极埋入孔15。因此，栅极埋入绝缘层16具有比栅极沟槽12的第一方向宽度大的第一方向宽度。
在第一方向X上，栅极埋入绝缘层16的一侧的侧面以及另一侧的侧面位于栅极沟槽12外的区域，并与半导体层2相接。第一接触孔31以及发射极接触电极层51在俯视下与栅极埋入绝缘层16交叉。
在形成具有以上那样的构造的栅极埋入绝缘层16的情况下，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局就能够制造这样的构造。
在上述的各实施方式中，也可以采用具有图35所示的构造的发射极接触电极层51。图35是与图4对应的部分的俯视图，是表示发射极接触电极层51的变形例的图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。以下说明的构造也能够应用于第二实施方式～第十八实施方式。
参照图35，在该例中，多个栅极埋入孔15包括栅极埋入孔231A以及栅极埋入孔231B。栅极埋入孔231A以及栅极埋入孔231B沿栅极沟槽12(第二方向Y)空出间隔地形成。
栅极埋入孔231A在第一方向X上与栅极沟槽12的另一侧的侧壁空出间隔地形成，并以接近栅极沟槽12的一侧侧壁的方式形成。栅极电极层14的一部分介于栅极埋入孔231A以及栅极沟槽12的另一侧的侧壁之间的区域。在该例中，栅极埋入孔231A的侧壁由栅极绝缘层13以及栅极电极层1划分。
栅极埋入孔231B在第一方向X上与栅极沟槽12的一侧的侧壁空出间隔地形成，并以接近栅极沟槽12的另一侧的侧壁的方式形成。栅极电极层14的一部分介于栅极埋入孔231B以及栅极沟槽12的一侧的侧壁之间的区域。在该例中，栅极埋入孔231B的侧壁由栅极绝缘层13以及栅极电极层14划分。
在该例中，栅极埋入绝缘层16包括栅极埋入绝缘层232A以及栅极埋入绝缘层232B。栅极埋入绝缘层232A埋入栅极埋入孔231A。栅极埋入绝缘层232B埋入于栅极埋入孔231B。
在该例中，多个第一接触孔31包括第一接触孔233A以及第一接触孔233B。第一接触孔233A以及第一接触孔233B沿栅极沟槽12(第二方向Y)空出间隔地形成。
在第一方向X上，第一接触孔233A从栅极埋入绝缘层232A的内方区域仅贯通栅极沟槽12的一侧的侧壁。第一接触孔233A与栅极沟槽12的另一侧的侧壁空出间隔地形成。
在第一方向X上，第一接触孔233B从栅极埋入绝缘层232B的内方区域仅贯通栅极沟槽12的另一侧的侧壁。第一接触孔233B与栅极沟槽12的一侧的侧壁空出间隔地形成。
在该例中，多个发射极接触电极层51包括发射极接触电极层234A以及发射极接触电极层234B。发射极接触电极层234A埋入第一接触孔233A。因此，发射极接触电极层234A在第一方向X上从栅极埋入绝缘层232A的内方区域仅贯通栅极沟槽12的一侧的侧壁。发射极接触电极层234A与栅极沟槽12的另一侧的侧壁空出间隔地形成。
发射极接触电极层234B埋入于第一接触孔233B。因此，发射极接触电极层234B在第一方向X上从栅极埋入绝缘层232B的内方区域仅贯通栅极沟槽12的一侧的侧壁。发射极接触电极层234B与栅极沟槽12的一侧的侧壁空出间隔地形成。
在图35那样的构造中，也能够起到与对半导体装置1叙述的效果相同的效果。仅在半导体装置1的制造方法中变更各掩模的布局的就能够制造图35那样的构造。
在上述的各实施方式中，也可以采用各半导体部分的导电型反转后的构造。也就是，也可以使p型的部分为n型、n型的部分为p型。
在上述的各实施方式中，对半导体层2由硅单晶构成的例子进行了说明。但是，半导体层2也可以包含SiC。另外，半导体层2也可以由SiC单晶构成。
该说明书也不限制第一～第十八实施方式所示的特征如何组合的方式。第一～第十八实施方式能够在它们之间在任意的形态以及任意的方式中组合。也就是，也可以采用第一～第十八实施方式所示的特征以任意的形态以及任意的方式组合而成的方式。
本申请对应于2017年11月24日向日本国特许厅提出的日本特愿2017－226109号，本申请的全部公开通过引用并入于此。
虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的权利要求书限定。
符号的说明
1—半导体装置，2—半导体层，3—第一主面，8—主体区域，12—栅极沟槽，13—栅极绝缘层，14—栅极电极层，16—栅极埋入绝缘层，17—发射极沟槽，19—发射极电极层，21—发射极埋入绝缘层，25—发射极区域，41—层间绝缘层，51—发射极接触电极层，81—半导体装置，91—半导体装置，93A—发射极接触电极层，93B—发射极接触电极层，101—半导体装置，103—发射极沟槽，105—发射极电极层，107—发射极埋入绝缘层，121—半导体装置，131—半导体装置，133A—发射极接触电极层，133B—发射极接触电极层，141—半导体装置，143—第二栅极沟槽，144—第二栅极绝缘层，145—第二栅极电极层，147—第二栅极埋入绝缘层，161—半导体装置，163A—发射极接触电极层，163B—发射极接触电极层，171—半导体装置，174—第一栅极沟槽，175—第一栅极绝缘层，176—第一栅极电极层，178—第一栅极埋入绝缘层，184—第二栅极沟槽，185—第二栅极绝缘层，186—第二栅极电极层，188—第二栅极埋入绝缘层，193—第一发射极沟槽，195—第一发射极电极层，197—第一发射极埋入绝缘层，203—第二发射极沟槽，205—第二发射极电极层，207—第二发射极埋入绝缘层，211—半导体装置，213A—发射极接触电极层，213B—发射极接触电极层，221—半导体装置，232A—栅极埋入绝缘层，232B—栅极埋入绝缘层，234A—发射极接触电极层，234B—发射极接触电极层，251—半导体装置，261—半导体装置，271—半导体装置，281—半导体装置，291—半导体装置，301—半导体装置，P0—沟槽间距，P1—第一沟槽间距，P2—第二沟槽间距，P3—第三沟槽间距，X—第一方向，Y—第二方向。

Claims (17)

1.一种半导体装置，其特征在于，包括：
半导体层，其具有形成有沟槽的主面；
第一导电型的主体区域，其在上述半导体层的上述主面的表层部沿上述沟槽的侧壁形成；
第二导电型的杂质区域，其在上述主体区域的表层部沿上述沟槽的侧壁形成；
栅极绝缘层，其形成于上述沟槽的内壁；
栅极电极，其埋入于上述沟槽，隔着上述栅极绝缘层而与上述主体区域以及上述杂质区域对置；
接触电极，其从上述沟槽内贯通上述沟槽的侧壁并被引出至上述半导体层的上述主面的表层部，且与上述主体区域以及上述杂质区域电连接；以及
埋入绝缘层，其在上述沟槽内介于上述栅极电极以及上述接触电极之间，对上述栅极电极以及上述接触电极进行绝缘。
2.根据权利要求1所述的半导体装置，其特征在于，
上述接触电极在上述沟槽内在上述半导体层的上述主面的法线方向以及上述半导体层的上述主面的切线方向上与上述栅极电极对置。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述沟槽沿一个方向延伸，
上述接触电极沿与上述一个方向交叉的交叉方向被引出。
4.根据权利要求3所述的半导体装置，其特征在于，
在上述一个方向上，上述接触电极的宽度比上述沟槽的宽度小。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
上述接触电极从上述沟槽内贯通上述沟槽的一侧的侧壁以及另一侧的侧壁并被引出至上述半导体层的表层部。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
还包括绝缘层，该绝缘层包覆上述半导体层的上述主面，
上述接触电极以到达上述沟槽内以及上述半导体层的表层部的方式贯通上述绝缘层。
7.根据权利要求6所述的半导体装置，其特征在于，
上述埋入绝缘层从上述沟槽的开口露出，
上述绝缘层包覆上述埋入绝缘层。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
在上述半导体层的上述主面，与上述沟槽空出间隔地形成有第二沟槽。
9.根据权利要求8所述的半导体装置，其特征在于，
上述接触电极以从上述半导体层的表层部贯通上述第二沟槽的侧壁并到达上述第二沟槽内的方式被引出。
10.根据权利要求9所述的半导体装置，其特征在于，还包括：
内壁绝缘层，其形成于上述第二沟槽的内壁；
埋入电极层，其隔着上述内壁绝缘层而埋入至上述第二沟槽的深度方向中途部；以及
第二埋入绝缘层，其在上述第二沟槽内介于上述埋入电极层以及上述接触电极之间，对上述埋入电极层以及上述接触电极进行绝缘。
11.根据权利要求10所述的半导体装置，其特征在于，
在上述埋入电极层施加小于施加到上述栅极电极的栅极电压的电压。
12.根据权利要求9所述的半导体装置，其特征在于，还包括：
第二栅极绝缘层，其形成于上述第二沟槽的内壁；
第二栅极电极，其隔着上述第二栅极绝缘层埋入到上述第二沟槽；以及
第二埋入绝缘层，其在上述第二沟槽内介于上述第二栅极电极以及上述接触电极之间，对上述第二栅极电极以及上述接触电极进行绝缘。
13.根据权利要求12所述的半导体装置，其特征在于，
上述第二栅极电极形成为与上述栅极电极相同的电位。
14.根据权利要求8～13中任一项所述的半导体装置，其特征在于，
上述沟槽以及上述第二沟槽之间的间距为0.1μm以上且小于0.6μm。
15.根据权利要求8～14中任一项所述的半导体装置，其特征在于，
上述沟槽以及上述第二沟槽之间的间距为0.2μm以上且0.4μm以下。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
上述杂质区域为发射极区域，
上述接触电极为发射极接触电极。
17.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
上述杂质区域为源极区域，
上述接触电极为源极接触电极。
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