TWI567933B - 用於高壓互連的浮動保護環 - Google Patents

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Description

用於高壓互連的浮動保護環
本發明主要涉及半導體器件。確切地說，本發明是關於高壓集成電路的器件結構。
近年來，智能功率技術獲得了更多的重視。智能功率技術提供模擬和數字電路集成（例如雙極和互補金屬氧化物半導體（CMOS）器件）與功率級（例如雙擴散金屬氧化物半導體（DMOS）器件）集成在一個單獨芯片上。因此，智能功率技術提供更多的性能，以便在CMOS的高密度、低功率消耗，雙極的高功率驅動能力和高速度，DMOS的大電流和高擊穿電壓之間選擇。在一個單獨芯片上具有多種功能（包括模擬、數字和電源），使系統設計最小化，用於汽車、工業、遠程通信和電子數據處理等領域。另外，智能功率技術包括功率電晶體的診斷和保護功能，提高了適用於不同應用的功率驅動器的耐用性和可靠性。
如今的智能功率應用需要閘極驅動器在50～1200V範圍內驅動功率電晶體（例如MOSFET或IGBT）。高壓的關鍵問題在於功率器件的設計及其與低壓器件的集成過程。第1A圖表示一種傳統的高壓閘極驅動器集成電路的俯視圖，第1B圖表示第1A圖所示的傳統高壓閘極驅動器集成電路的剖面圖。參見第1A圖和第1B圖，高壓閘極驅動器集成電路10通常包括一個低壓電路區12和一個在高壓浮動槽內部的高壓電路區14。此處，“高壓電路區”一詞是指位於高壓浮動槽內部的低壓電路的電路區，高壓浮動槽包圍著高壓電路區14。浮動槽包括一個高壓浮動槽(降低表面電場區)11，端接一個高壓電路區。電阻器包括高壓浮動槽，决定出發控制電路的電壓，控制電路接通高端功率電晶體。結型端接區16設置在低壓電路區12和高壓浮動槽11之間。結型端接區16在低壓電路區12和高壓電路區14之間提供電絕緣。電平位移器18，例如一個或複數個N-型橫向雙擴散MOS（LDMOS）電晶體，設置在低壓電路區12中，用於參照地電壓的訊號電壓位移到參照高壓浮動槽的訊號電壓。電平位移器18形成在N-掩埋層中，接地到p-型基板。電平位移器18可以是一個使用N-漏極區製成的橫向LDMOS。LDMOS的源極在N-漏極區中絕緣，或者直接位於P-型基板中。
電平位移器18和高壓電路區14藉由金屬13電連接。金屬13連接電平位移器18的漏極，穿過結型端接區(結型絕緣物)16，連接到高壓電路區14中的高壓電路。由於金屬13連接到高壓（例如600V），可以使矽中的高電場位於金屬13下方，導致驟回和擊穿下降。還可選擇，電平位移器件（LDMOS）可以合並到高壓電路區中，以避免金屬交叉造成的擊穿下降。然而，LDMOS漏極和高壓電路區之間的漏電流造成了一個問題。高壓閘極驅動器集成電路10還採用形成在P-型基板17和N-型外延層20之間的N-型掩埋層結構19。N-型掩埋層19（NBL）形成在P-型基板17和N-型外延層20之間。N-型掩埋層結構19（NBL）形成在高壓電路區14和低壓電路區12中，以降低寄生PNP傳導，防止閂鎖。在高壓閘極驅動器集成電路的製備中，掩埋層需要額外的處理步驟，從而增加了製造成本。
第2A圖表示利用P-外延製成的傳統的高壓閘極驅動器集成電路的剖面圖，P-外延在高端槽和基板傳感器之間的間距較小。第2B圖表示傳統的高壓閘極驅動器集成電路的剖面圖，鄰近的低壓N槽靠近高壓N槽。然而，耗盡（如第2A圖和第2B圖中的虛線所示）位於高壓互連下方，致使矽中的高電場在互連下方。而且，耗盡彎曲並延伸到p-阱區下方，使PNP在第2B圖所示的情况下穿通。在如第2A圖所示的情况下，耗盡曲率導致高電場，引起驟回。
正是在這一前提下，提出了本發明的技術方案。
本發明的目標旨在改善現有技術中的一個或複數個問題，因此提出以下有效的可選方案。
本發明提供一種集成電路，包括：一個第一導電類型半導體的基板；一個第一導電類型半導體的輕摻雜半導體層，設置在基板上方；一個驅動電路，包括一個第二導電類型半導體的第一摻雜區，設置在半導體層中；一個導電互連結構，形成在半導體層上方，並且一端電連接到驅動電路；至少一個保護結構，形成在半導體層中以及互連結構下方，其中所述的至少一個保護結構電浮動；以及一個第一導電類型半導體的阱區，形成在半導體層頂部以及互連結構下方，其中所述的阱區設置在驅動電路和所述的至少一個保護結構之間，且該阱區的摻雜濃度高於半導體層。
其中，所述的至少一個保護結構包括一個第二導電類型半導體的區域，形成在第一導電類型半導體的半導體層中。
其中，所述的至少一個保護結構包括一個用導電材料填充的溝槽，該溝槽與第一導電類型半導體的半導體層電絕緣。
其中，所述的至少一個保護結構包括一個用絕緣材料填充的溝槽。
其中，還包括一個絕緣層，形成在互連結構和第一導電類型半導體的半導體層之間。
其中，所述的驅動電路還包括一個在第一摻雜區中的第二導電類型半導體的第二阱區，以及一個在第二阱區中的第二導電類型半導體的第二摻雜區。
其中，所述的第一導電類型半導體爲P-型半導體，第二導電類型半導體爲N-型半導體。
其中，所述的第一導電類型半導體爲N-型半導體，第二導電類型半導體爲P-型半導體。
其中，所述的互連結構處於120伏至1200伏範圍內的高壓下。
其中，所述的互連結構的第二端電連接到電平位移器的漏極區。
其中，所述的至少一個保護結構的摻雜濃度範圍爲5×1015 個原子/cm3 至1×1016 個原子/cm3 。
本發明還提供一種集成電路，包括：一個第一導電類型半導體的基板；一個第一導電類型半導體的輕摻雜半導體層，設置在基板上方；一個驅動電路，包括一個第二導電類型半導體的第一摻雜區，設置在半導體層中；一個電平位移器，包括一個設置在半導體層中的第二導電類型半導體的第二摻雜區，以及一個在第二摻雜區中的漏極區，其中電平位移器的漏極區藉由導電互連結構，電連接到驅動電路；一個端接結構，其中端接結構包圍著驅動電路和電平位移器，因此驅動電路和電平位移器位於同一個端接結構內；以及至少一個保護結構形成在半導體層中，位於驅動電路和電平位移器之間，以及互連結構下方，其中所述的至少一個保護結構是電浮動。
其中，所述的至少一個保護結構包括一個第一導電類型半導體的區域，形成在第一導電類型半導體的半導體層中。
其中，所述的至少一個保護結構包括一個用導電材料填充的溝槽，該溝槽與第一導電類型半導體的半導體層電絕緣。
其中，所述的至少一個保護結構包括一個用絕緣材料填充的溝槽。
其中，還包括一個絕緣層，形成在互連結構和第一導電類型半導體的半導體層之間。
其中，所述的驅動電路還包括一個在第一摻雜區中的第二導電類型半導體的阱區，以及一個在第二阱區中第二導電類型半導體的第三摻雜區。
其中，所述的互連結構處於120伏至1200伏範圍內的高壓下。
其中，所述的至少一個保護結構的摻雜濃度範圍爲1×1016 個原子/cm3 至5×1016 個原子/cm3 。
其中，所述的驅動電路和電平位移器的漏極區設置在高壓電路區中，並且藉由一個絕緣結構，使高壓電路區與低壓電路區分開。
閱讀以下說明並參照附圖之後，本發明的其他目標和優勢將更加顯而易見，說明及附圖並不用於局限本發明的範圍。
以下結合附圖，藉由詳細說明較佳的具體實施例，對本發明做進一步闡述。
儘管爲了解釋說明，以下詳細說明包含了許多具體細節，但是所屬技術領域中具有通常知識者應明確以下細節的各種變化和修正都屬本發明的範圍。因此，提出以下本發明的典型實施例，並沒有使所聲明的方面損失任何普遍性，也沒有提出任何局限。
在以下詳細說明中，參照附圖，表示本發明可以實施的典型實施例。就這一點而言，根據圖中所示方向，使用“頂部”、“底部”、“正面”、“背面”、“向前”、“向後”等方向術語。由於本發明實施例的零部件，可以位於各種不同方向上，因此所用的方向術語僅用於解釋說明，不用於局限。應明確，無需偏離本發明的範圍，就能實現其他實施例，做出結構或邏輯上的變化。因此，以下詳細說明不用於局限，本發明的範圍應由所附的申請專利範圍限定。
另外，本文中的濃度、數量以及其他數據都在範圍格式中表示。要理解的是，此範圍格式的目的僅僅爲了方便簡潔，應靈活理解爲不僅包括明確列出的範圍極限值，而且還包括所有的獨立數值或範圍內所包含的子範圍，也就是說每個數值和子範圍都明確列出。例如，1nm左右至200nm左右的厚度範圍，應認爲不僅包括1nm左右和200nm左右明確列出的極限值，還包括單獨的數值，包括但不限於2nm、3nm、4nm以及子範圍，例如10nm至50nm、20nm至100nm等都在所指的範圍內。
在下文中，第一導電類型通常爲P，第二導電類型通常爲N。然而，要注意的是利用相同的工藝，相反的導電類型，可以製備出類似的器件。
依據本發明的一個實施例，集成電路包括一個第一導電類型半導體的基板，一個第一導電類型半導體的輕摻雜半導體層，設置在基板上方，一個驅動電路，一個導電互連結構形成在半導體層上方，並且一端電連接到驅動電路上，至少一個保護結構，形成在半導體層中和互連結構下方，以及一個第一導電類型半導體的阱區，形成在半導體層頂部，在驅動電路和至少一個保護結構之間以及互連結構下方。保護結構爲電浮動。
依據本發明的另一個實施例，集成電路包括一個第一導電類型半導體的基板，一個第一導電類型半導體的輕摻雜半導體層設置在基板上方，一個驅動電路，以及一個含有漏極區的電平位移器。電平位移器的漏極區藉由一個導電互連結構，電連接到驅動電路。該集成電路還包括至少一個保護結構，形成在驅動電路和電平位移器之間以及互連結構下方的半導體層中。保護結構爲電浮動。
第3圖表示依據本發明的一個實施例，一種高集成電路的俯視圖。高壓集成電路30包括一個高壓電路區31和一個低壓電路區32。結型端接區33設置在高壓電路區31和低壓電路區32之間，使高壓電路區與低壓電路區電絕緣。驅動電路34位於高壓電路區31中。驅動電路34包括在一定範圍內到驅動功率電晶體的環路（例如MOSFET或IGBT），例如從3.3伏至30伏左右。在一個實施例中，電平位移器35位於低電路區32中。在一些實際設備中，電平位移器可以位於結型端接區33中，結型端接區33也可以作爲電平位移器35的漏極區。電平位移器35將訊號從低壓電路區32，電平位移至驅動電路34。在一個示例中，電平位移器35爲橫向擴散的金屬氧化物半導體（LDMOS）電晶體器件。在本領域中，眾所周知，帶有低表面場的LDMOS電晶體器件的擊穿電壓高於600伏。結型端接區33包括兩個高壓阱區37和一個在中間的保護結構36，如第3圖所示。互連結構38的一端電耦合到驅動電路34上，另一端電耦合到電平位移器35。
第4圖表示依據本發明的一個實施例，第3圖的部分剖面圖。集成電路400包括一個第一導電類型半導體的基板410（例如P基板）。基板400可以摻雜P-型摻雜物（例如硼）。在另一個實施例，基板可以摻雜N-型摻雜物，例如磷或砷。第一導電類型的外延層420（例如P型外延層）形成在P-型基板410上方。在一個示例中，外延層420可以藉由本領域眾所周知的外延生長工藝製備。外延層420爲輕摻雜，摻雜濃度範圍爲1×1014 個原子/cm3 至1×1015 個原子/cm3 。外延層420的厚度範圍爲10至25微米左右。
驅動電路430形成在外延層420中。確切地說，驅動電路430包括一個第二導電類型的深阱區432（例如N深勢阱），形成在外延層420中。在一個示例中，深阱區432藉由本領域中眾所周知的離子注入工藝製成。作爲示例，深阱區432的摻雜濃度範圍爲1×1015 個原子/cm3 至5×1016 個原子/cm3 。深阱區432垂直延伸，觸及基板410。第二導電類型的高壓摻雜阱區434（例如高壓N阱）形成在深阱區432中。在一個示例中，高壓摻雜阱區434藉由本領域中眾所周知的離子注入工藝製成。作爲示例，高壓摻雜阱區434的摻雜濃度範圍爲2×1015 個原子/cm3 至2×1016 個原子/cm3 。另外，第二導電類型的重摻雜區436（例如N+區）形成在高壓摻雜阱區434中。重摻雜區436可以藉由本領域中眾所周知的離子注入工藝製成。作爲示例，重摻雜區436的摻雜濃度範圍爲1×1018 個原子/cm3 至5×1020 個原子/cm3 。
驅動電路430藉由互連結構470，電連接到電平位移器（圖中沒有表示出），例如LDMOS電晶體器件。確切地說，互連結構470的一端電耦合到驅動電路430，另一端電耦合到LDMOS電晶體的漏極區。作爲示例，互連結構470形成在由電介質材料製成的絕緣層460上方。互連結構470由導電材料製成。例如，互連結構470可以是鋁互連線、銅互連線，包括鋁、銅、鋁合金、銅合金、鋁/矽/銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或它們的合成。互連結構可以藉由工藝製備，包括物理氣相設置（PVD）、化學氣相設置（CVD）、濺射、電鍍或它們的組合。互連結構通常處於120伏至1200伏的高壓。
高壓結型端接區（例如第3圖所示的結型端接區33）包括至少一個第一導電類型的高壓摻雜阱區450（例如高壓P阱）以及至少一個保護結構440。如第4圖所示，兩個高壓摻雜阱區450形成在外延層420的頂部。高壓摻雜阱區450的至少一部分位於互連結構470的下方。在第三維度上，兩個高壓摻雜阱區450相互連接。在一個示例中，高壓摻雜阱區450藉由本領域中眾所周知的離子注入工藝製成。高壓摻雜阱區450與基板410具有相同的摻雜極性。作爲示例，高壓摻雜阱區450的摻雜濃度範圍爲1×1016 個原子/cm3 至5×1016 個原子/cm3 。每個高壓摻雜阱區450的寬度約爲10μm。靠近驅動電路430的高壓摻雜阱區450距離驅動電路430之間的距離約爲50μm。
保護結構440形成在外延層420中以及兩個高壓摻雜阱區450之間。至少一部分保護結構440位於互連結構470下方。在一個實施例中，保護結構440可以是一個第二導電類型的深阱區（例如N阱）。由於保護結構是在P-型基板中的N-型阱，因此是電浮動。保護結構440可以藉由本領域中眾所周知的離子注入工藝製成，摻雜濃度範圍爲5×1015 個原子/cm3 至1×1016 個原子/cm3 。保護結構440爲較重摻雜，故電阻率較低。另外，保護結構440垂直延伸到基板410，深度範圍約爲10至25微米左右。保護結構40的寬度約爲25μm。
還可選擇，如第5A圖所示，保護結構440可以是一個用絕緣材料442（例如氧化物）填充的溝槽。在如第5B圖所示的另一個示例中，保護結構440可以是一個用導電材料444（例如多晶矽）填充的溝槽。用於場成型的導電材料444可以偏置或浮動。第5B圖所示溝槽內襯氧化物等絕緣材料446，從而使保護結構440與外延層420絕緣。第5A圖和第5B圖所示溝槽可選擇用N-型摻雜材料445（用虛線表示）包圍。第5A圖或第5B圖所示的實施例中的保護結構440由於與外延層420絕緣，因此也是電浮動。
與第2A圖相比，第4圖中虛線所示的耗盡並不彎曲，而是圍繞在保護結構440周圍，從而降低了電場。因此，不會發生快速複位，藉由本發明的實施例，擊穿電壓得到了提高。我們希望，保護結構440的深度很深，致使場分布更加平滑，擊穿電壓略有降低。在一個實施例中，一個以上的保護結構440設置在兩個高壓摻雜阱區450之間，用於整個互連結構470上的較高電壓。還可選擇，高壓摻雜阱區450設置在兩個保護結構440之間，或者可以有複數個交替的摻雜阱440和高壓摻雜阱區(保護環結構)450。
第6圖表示依據一個實施例，高壓集成電路的俯視圖，在該實施例中，電平位移器位於高壓電路區中，電平位移器和驅動電路之間的電壓差低於100伏（例如50伏）。高壓集成電路600包括一個驅動電路610和一個在高壓電路區中的電平位移器620。驅動電路610包括一個第一導電類型612的頂區、一個在HVNW區中的接觸區614以及一個HVPW區（圖中沒有表示出）。電平位移器620包括一個第一導電類型的頂區622和一個在DNW區中的漏極區624。浮動保護結構640設置在驅動電路610的接觸區和電平位移器620的漏極區之間。每個頂區612和622都呈類似“C”形，對稱地設置在浮動保護結構640周圍。
驅動電路610和電平位移器620與低壓電路區電絕緣，並被公共的端接結構630（例如結型端接結構）包圍。在一個實施例中，端接結構630包括一個或複數個溝槽的環，溝槽內襯絕緣材料，並用多晶矽等導電材料填充。例如，端接結構630包括一個閘極多晶矽環、第一和第二金屬場板。如第6圖所示，多晶矽和金屬的環都包圍著驅動電路610和電平位移器620。在該實施例中，LDMOS電平位移器用作驅動電路的端接（HS 槽），從而輕鬆地將LDMOS與HS槽和低壓電路合並。在一個可選實施例中，端接結構630具有溝槽的環，溝槽內襯摻雜注入物或多晶矽。
第7圖表示依據本發明的一個實施例，高壓集成電路沿A-A線的剖面圖。集成電路700包括一個第一導電類型半導體的基板710（例如P-型基板）。一個第一導電類型的外延層720（例如P-型外延層）形成在P-型基板710上方。外延層720爲輕摻雜。在一個示例中，外延層720可以藉由本領域中眾所周知的外延生長工藝製成。外延層720爲輕摻雜，摻雜濃度範圍爲1×1014 個原子/cm3 至1×1015 個原子/cm3 。
驅動電路形成在外延層720中。如上所述，驅動電路與第4圖所示的驅動電路430連接在一起，驅動電路包括一個第二導電類型的深阱區732（例如N深阱）、一個高壓N摻雜阱區734和一個重摻雜N區736。另外，驅動電路包括一個在深阱區732中的第一導電類型的頂區738、一個在高壓P摻雜阱區737中的重摻雜P區739。這些區域的詳情不再贅述。
電平位移器（例如LDMOS電晶體器件）包括一個第二導電類型的深阱區740（例如N深阱），形成在半導體層720中。深阱區740可以藉由本領域中眾所周知的離子注入工藝製成。在一個示例中，深阱區740的摻雜濃度範圍爲1×1015 個原子/cm3 至5×1016 個原子/cm3 。深阱區740垂直延伸到P基板710，深度範圍爲12μm至15μm左右，典型深度爲13μm。電平位移器還包括一個第一導電類型的頂區742（例如P頂區）和一個第二導電類型的漏極區744，形成在深阱區740的頂部。在一個示例中，頂區742和漏極區744可以藉由本領域中眾所周知的離子注入工藝製成。作爲示例，頂區742的劑量爲5×1011 個原子/cm2至1×1013 個原子/cm2 。頂區742垂直延伸到1.4μm至1.9μm的深處，典型深度爲1.65μm。作爲示例，漏極區744的摻雜濃度範圍爲1×1018 個原子/cm3 至5×1020 個原子/cm3 。漏極區744垂直延伸到0.2μm至0.3μm的深處，典型深度爲0.25μm。
互連結構770的一端電耦合到驅動電路730上，另一端電耦合到電平位移器的漏極端744。互連結構770由導電材料製成。互連結構的電壓範圍爲0伏至1250伏。互連結構770形成在絕緣層760上方，作爲示例，絕緣層760可以由電介質材料製成。如第7圖所示，閘極多晶矽層791、第一金屬層792和內襯絕緣材料的第二金屬層793（例如絕緣層760和762）設置在高壓電路區的頂面上，作爲公共端接結構的一部分，使驅動電路和電平位移器與低壓電路區分開。
在驅動電路730和電平位移器之間，浮動保護結構750形成在外延層720中。作爲示例，保護結構750與驅動電路730之間的距離約爲10μm，與電平位移器之間的距離相等。至少一部分保護結構750在互連結構770下方。
在一個實施例中，保護結構750可以是一個第一導電類型的阱區（例如P阱）。保護結構750可以藉由本領域中眾所周知的離子注入工藝製成，例如，摻雜濃度範圍可以在1×1016 個原子/cm3 至5×1016 個原子/cm3 之間。保護結構750垂直延伸到3.5μm至4.5μm的深處，典型深度爲4μm。可以改變保護結構750的寬度，實現從部分耗盡到完全耗盡。在一個示例中，保護結構750的寬度約爲2.5μm。另外，雖然在第三維度上，保護結構750接地，但是它却在驅動電路730和電平外延區的漏極區744之間電浮動。
還可選擇，如第5A圖所示，保護結構750可以是一個用氧化物等絕緣材料填充的溝槽。在如第5B圖所示的另一個示例中，保護結構750可以是一個用多晶矽等導電材料444填充的溝槽。第5B圖所示的溝槽內襯氧化物等絕緣材料446，從而使保護結構750與外延層720絕緣。第5A圖和第5B圖所示的溝槽可以選擇被N-型摻雜材料445包圍（如第5A圖至第5B圖中的虛線所示）。
電平位移器還包括一個第一導電類型的高壓摻雜阱746（例如高壓P阱）。高壓摻雜阱746可以藉由本領域中眾所周知的離子注入工藝製成。高壓摻雜阱746垂直延伸到3.5μm至4.5μm的深處，典型深度約爲4μm。在高壓摻雜阱746中，具有第一導電類型的重摻雜阱747和第二導電類型的重摻雜阱748，構成電平位移器的源極區。這兩個重摻雜阱747、748可以藉由本領域中眾所周知的離子注入工藝製成，並且都垂直延伸到0.2μm至0.3μm的深處，典型深度爲0.25μm。
與第2B圖相比，第7圖所示虛線中的耗盡並沒有完全，實際上圍繞在保護結構周圍。由於保護結構750沒有完全耗盡，而是浮動，因此保護結構750防止泄露。因此，調節該表面摻雜，使場閾值足夠或充分高，不會形成金屬交叉造成的表面反轉。在一個實施例中，一個以上的保護結構750設置在驅動電路730和電平位移器之間。
儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應局限於以上說明，而應由所附的申請專利範圍及其全部等效內容决定。本方法中所述步驟的順序並不用於局限進行相關步驟的特定順序的要求。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或複數個項目的數量。除非在指定的申請專利範圍中用“意思是”特別指出，否則所附的申請專利範圍應認爲是包括意義及功能的限制。
10‧‧‧高壓閘極驅動器集成電路
11‧‧‧高壓浮動槽
12、32‧‧‧低壓電路區
13‧‧‧金屬
14、31‧‧‧高壓電路區
16‧‧‧結型端接區
17‧‧‧P-型基板
18、35、620‧‧‧電平位移器
19‧‧‧N-型掩埋層結構
20‧‧‧N-型外延層
700‧‧‧集成電路
30、600‧‧‧高壓集成電路
33‧‧‧結型端接區
34、430、610、730‧‧‧驅動電路
36、440、640、750‧‧‧保護結構
37‧‧‧高壓阱區
38、470、770‧‧‧互連結構
400、410、710‧‧‧基板
420、720‧‧‧外延層
432、732、740‧‧‧深阱區
434、450‧‧‧高壓摻雜阱區
436‧‧‧重摻雜區
442、446‧‧‧絕緣材料
444‧‧‧導電材料
445‧‧‧N-型摻雜材料
460、760、762‧‧‧絕緣層
612‧‧‧第一導電類型
614‧‧‧接觸區
622、738、742‧‧‧頂區
624、744‧‧‧漏極區
630‧‧‧端接結構
734‧‧‧高壓N摻雜阱區
736‧‧‧重摻雜N區
737‧‧‧高壓P摻雜阱區
739‧‧‧重摻雜P區
746‧‧‧高壓摻雜阱
747、748‧‧‧重摻雜阱
791‧‧‧閘極多晶矽層
792‧‧‧第一金屬層
793‧‧‧第二金屬層
第1A圖表示一種傳統的高壓閘極驅動器集成電路的俯視圖；第1B圖表示第1A圖所示的傳統高壓閘極驅動器集成電路的剖面圖；
第2A圖和第2B圖表示利用P-外延工藝製備的傳統的高壓閘極驅動器集成電路的剖面圖；
第3圖表示依據本發明的一個實施例，高壓集成電路的俯視圖；
第4圖表示依據本發明的一個實施例，高壓集成電路的剖面圖；
第5A圖至第5B圖表示依據本發明，一種保護結構的剖面圖；
第6圖表示依據本發明的一個實施例，高壓集成電路的俯視圖；
第7圖表示依據本發明的一個實施例，高壓集成電路的剖面圖。
700‧‧‧集成電路
710‧‧‧基板
720‧‧‧外延層
730‧‧‧驅動電路
732、740‧‧‧深阱區
734‧‧‧高壓N摻雜阱區
736‧‧‧重摻雜N區
737‧‧‧高壓P摻雜阱區
738、742‧‧‧頂區
739‧‧‧重摻雜P區
744‧‧‧漏極區
746‧‧‧高壓摻雜阱
747、748‧‧‧重摻雜阱
750‧‧‧保護結構
760、762‧‧‧絕緣層
770‧‧‧互連結構
791‧‧‧閘極多晶矽層
792‧‧‧第一金屬層
793‧‧‧第二金屬層

Claims (20)

  1. 一種集成電路，其包括： 一個一第一導電類型半導體的基板； 一個該第一導電類型半導體的輕摻雜的半導體層，設置在該基板上方； 一個驅動電路，包括一個第二導電類型半導體的第一摻雜區，設置在該半導體層中； 一個導電的互連結構，形成在該半導體層上方，並且一端電連接到該驅動電路； 至少一個保護結構，形成在該半導體層中以及該互連結構下方，其中該至少一個保護結構電浮動；以及 一個該第一導電類型半導體的阱區，形成在該半導體層頂部以及該互連結構下方，其中該阱區設置在該驅動電路和該至少一個保護結構之間，且該阱區的摻雜濃度高於該半導體層。
  2. 如申請專利範圍第1項所述之集成電路，其中該至少一個保護結構包括一個第二導電類型半導體的區域，形成在該第一導電類型半導體的該半導體層中。
  3. 如申請專利範圍第1項所述之集成電路，其中該至少一個保護結構包括一個用導電材料填充的溝槽，該溝槽與該第一導電類型半導體的該半導體層電絕緣。
  4. 如申請專利範圍第1項所述之集成電路，其中該至少一個保護結構包括一個用絕緣材料填充的溝槽。
  5. 如申請專利範圍第1項所述之集成電路，其進一步包括一個絕緣層，形成在該互連結構和該第一導電類型半導體的該半導體層之間。
  6. 如申請專利範圍第1項所述之集成電路，其中該驅動電路還包括一個在該第一摻雜區中的第二導電類型半導體的第二阱區，以及一個在該第二阱區中的第二導電類型半導體的第二摻雜區。
  7. 如申請專利範圍第1項所述之集成電路，其中該第一導電類型半導體爲P-型半導體，第二導電類型半導體爲N-型半導體。
  8. 如申請專利範圍第1項所述之集成電路，其中該第一導電類型半導體爲N-型半導體，第二導電類型半導體爲P-型半導體。
  9. 如申請專利範圍第1項所述之集成電路，其中該互連結構處於120伏至1200伏範圍內的高壓下。
  10. 如申請專利範圍第1項所述之集成電路，其中該互連結構的第二端電連接到一電平位移器的一漏極區。
  11. 如申請專利範圍第1項所述之集成電路，其中該至少一個保護結構的摻雜濃度範圍爲5×1015 個原子/cm3 至1×1016 個原子/cm3 。
  12. 一種集成電路，其包括： 一個一第一導電類型半導體的基板； 一個該第一導電類型半導體的輕摻雜的半導體層，設置在該基板上方； 一個驅動電路，包括一個第二導電類型半導體的第一摻雜區，設置在該半導體層中； 一個電平位移器，包括一個設置在該半導體層中的第二導電類型半導體的第二摻雜區，以及一個在該第二摻雜區中的漏極區，其中該電平位移器的該漏極區藉由導電的一互連結構，電連接到該驅動電路； 一個端接結構，其中該端接結構包圍著該驅動電路和該電平位移器，因此該驅動電路和該電平位移器位於同一個該端接結構內；以及 至少一個保護結構，形成在該半導體層中，位於該驅動電路和該電平位移器之間，以及該互連結構下方，其中該至少一個保護結構是電浮動。
  13. 如申請專利範圍第12項所述之集成電路，其中該至少一個保護結構包括一個該第一導電類型半導體的區域，形成在該第一導電類型半導體的該半導體層中。
  14. 如申請專利範圍第12項所述之集成電路，其中該至少一個保護結構包括一個用導電材料填充的溝槽，該溝槽與該第一導電類型半導體的該半導體層電絕緣。
  15. 如申請專利範圍第12項所述之集成電路，其中該至少一個保護結構包括一個用絕緣材料填充的溝槽。
  16. 如申請專利範圍第12項所述之集成電路，其進一步包括一個絕緣層，形成在該互連結構和該第一導電類型半導體的該半導體層之間。
  17. 如申請專利範圍第12項所述之集成電路，其中該驅動電路還包括一個在該第一摻雜區中的第二導電類型半導體的阱區，以及一個在一第二阱區中第二導電類型半導體的第三摻雜區。
  18. 如申請專利範圍第12項所述之集成電路，其中該互連結構處於120伏至1200伏範圍內的高壓下。
  19. 如申請專利範圍第12項所述之集成電路，其中該至少一個保護結構的摻雜濃度範圍爲1×1016 個原子/cm3 至5×1016 個原子/cm3 。
  20. 如申請專利範圍第12項所述之集成電路，其中該驅動電路和該電平位移器的該漏極區設置在高壓電路區中，並且藉由一個絕緣結構，使高壓電路區與低壓電路區分開。
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Publication number Priority date Publication date Assignee Title
US9761668B2 (en) * 2015-05-08 2017-09-12 Rohm Co., Ltd. Semiconductor device
US9806186B2 (en) * 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
US10050025B2 (en) * 2016-02-09 2018-08-14 Texas Instruments Incorporated Power converter monolithically integrating transistors, carrier, and components
US10978869B2 (en) 2016-08-23 2021-04-13 Alpha And Omega Semiconductor Incorporated USB type-C load switch ESD protection
TWI624942B (zh) * 2016-10-11 2018-05-21 新唐科技股份有限公司 高壓半導體裝置
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
US10950720B2 (en) * 2017-10-23 2021-03-16 Texas Instruments Incorporated Electrostatic discharge guard ring with complementary drain extended devices
TWI707479B (zh) * 2019-09-04 2020-10-11 新唐科技股份有限公司 高電壓半導體結構及其製造方法
TWI731700B (zh) * 2020-05-27 2021-06-21 新唐科技股份有限公司 具有埋層結構的高壓半導體裝置
JP2023108349A (ja) * 2022-01-25 2023-08-04 サンケン電気株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080074165A1 (en) * 2004-04-27 2008-03-27 Fairchild Korea Semiconductor, Ltd. High voltage gate driver integrated circuit including high voltage junction capacitor and high voltage ldmos transistor
US20120126322A1 (en) * 2010-11-23 2012-05-24 Choul Joo Ko Ldmos semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1714286B1 (en) 2004-02-11 2008-12-10 Nxp B.V. High voltage driver circuit with fast reading operation
CN100466256C (zh) * 2006-08-07 2009-03-04 崇贸科技股份有限公司 高压集成电路
JP5757145B2 (ja) * 2011-04-19 2015-07-29 富士電機株式会社 半導体装置
CN102496624B (zh) * 2011-12-27 2014-02-12 上海先进半导体制造股份有限公司 高压bcd工艺中集成的浮动盆隔离结构
US8791723B2 (en) 2012-08-17 2014-07-29 Alpha And Omega Semiconductor Incorporated Three-dimensional high voltage gate driver integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080074165A1 (en) * 2004-04-27 2008-03-27 Fairchild Korea Semiconductor, Ltd. High voltage gate driver integrated circuit including high voltage junction capacitor and high voltage ldmos transistor
US20120126322A1 (en) * 2010-11-23 2012-05-24 Choul Joo Ko Ldmos semiconductor device

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