CN108122970A - 半导体器件、rc-igbt和制造半导体器件的方法 - Google Patents

半导体器件、rc-igbt和制造半导体器件的方法 Download PDF

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Abstract

根据一个实施例，半导体器件100包括：包括第一主表面和第二主表面的半导体衬底1；发射极电极46；栅极布线49；集电极电极43；沿着平行于第一主表面的平面中的一个方向延伸的第一单位单元区10和沿着一个方向延伸的第二单位单元区20，其中第一单位单元区10和第二单位单元区20的半导体衬底1包括N‑型漂移层39、N型空穴阻挡层38、沟槽电极13、P型主体层36、绝缘膜35、N型场停止层41和P+型集电极层42，并且第二单位单元区20包括被装配到集电极层42中且沿着一个方向延伸的N型阴极层47。

Description

半导体器件、RC-IGBT和制造半导体器件的方法
相关申请的交叉引用
本申请基于并且要求2016年11月30日提交的日本专利申请No.2016-232547的优先权，该申请的全部内容通过引用并入本文。
技术领域
本申请涉及半导体器件、RC-IGBT和制造半导体器件的方法，并且涉及例如安装在使用电动机的电动车辆、其他机械设备或类似物上的半导体器件、RC-IGBT和制造半导体器件的方法。
背景技术
电动机驱动的功率器件安装在使用电动机的电动车辆、其他机械设备或类似物上。电动机驱动的功率器件包括例如绝缘栅双极型晶体管(下文中，其将被称作IGBT)和与IGBT一起使用的续流二极管(下文中，其将被称作FWD)。
逆导型IGBT(下文中其将被称作RC-IGBT)由形成在单个芯片中的IGBT和FWD组成。在RC-IGBT中，n型阴极层形成在FWD的后表面上。接着将FWD的已形成的阴极层接合至IGBT的集电极层和后表面上的电极两者。以该方式，RC-IGBT被形成为单个芯片，并且已实际用于目标是家用电器和类似物的小容量芯片。
美国专利No.9041050在说明书中公开了一种注入增强(IE)型沟槽栅极IGBT，其由具有线性有源单元区的第一线性单位单元区、具有线性空穴集电极区的第二线性单位单元区和布置在第一与第二线性单位单元区之间的线性无源单元区组成。该文献公开了：根据上述结构，可以防止由IE效应引起的开关速度的降低。
日本待审专利申请公开No.2011-216825公开了一种半导体器件，在其中形成有二极管区和IGBT区，并且其中在二极管区的半导体层中形成有寿命受控区。寿命受控区以使得其从二极管区与IGBT区之间的边界进入IGBT区的一部分的方式连续地延伸。该文献公开了：根据上述结构，提高了ON电压和反向恢复电荷(Qrr)。
日本待审专利申请公开No.2016-082097公开了一种RC-IGBT，其包括多个虚设沟槽和位于多个虚设沟槽之间的栅格结构的栅极沟槽。在由栅格结构的栅极沟槽包围的单元区中，形成有发射极区、第一阳极区、第一阻挡区和第一柱区。第一柱区被配置成沿着半导体衬底的厚度方向延伸、与前表面电极接触并且连接至第一阻挡区。根据上述结构，获得了低导通(ON)电压、低栅极电容和pn二极管的稳定操作。
日本待审专利申请公开No.2015-165541公开了一种半导体器件，其包括二极管区和IGBT区，其中二极管区包括通过欧姆接触被连接至阳极电极的p型阳极区和通过肖特基接触被连接至阳极电极的多个n型柱区。该文献公开了：通过使第一柱区相对于阳极电极的导通电阻高于第二柱区相对于阳极电极的导通电阻，可以抑制栅极干涉。
日本待审专利申请公开No.2013-247248公开了通过将硒离子注入到半导体衬底的后表面中形成场停止区，接着将磷和硼选择性地离子注入到场停止区中，以由此在二极管中形成n+型区并且在IGBT中形成p+型区。该文献公开了：根据该制造方法，可以提高击穿电压并且可以减少泄漏电流。
日本待审专利申请公开No.2013-197306公开了一种RC-IGBT，其中在IGBT区中的集电极侧上形成有第一寿命受控区，借此使发射极侧上的载流子的寿命变长并且使集电极侧上的载流子的寿命变短，并且在FWD区中的阳极侧上形成有第二寿命受控区，借此使阳极侧上的载流子的寿命变短并且使阴极侧上的载流子的寿命变长。根据上述结构，改善了开关特性。
日本待审专利申请公开No.2013-197122公开了一种RC-IGBT，其包括：具有设置在衬底的一个表面上的基极层的IGBT区，和具有在基极层的一部分中有着较高杂质数的阳极层的二极管区。该文献公开了：二极管的恢复特性和欧姆接触特性通过使由二极管区中的沟槽占据的面积不同于由IGBT区中的沟槽占据的面积而得到改善。
发明内容
归因于关于RC-IGBT的结构的原因，负阻(snapback)在RC-IGBT中成为问题。负阻意味着IGBT中的集电极与发射极之间的饱和电压上的增加。当电子流动到FWD的与IGBT相邻的后表面上的n型阴极层中时，来自IGBT的p型集电极层的空穴注入被抑制，并且很少出现电导率调制，这引起出现负阻。当饱和电压归因于负阻的出现而增加时，IGBT特性和类似物劣化。
一个实施例已为了解决上述问题而做出，并且提供了能够抑制负阻的半导体器件、RC-IGBT和制造半导体器件的方法。
其他问题和新颖的特性将从说明书的描述和附图中变得显而易见。
根据一个实施例，一种半导体器件，包括：包括第一主表面和第二主表面的半导体衬底；设置在第一主表面中的发射极电极和栅极布线；以及设置在第二主表面中的集电极电极。半导体器件包括当从第一主表面的一侧看时沿着平行于第一主表面的平面中的一个方向延伸的第一单位单元区和在上述一个方向上延伸的第二单位单元区。第一单位单元区和第二单位单元区的半导体衬底包括：第一导电类型的漂移层；第一导电类型的空穴阻挡层，其被设置成比漂移层更靠近第一主表面并且在上述一个方向上延伸；成对的沟槽电极，其以使得在垂直于上述一个方向的另一个方向上从空穴阻挡层的两侧将空穴阻挡层夹住的方式进行设置，并且在一个方向上延伸；第二导电类型的主体层，其被设置成比空穴阻挡层更靠近第一主表面、在上述一个方向上延伸并且被连接至发射极电极；绝缘膜，其被设置在沟槽电极与漂移层、空穴阻挡层以及主体层之间；第一导电类型的场停止层，被设置成比漂移层更靠近第二主表面；和第二导电类型的集电极层，其被设置成比场停止层更靠近第二主表面并且被连接至集电极电极。第一单位单元区的沟槽电极被连接至栅极布线，并且第二单位单元区的沟槽电极被连接至发射极电极。第二单位单元区的半导体衬底包括第一导电类型的阴极层，第一导电类型的阴极层被装配到集电极层中、在上述一个方向上延伸并且连接集电极电极和场停止层。
根据实施例，可以提供能够抑制负阻的半导体器件、RC-IGBT和制造半导体器件的方法。
附图说明
以上和其他方面、优点和特征将从结合附图进行的对某些实施例的以下描述中更加显而易见，其中：
图1是举例说明了根据实施例的半导体器件的轮廓的透视图；
图2是举例说明了根据实施例的半导体器件的平面图；
图3是举例说明了根据实施例的半导体器件的截面图并且是沿着图2的线A-A’截取的截面图；
图4是举例说明了制造根据该实施例的半导体器件的方法的截面图，并且示出了形成N型空穴阻挡层的工艺；
图5是举例说明了制造根据该实施例的半导体器件的方法的截面图，并且示出了形成P型浮动层的工艺；
图6是举例说明了制造根据该实施例的半导体器件的方法的截面图，并且示出了形成硬掩模的工艺；
图7是举例说明了制造根据该实施例的半导体器件的方法的截面图，并且示出了硬掩模的图案化；
图8是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成沟槽的工艺；
图9是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了去除硬掩模的工艺；
图10是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成绝缘膜的工艺；
图11是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了沉积多晶硅以供形成沟槽电极的工艺；
图12是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了回蚀多晶硅以供形成沟槽电极的工艺；
图13是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了回蚀绝缘膜以供形成沟槽电极的工艺；
图14是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成P型主体层和N+型发射极层的工艺；
图15是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成层间绝缘膜的工艺；
图16是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了对层间绝缘膜进行图案化的工艺；
图17是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成接触槽的工艺；
图18是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成P+型闩锁防止层和P+型主体接触层的工艺；
图19是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成发射极电极的工艺；
图20是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成N型场停止层和P+型集电极层的工艺；
图21是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成N型阴极层的工艺；
图22是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了去除形成N型阴极层的工艺中的抗蚀剂膜的工艺；
图23是举例说明了制造根据实施例的半导体器件的方法的截面图，并且示出了形成集电极电极的工艺；
图24是举例说明了当根据实施例的半导体器件处于ON状态时的电子电流密度的分布图；
图25是举例说明了当根据实施例的半导体器件处于ON状态时的电子电流密度的分布图。
具体实施方式
为了描述的清楚起见，以下描述和附图酌情被省略和简化。此外，在整个附图中，相同的部件用相同的附图标记来表示，并且根据需要将省略重叠的描述。
(实施例)
首先，将描述根据实施例的半导体器件的轮廓。图1是举例说明了根据实施例的半导体器件的轮廓的透视图。
如图1中所示，半导体器件100包括：包括前表面1a(第一主表面)和后表面1b(第二主表面)的半导体衬底1；设置在前表面1a上的发射极电极46和栅极布线(未示出)；以及设置在后表面上的集电极电极43。半导体器件100包括当从前表面1a看时在平行于前表面1a的平面中的一个方向上延伸的第一单位单元区10和在一个方向上延伸的第二单位单元区20。
第一单位单元区10和第二单位单元区20的半导体衬底1包括：N-型漂移层39；N型空穴阻挡层38，其被设置成比N-型漂移层39更靠近前表面1a，并且沿着一个方向延伸；成对的沟槽电极13a和13b以及成对的沟槽电极23a和23b，其以使得在垂直于一个方向的另一方向上从两侧将N型空穴阻挡层38夹住的方式进行设置，并且沿着一个方向延伸；P型主体层36，其被设置成比N型空穴阻挡层38更靠近前表面1a、沿着一个方向延伸并且被连接至发射极电极46；绝缘膜35，被设置在沟槽电极13a和13b与N-型漂移层39、N型空穴阻挡层38和P型主体层36之间；N型场停止层41，被设置成比N-型漂移层39更靠近后表面1b；以及P+型集电极层42，其被设置成比N型场停止层41更靠近后表面1b，并且被连接至集电极电极43。
此外，在半导体器件100中，第一单位单元区10的沟槽电极13a和13b被连接至栅极布线(未示出)，第二单位单元区20的沟槽电极23a和23b被连接至发射极电极46，第二单位单元区20的半导体衬底1包括N型阴极层47，N型阴极层47被装配到P+型集电极层42中、沿着一个方向延伸且连接集电极电极43和N型场停止层41。
半导体器件100是例如RC-IGBT，其中充当IGBT的第一单位单元区10和充当FWD的第二单位单元区20形成在一个芯片中。
接下来，将描述根据该实施例的半导体器件100的细节。图2是举例说明了根据该实施例的半导体器件100的平面图。图3是举例说明了根据该实施例的半导体器件100的截面图并且是沿着图2的线A-A’截取的截面图。在图2中，前表面1a的一侧上的发射极电极46和层间绝缘膜45被省略。
如图2和图3中所示，半导体器件100设置在半导体衬底1中。半导体衬底1包括前表面1a(第一主表面)和后表面1b(第二主表面)。半导体衬底1的前表面1a设置有发射极电极46(图2中用箭头示出)和栅极布线49。半导体衬底1设置有单元区2(图2中用箭头示出)。单元区2设置有多个单位单元区3，当从前表面1a看时多个单位单元区3沿着平行于前表面1a的平面中的一个方向延伸。单位单元区3延伸所在的一个方向被称为单元延伸方向。平行于前表面1a的平面不仅包括与其完全平行的平面，而且包括与其平行的包含了在工艺技术方面的误差的平面。
多个单位单元区3在与单元延伸方向交叉的另一个方向(例如，垂直于单元延伸方向的另一个方向)上周期性地布置。单位单元区3布置所在的方向被称为单元布置方向。
单位单元区3由第一单位单元区10和第二单位单元区20形成。于是，第一单位单元区10和第二单位单元区20沿着单元延伸方向延伸。此外，在单元布置方向上，第一单位单元区10和第二单位单元区20交替地布置。此外，第一单位单元区10和第二单位单元区20在单元布置方向上具有例如相同的长度。在单元布置方向上，第一单位单元区10和第二单位单元区20可以具有彼此不同的长度。
第一单位单元区10中的每一个包括中心FET区11和包围FET区11的浮动区30。FET区10和浮动区30包括沿着单元延伸方向延伸的部分。电连接至栅极布线49的沟槽电极13a和13b设置在FET区11与浮动区30之间。沟槽电极13a和13b也包括沿着单元延伸方向延伸的部分。
第二单位单元区20中的每一个包括中心虚设单元区21和包围虚设单元区21的浮动区30。虚设单元区21和浮动区30包括沿着单元延伸方向延伸的部分。电连接至发射极电极46的沟槽电极23a和23b设置在虚设单元区21与浮动单元区30之间。沟槽电极23a和23b也具有沿着单元延伸方向延伸的部分。
在FET区11的中心部分和虚设单元区21的中心部分中的每一个中设置有沿着单元延伸方向延伸的接触槽31。接触槽31形成在半导体衬底1中。在接触槽31的底表面上设置有P+型主体接触层32。也就是，在半导体衬底1中设置有构成接触槽31的底表面的P+型主体接触层32。注意，P+型指示了低电阻P型。
注意，N+型指示了低电阻N型，并且P-型和N-型分别指示了高电阻P型和高电阻N型。此外，P型和N型分别指示了具有在低电阻与高电阻之间的电阻的P型和N型。这同样适用于以下描述，除非另有指出。N型可以被称作第一导电型并且P型可以被称作第二导电型，并且反之亦然。
在FET区11中，在单元延伸方向上周期性地形成有N+发射极层15。于是，在FET区11中沿着单元延伸方向交替地形成有N+型发射极层15和其中未引入N型杂质的区(P型主体层36)。
在虚设单元区21中，在单元延伸方向上周期性地设置有将沟槽电极23a和23b相互连接的耦合沟槽电极23c。耦合沟槽电极23c通过与接触槽31交叉的部分而相互连接。也就是，当从前表面1a看时耦合沟槽电极23c和接触槽31基本上彼此垂直。通过耦合沟槽电极23c和P+型主体接触层32之间的相互连接，沟槽电极23a和23b被电连接至发射极电极46。
在该示例中，虚设单元区21的宽度和FET区11的宽度(也就是虚设单元区21在单元布置方向上的长度和FET区11在单元布置方向上的长度)基本上彼此相等。以该方式，通过使虚设单元区21的宽度基本上等于FET区11的宽度，可以使空穴分布均匀。
在浮动区30中的半导体衬底1的前表面1a上的一部分中，设置有P型浮动层33和P型主体层36。
在单元区2的外周边部分中设置有单元周边结区4(图2中用箭头示出)。P型主体层36设置在单元周边结区4中的靠近半导体衬底1的前表面1a的部分中。P型主体层36经由P+型主体接触层32和接触槽31被电连接至发射极电极46。
栅极布线49例如设置在单元周边结区4中。沟槽电极13a和13b从单元区2延伸至单元周边结区4。沟槽电极13a和13b的端部通过沟槽栅极电极13d被连接至栅极布线49，沟槽栅极电极13d耦合单元周边结区4中的相应端部。P型主体层36和单元周边结区4通过端部沟槽栅极电极13e彼此分离。
如图3中所示，在其中设置有半导体器件100的半导体衬底1包括N-型漂移层39。在关于图3的描述中，为了便于对半导体器件100的说明，从半导体衬底的后表面1b到前表面1a的方向可以被称作上方并且从前表面1a到后表面1b的方向可以被称作下方。该方向仅为了说明起见而引入的并且实际半导体器件100可以不是在前表面1a被向上指向的状态下使用。
在第一单位单元区10中，在FET区11与浮动区30之间的边界中在半导体衬底1的前表面1a上设置有沟槽34。沟槽电极13a和13b经由绝缘膜35设置在沟槽34中的每一个内。第一单位单元区10的沟槽电极13a和13b被连接至栅极布线49。
在第二单位单元区20中，在虚设单元区21与浮动区30之间的边界中在半导体衬底1的前表面1a上设置有沟槽34。沟槽电极23a和23b经由绝缘膜35设置在沟槽34中的每一个内。第二单位单元区20的沟槽电极23a和23b被连接至发射极电极46。
在第一单位单元区10的半导体衬底1中，沿着单元延伸方向延伸的N型空穴阻挡层38被设置成比N-型漂移层39更靠近前表面1a。此外，成对的沟槽电极13a和13b以使得在单元布置方向上从相应侧保持N型空穴阻挡层38的方式进行设置。沟槽电极13a和13b沿着单元延伸方向延伸。在成对的沟槽电极13a和13b之间设置有沿着单元延伸方向延伸的P型主体层36，P型主体层36被设置成比N型空穴阻挡层38更靠近前表面1a。此外，在成对的沟槽电极13a和13b之间选择性地设置有N+型发射极层15，N+型发射极层15被设置成比P型主体层36更靠近前表面1a。
在第一单位单元区10的浮动区30的半导体衬底1中，沿着单元延伸方向延伸的P型浮动层33被设置成比N-型漂移层39更靠近前表面1a。此外，P型主体层36被设置成比P型浮动层33更靠近前表面1a。因此，沟槽电极13a和13b设置在N型空穴阻挡层38与P型主体层36以及P型浮动层33与P型主体层36之间。通过设置P型浮动层33，可以增加虚设单元区21的宽度，而不会引起击穿电压上的突然减小。因此可以增强空穴存储效果。
P型浮动层33的下端被制作成比沟槽电极13a和13b的下端更深。以该方式，通过使P型浮动层33与前表面1a相距的深度比沟槽电极13a和13b的下端与前表面1a相距的深度大，即使当浮动区30的宽度被制作成比FET区11的宽度大时，也变得容易维持击穿电压。因此可以提高IE效果。
在沟槽电极13a和13b与N-型漂移层39、N型空穴阻挡层38、P型主体层36、P型浮动层33和N+型发射极层15之间设置有绝缘膜35。
在第一单位单元区10中，在半导体衬底1上设置有层间绝缘膜45。于是，在FET区11和浮动区30中在P型主体层36上设置有层间绝缘膜45。此外，在沟槽电极13a和13b上设置有层间绝缘膜45。
接触槽31以使得它在单元延伸方向上延伸的方式被设置在沟槽电极13a和13b之间。接触槽31贯穿层间绝缘膜45和N+型发射极层15，并且到达P型主体层36。在未设置N+型发射极层15的部分中，接触槽31贯穿层间绝缘膜45，并且到达P型主体层36。
P+型主体接触层32设置在接触槽31的底表面上。发射极电极46经由接触槽31和P+型主体接触层32被连接至P型主体层36。在接触槽31和P+型主体接触层32下方设置有P+型闩锁防止层37。因此，P+型主体检测层32设置在发射极电极46与P+型闩锁防止层37之间。N型空穴阻挡层38设置在P型主体层36和P+型闩锁防止层37下方。
N-型漂移层39设置在N型空穴阻挡层38下方，也就是在靠近后表面1b的部分中。于是，N型空穴阻挡层38、P+型闩锁防止层37、P型主体层36、P+型主体接触层32和N+型发射极层15设置在N-型漂移层39上方。
在第一单位单元区10的半导体衬底1中，N型场停止层41被设置成比N-型漂移层39更靠近后表面1b。P+型集电极层42被设置成比N型场停止层41更靠近后表面1b。P+型集电极层42被连接至集电极电极43。
第二单位单元区20的半导体衬底1中的杂质掺杂结构与第一单位单元区10的结构相同，除了例如在N-型漂移层39上方没有设置N+型发射极层15。另一方面，第二单位单元区20的半导体衬底1与第一单位单元区10的结构相同之处在于，在N-型漂移层39下方设置有N型场停止层41和P+型集电极层42。然而，第二单位单元区20的半导体衬底1包括N型阴极层47。N型阴极层47被设置成比N型场停止层41更靠近后表面1b。
N型阴极层47被装配到集电极层42中，沿着单元延伸方向延伸，并且连接集电极电极43和场停止层41。N型阴极层47设置在虚设单元区21中的集电极层42的中心处。也就是，N型阴极层47在单元布置方向上沿着通过第二单位单元区20的中心的线设置。N型阴极层47在单元布置方向上的长度比第二单位单元区20的N型空穴阻挡层38在单元布置方向上的长度小。此外，当第二单位单元区20中的沟槽电极23a和23b在从前表面1a朝向后表面1b的方向上投影时，N型阴极层47形成在由投影到P+型集电极层42上的沟槽电极23a和23b包围的区域中。
根据上述结构，可以抑制在前表面1a的一侧上从FET区11注入的电子横向扩散和流动到后表面1b上的N型阴极层47中，以由此抑制负阻。
多个第一单位单元区10和多个第二单位单元区20在单元布置方向上交替地设置。多个第二单位单元区20可以包括设在其中置有N型阴极层47的第二单位单元区20和在其中未设置N型阴极层47的第二单位单元区20。此外，在多个第二单位单元区20中，在其中设置有N型阴极层47的第二单位单元区20可以周期性地布置。根据上述结构，可以调整充当FWD的第二单位单元区20的数量，并优化RC-IGBT的特性。
虽然在FET区11和虚设单元区21中设置有N型空穴阻挡层38和P+型闩锁防止层37，但是这些部件可以省略。然而，通过设置N型空穴阻挡层38和P+型闩锁防止层37，可以整体上维持空穴的流动的平衡。
为了更具体地举例说明半导体器件100的结构，示出了相应区和相应层的主要尺寸的一个示例。也就是，FET区11的宽度是大约1.3μm。FET区11与虚设单元区21之间的两个浮动区30的总宽度是大约3.3μm。
接触槽31的宽度是大约0.3μm。沟槽34的宽度是大约0.7μm，并且优选0.8μm或更小。沟槽34的深度是大约3μm。
N+型发射极层15的深度是大约250nm，P型主体层36的深度是大约0.8μm，P+型闩锁防止层37的深度是大约1.4μm，P型浮动层33的深度是大约4.5μm，N型场停止层41的厚度是大约1.5μm，P+型集电极层42的厚度是大约0.5μm，并且半导体衬底1的厚度是大约70μm(在该示例中，击穿电压是大约600V)。
半导体衬底1的厚度强烈地取决于要求的击穿电压。因此，在1200V的击穿电压的情况下，半导体衬底1的厚度是例如大约120μm并且在400V的击穿电压的情况下，半导体衬底1的厚度是例如大约40μm。
接下来，将描述制造根据该实施例的半导体器件的方法。
图4至图23是举例说明了制造根据实施例的半导体器件的方法的截面图。图4示出形成N型空穴阻挡层的工艺。图5示出形成P型浮动层的工艺。图6示出形成硬掩模的工艺。图7示出硬掩模的图案化。图8示出形成沟槽的工艺。图9示出去除硬掩模的工艺。图10示出形成绝缘膜的工艺。图11示出沉积多晶硅以供形成沟槽电极的工艺。图12示出回蚀多晶硅以供形成沟槽电极的工艺。图13示出回蚀绝缘膜以供形成沟槽电极的工艺。图14示出形成P型主体层和N+型发射极层的工艺。图15示出形成层间绝缘膜的工艺。图16示出对层间绝缘膜进行图案化的工艺。图17示出形成接触槽的工艺。图18示出形成P+型闩锁防止层和P+型主体接触层的工艺。图19示出形成发射极电极的工艺。图20示出形成N型场停止层和P+型集电极层的工艺。图21示出形成N型阴极层的工艺。图22示出去除形成N型阴极层的工艺中的抗蚀剂膜的工艺。图23示出形成集电极电极的工艺。
首先，制备例如N-型硅单晶晶片51作为包括前表面1a和后表面1b的半导体衬底1。磷浓度是大约2x1014/cm3。晶片51不限于由硅制成，并且可以由另一半导体材料制成。
如图4中所示，在晶片51的前表面51a中限定出第一单位单元区10和第二单位单元区20。第一单位单元区10和第二单位单元区20沿着平行于晶片51的前表面51a的平面中的一个方向延伸。
接下来，通过涂覆或类似方式在晶片51的上表面上形成抗蚀剂膜52a。接下来，通过光刻对抗蚀剂膜52a进行图案化。于是，在抗蚀剂膜52a中形成在平行于晶片51的前表面51a的平面中的一个方向上延伸的多个槽。接着通过使用被图案化的抗蚀剂膜52a作为掩模执行离子注入或以类似方式，而将诸如磷等的N型杂质引入到晶片51的前表面51a中。以该方式，在晶片51的前表面51a的一侧上形成沿着一个方向延伸的N型空穴阻挡层38。离子注入中的剂量是例如大约6x1012/cm2，并且注入能量是例如大约80KeV。此后，通过灰化或类似方式去除抗蚀剂膜52a。
接下来，如图5中所示，通过涂覆或类似方式在晶片51的前表面51a上形成抗蚀剂膜52b。接下来，通过光刻对抗蚀剂膜52b进行图案化。以如下方式对抗蚀剂膜52b进行图案化：使得它覆盖N型空穴阻挡层38，并且在除了N型空穴阻挡层38以外的部分中形成在一个方向上延伸的多个槽。接着通过使用被图案化的抗蚀剂膜52b作为掩模执行离子注入或以类似方式，而将诸如硼等的P型杂质引入到晶片51的前表面51a中。于是，在晶片51的前表面51a上在N型空穴阻挡层38之间形成沿着一个方向延伸的P型浮动层33。离子注入中的剂量是例如大约3.5x1013/cm2，并且注入能量是例如大约75KeV。此后，通过灰化或类似方式去除抗蚀剂膜52b。
接下来，如图6中所示，通过例如化学气相沉积(CVD)在晶片51的前表面51a上形成硬掩模膜53。硬掩模膜53是例如氧化硅膜。硬掩模膜53的厚度是例如450nm。
接下来，如图7中所示，通过涂覆或类似方式在硬掩模膜53上形成抗蚀剂膜52c。接着通过光刻对抗蚀剂膜52c进行图案化。以如下方式对抗蚀剂膜52c进行图案化：使得覆盖N型空穴阻挡层38和P型浮动层33。接下来，通过例如使用被图案化的抗蚀剂膜52c作为掩模进行的干法蚀刻对硬掩模膜53进行图案化。此后，通过灰化或类似方式去除抗蚀剂膜52c。
接下来，如图8中所示，通过例如使用被图案化的硬掩模膜53进行的各向异性干法蚀刻形成多个沟槽34。以如下方式在N型空穴阻挡层38的相应侧上形成多个沟槽34：使得从N型空穴阻挡层38的两侧将N型空穴阻挡层38夹住。诸如Cl2/O2气体等的气体例如用于各向异性干法蚀刻。
此后，如图9中所示，通过例如湿法蚀刻去除硬掩模膜53。湿法蚀刻使用例如包含氢氟酸的蚀刻剂来执行。
接下来，如图10中所示，使P型浮动层33和N型空穴阻挡层38扩散。这些层通过例如在1200℃的温度下执行大约30分钟的热处理而扩散。此外，通过热氧化或类似方式在晶片51的前表面51a和沟槽34的内表面上形成绝缘膜35。绝缘膜35的厚度是例如大约120nm。
接下来，如图11中所示，通过例如CVD或类似方式以使得填充沟槽34的方式、在绝缘膜35上的晶片51的前表面51a上和沟槽34内形成向其中掺杂磷的掺杂多晶硅膜54。晶片51的前表面51a上的掺杂多晶硅膜54的厚度是例如大约600nm。
接下来，如图12中所示，通过例如干法蚀刻将掺杂多晶硅膜54回蚀到晶片51的前表面51a上的绝缘膜35。以该方式，用掺杂多晶硅膜54填充沟槽34以形成沟槽电极13a、13b、23a和23b。在该实施例中，P型浮动层33的下端被制作成比其两侧上的沟槽电极13a、13b、23a和23b的下端更深。
接下来，如图13中所示，通过湿法蚀刻或类似方式去除沟槽34外的在晶片51的前表面51a上的绝缘膜35。湿法蚀刻使用例如包含氢氟酸的蚀刻剂来执行。
接下来，如图14中所示，通过例如热氧化或CVD在晶片51的上表面上形成绝缘膜55。绝缘膜55的厚度被制作成等于绝缘膜35的厚度。接下来，通过离子注入或类似方式从晶片51的前表面51a引入诸如硼等的P型杂质，并且比P型浮动层33和N型空穴阻挡层38更靠近前表面51a形成沿着一个方向延伸的P型主体层36。离子注入中的剂量是例如大约3x1013/cm2，并且注入能量是例如大约75KeV。
接下来，在晶片51的上表面上形成抗蚀剂膜(未示出)，并且执行图案化。以使得覆盖P型浮动层33的方式对抗蚀剂膜(未示出)进行图案化。使用被图案化的抗蚀剂膜(未示出)作为掩模通过离子注入引入诸如砷等的N型杂质。于是，在沟槽电极13a和13b之间选择性地形成N+型发射极层15，N+型发射极层15被形成为比N型空穴阻挡层38上形成的P型主体层36更靠近前表面51a。离子注入中的剂量是例如大约5x1015/cm2。注入能量是例如大约80KeV。此后，通过灰化或类似方式去除不必要的抗蚀剂膜(未示出)。
接下来，如图15中所示，通过例如CVD在晶片51的前表面51a上形成层间绝缘膜45。层间绝缘膜45是例如磷硅酸盐玻璃(PSG)膜。层间绝缘膜45的厚度是例如大约600nm。层间绝缘膜45可以是除了PSG膜以外的膜，并且可以是例如硼磷硅酸盐玻璃(BPSG)膜、未掺杂的硅酸盐玻璃(NSG)膜、涂布玻璃(SOG)膜或其复合膜。
接下来，如图16中所示，在层间绝缘膜45上形成抗蚀剂膜52d。接下来，通过光刻以如下方式对抗蚀剂膜52d进行图案化：使得抗蚀剂膜52d包括在N型空穴阻挡层38上的在一个方向上延伸的槽。接着通过例如使用被图案化的抗蚀剂膜52d进行的各向异性干法蚀刻或类似方式在N型空穴阻挡层38上的层间绝缘膜45中形成接触槽31。诸如Ar/CHF3/CF4等的气体例如用于各向异性干法蚀刻。
此后，如图17中所示，通过灰化或类似方式去除不必要的抗蚀剂膜52d。接下来，通过各向异性干法蚀刻使用例如层间绝缘膜45使接触槽31在晶片51中延伸。以如下方式形成接触槽31：使得接触槽31到达P型主体层36。在形成有N+型发射极层15的部分中，以使得贯穿N+型发射极层15的方式形成接触槽31。包括Cl2/O或类似物的气体例如用于各向异性干法蚀刻。
接下来，如图18中所示，通过穿过接触槽31离子注入诸如BF2等的P型杂质而在N型空穴阻挡层38上形成P+型主体接触层32。离子注入中的剂量是例如大约5x1015/cm2，并且注入能量是例如大约80KeV。
以类似的方式，例如，通过穿过接触槽31离子注入诸如硼等的P型杂质而在P+型主体接触层32下方形成P+型闩锁防止层37。离子注入中的剂量是例如大约5x1015/cm2，并且注入能量是例如大约80KeV。
接下来，如图19中所示，通过例如溅射或类似方式在层间绝缘膜45上和接触槽31内形成连接至P型主体层36的诸如金属等的发射极电极46。在形成发射极电极46之前，可以在层间绝缘膜45上和接触槽31内形成TiW膜作为阻挡金属膜。此外，在接触槽(未示出)中，将第二单位单元区20的沟槽电极23a和23b连接至发射极电极46。此外，在单元周边结区(未示出)中，将第一单位单元区10的沟槽电极13a和13b连接至栅极布线。
接下来，使晶片51的后表面经受背面研磨处理，借此根据需要使晶片厚度例如像大约200μm至30μm一样薄。当击穿电压是例如大约600V时，最终厚度变成大约70μm。于是，形成了包括具有预定厚度的晶片51的半导体衬底1。注意，也可以根据需要执行用于去除晶片51的后表面的损伤的化学蚀刻或类似方式。
接下来，如图20中所示，通过例如凭借离子注入引入诸如磷等的N型杂质在半导体衬底1的后表面1b上形成N型场停止层41。离子注入中的剂量是例如大约7x1012/cm2，并且注入能量是例如大约350KeV。N-型漂移层39被设置成比N型场停止层41更靠近前表面1a，并且比P型浮动层33和N型空穴阻挡层38更靠近后表面1b。此外，晶片51被称作半导体衬底1。
此后，根据需要，为了杂质的激活，使半导体衬底1的后表面1b经受激光退火或类似方式。接下来，通过例如离子注入将诸如硼等的P型杂质引入半导体衬底1的后表面1b中。于是，P+型集电极层42被形成为在半导体衬底1中比N型场停止层41更靠近后表面1b。离子注入中的剂量是例如大约1x1013/cm2，并且注入能量是例如大约40KeV。此后，根据需要，为了杂质的激活，使半导体衬底1的后表面1b经受激光退火或类似方式。
接下来，如图21中所示，通过涂覆或类似方式在半导体衬底1的后表面1b上形成抗蚀剂膜52e。通过例如光刻以如下方式对抗蚀剂膜52e进行图案化：使得抗蚀剂膜52e包括在第二单位单元区20中的半导体衬底1的后表面1b上的在一个方向上延伸的开口。例如以使得开口位于第二单位单元区20中的N型空穴阻挡层38下方的方式使用包括了后表面对准器功能的光刻设备。接下来，通过例如使用被图案化的抗蚀剂膜52e作为掩模进行的离子注入将N型杂质引入P+型集电极层42中。以该方式，在P+型集电极层42中形成在一个方向上延伸的N型阴极层47。
此时，N型阴极层47优选地沿着在另一个方向上通过了第二单位单元区20的中心的线形成。此外，在另一个方向上，N型阴极层47的长度优选地被制作成比第二单位单元区20中的N型空穴阻挡层38在另一个方向上的长度小。此外，当第二单位单元区20中的沟槽电极23a和23b在从前表面1a朝向后表面1b的方向上投影时，N型阴极层47优选地形成在由投影到P+型集电极层42上的沟槽电极23a和23b包围的区域中。
接下来，如图22中所示，通过灰化或类似方式去除不必要的抗蚀剂膜52e(未示出)。
接下来，如图23中所示，通过例如“溅射膜形成”在半导体衬底1的后表面1b的基本上整个表面上形成由金属或类似物制成的集电极电极43。于是，在第一单位单元区10中，P+型集电极层42和集电极电极43彼此连接。在第二单位单元区中，P+型集电极层42和集电极电极43彼此连接，并且N型阴极层47和集电极电极43彼此连接。以该方式，制造出半导体器件100。此后，通过划片或类似方式将半导体器件100分割成半导体衬底1的芯片区，并且根据需要将其芯片区密封成封装件。
接下来，将描述该实施例的效果。图24和图25各示出了举例说明当根据该实施例的半导体器件100处于ON状态时的电子电流密度的分布图。横轴指示出单元布置方向上的位置，并且纵轴指示出半导体衬底1的厚度方向。单元布置方向上的沟槽电极之间的间隔是例如2.26μm，P型浮动层33的宽度是6.78μm，并且N型阴极层47的宽度是1μm。这是向沟槽电极13施加15V的电压的ON状态。图24中示出的半导体器件100中的电流的量比图25中示出的半导体器件100中的电流的量小。
如图24和图25中所示，在根据该实施例的半导体器件100中，在第二单位单元区20的P+型集电极层42中设置有沿着一个方向延伸的N型阴极层47。高电子密度区没有从FET区11在单元布置方向上扩散。以该方式，可以抑制在半导体衬底1的前表面1a的一侧上从FET区11注入的电子在单元布置方向上扩散。因此可以减少流动到N型阴极层47中的电子的量并且抑制负阻。当半导体器件100中的电流水平低(图24)时电子电流密度在单元布置方向上的扩散比当半导体器件100中的电流水平高(图25)时的大。因此，通过N型阴极层47产生的负阻抑制效果趋向于当电流水平较高时变得较大。
此外，由于在半导体器件100中减少了流动到N型阴极层47中的电子，所以可以减小反向恢复电流IRP并且可以进一步抑制反向恢复损失Err。
另一方面，一般来说，在其中IGBT和FWD被形成到一个芯片中的RC-IGBT中，电子流动到FWD的N型阴极层中。于是，抑制了从IGBT的P+型集电极层的空穴注入。于是，很少出现电导率调制。于是，出现负阻。这引起反向恢复电流IRP上的增加和反向恢复损失Err上的增加，因为在RC-IGBT中的FWD操作时电子也扩散到IGBT中。
根据该实施例的N型阴极层47在单元布置方向上沿着通过了第二单位单元区20的中心的线形成。因此可以使从两侧上的第一单位单元区10的FET区域11到N型阴极层47的距离最小化。因此可以抑制电子流动到N型阴极层47中。
此外，在单元布置方向上，N型阴极层47的宽度被制作成比第二单位单元区20的N型空穴阻挡层38的在单元布置方向上的宽度小。因此可以在抑制电子流动到阴极层47中的同时改善FWD的功能。
此外，当第二单位单元区20中的沟槽电极23a和23b在从前表面1a朝向后表面1b的方向上投影时，N型阴极层47形成在由投影到P+型集电极层42上的沟槽电极23a和23b包围的区域中。从该结构也可以在抑制电子流动到阴极层47中的同时改善FWD的功能。
当多个第一单位单元区和多个第二单位单元区交替地设置在单元布置方向上时，包括了在其中设置有N型阴极层47的第二单位单元和在其中未设置N型阴极层47的第二单位单元两者。因此可以调整和优化负阻的抑制与FWD特性的改善之间的权衡。在第一单位单元区中设置有N+型发射极层15。因此可以改善IGBT中的开关。
在FET区11与虚设单元区21之间设置有P型浮动层33。通过设置P型浮动层33，可以增加浮动区30的宽度(也就是其在单元布置方向上的长度)而不会引起击穿电压上的突然减小。因此可以有效地增强空穴存储效果。
P型浮动层33的下端被制作成比两侧上的沟槽电极的下端更深。于是，即使当浮动区30的宽度被制作成比FET区11的宽度大时，也变得容易维持击穿电压。因此可以改善IE效果。
发射极电极46经由接触槽31连接。因此可以使第二单位单元区20的沟槽电极具有发射极电位。此外，通过设置P+型闩锁防止层37和P+型主体接触层32，可以维持空穴的流动的平衡。
此外，通过使第一单位单元区10的长度在单元布置方向上等于第二单位单元区20的长度，可以使空穴分布均匀。
虽然基于实施例具体描述了由本发明人做出的发明，但毋庸置疑，本发明不限于上面所陈述的实施例并且可以在不脱离本发明的精神的情况下对本发明做出各种改变。
例如，为了形成空穴阻挡层38、主体层36、浮动层33、场停止层41、集电极层42和类似物而离子注入的特定杂质、掺杂的量和注入能量仅仅是示例并且不限于上面所陈述的那些。此外，杂质层的形成不限于离子注入。上面所陈述的用于蚀刻的气体仅仅是示例并且可以使用其他气体。除非另有指定，否则在半导体器件100的制造方法中的工艺的顺序可以酌情改变。在以下补充注释中描述了制造半导体器件的方法的细节。
(补充注释1)
一种制造半导体器件的方法，半导体器件包括：
第一单位单元区，其沿着平行于半导体衬底中的第一主表面的平面中的一个方向延伸，半导体衬底包括第一主表面和第二主表面；
第二单位单元区，其被设置在半导体衬底中并且在一个方向上延伸，方法包括以下工艺：
在半导体衬底的主表面的一侧上形成在一个方向上延伸的第一导电类型的空穴阻挡层；
在空穴阻挡层的相应侧上以使得从两侧将空穴阻挡层夹住的方式形成沟槽；
在沟槽的内表面上形成绝缘膜；
填充形成有绝缘膜的沟槽，以形成沟槽电极；
形成比空穴阻挡层更靠近第一主表面的、在一个方向上延伸的第二导电类型的主体层；
形成连接至主体层的发射极电极；
在半导体衬底的第二主表面的一侧上形成第一导电类型的场停止层；
形成比半导体衬底中的场停止层更靠近第二主表面的、第二导电类型的集电极层，方法进一步包括以下工艺：
将第一单位单元区的沟槽电极连接至栅极布线；
将第二单位单元区的沟槽电极连接至发射极电极；
以如下方式形成第一导电类型的阴极层：使得阴极层在第二单位单元区中的集电极层中在一个方向上延伸；和
通过将集电极电极连接至阴极层来连接场停止层和集电极电极。
(补充注释2)
制造半导体器件的方法，进一步包括在另一个方向上沿着通过第二单位单元区的中心的线形成阴极层的工艺。
(补充注释3)
制造半导体器件的方法，其中，在垂直于一个方向的另一个方向上，阴极层的长度被制作成比第二单位单元区中的空穴阻挡层在另一个方向上的长度小。
(补充注释4)
制造半导体器件的方法，其中，当第二单位单元区中的沟槽电极在从第一主表面朝向第二主表面的方向上投影时，阴极层形成在由投影到集电极层上的沟槽电极包围的区域中。
(补充注释5)
制造半导体器件的方法，包括：
在另一个方向上交替地形成多个第一单位单元区和多个第二单位单元区；
其中第二单位单元区包括：
在其中设置有阴极层的第二单位单元区；和
在其中未设置阴极层的第二单位单元区。
(补充注释6)
制造半导体器件的方法，进一步包括在第一单位单元区的沟槽电极之间形成第一导电类型的发射极层的工艺，发射极层比主体层更靠近第一主表面。
(补充注释7)
制造半导体器件的方法，进一步包括在漂移层上形成在一个方向上延伸的第二导电类型的浮动层的工艺，方法包括：
在空穴阻挡层与浮动层之间形成沟槽电极；和
还在沟槽电极与浮动层之间形成栅极绝缘膜。
(补充注释8)
制造半导体器件的方法，其中浮动层的下端被制作成比浮动层的两侧上的沟槽栅极电极的下端更深。
(补充注释9)
制造半导体器件的方法，进一步包括以下工艺：
在主体层上形成层间绝缘膜；
形成在一个方向上延伸的接触槽，接触槽贯穿层间绝缘膜并且已到达主体层；和
经由接触槽将发射极电极连接至主体层。
(补充注释10)
制造半导体器件的方法，进一步包括以下工艺：
在接触槽下方形成第二导电类型的闩锁防止层；和
在半导体衬底中形成比闩锁防止层更靠近第一主表面的第二导电类型的主体接触层。
(补充注释11)
制造半导体器件的方法，其中当从垂直于第一主表面的方向上看时第一单位单元区在另一个方向上的长度被制作成基本上等于第二单位单元区的长度。
虽然已按照若干实施例描述了本发明，但本领域技术人员将认识到，本发明可以在所附权利要求书的精神和范围内以各种修改来实践，并且本发明不限于上面所描述的示例。
此外，权利要求的范围不由上面所描述的实施例限制。
此外，需注意的是，申请人的意图是涵盖所有权利要求元素的等同替换，即使后来在审查期间进行了修改。

Claims (20)

1.一种半导体器件，包括：
包括第一主表面和第二主表面的半导体衬底；
设置在所述第一主表面中的发射极电极和栅极布线；
设置在所述第二主表面中的集电极电极；以及
当从所述第一主表面的一侧看时沿着平行于所述第一主表面的平面中的一个方向延伸的第一单位单元区和在所述一个方向上延伸的第二单位单元区，其中
所述第一单位单元区和所述第二单位单元区的所述半导体衬底包括：
第一导电类型的漂移层；
第一导电类型的空穴阻挡层，其被设置成比所述漂移层更靠近所述第一主表面并且在所述一个方向上延伸；
成对的沟槽电极，其以使得在垂直于所述一个方向的另一个方向上从所述空穴阻挡层的两侧将所述空穴阻挡层夹住的方式进行设置，并且在所述一个方向上延伸；
第二导电类型的主体层，其被设置成比所述空穴阻挡层更靠近所述第一主表面，在所述一个方向上延伸，并且被连接至所述发射极电极；
绝缘膜，其被设置在所述沟槽电极与所述漂移层、所述空穴阻挡层以及所述主体层之间；
第一导电类型的场停止层，被设置成比所述漂移层更靠近所述第二主表面；和
第二导电类型的集电极层，其被设置成比所述场停止层更靠近所述第二主表面，并且被连接至所述集电极电极；
所述第一单位单元区的所述沟槽电极被连接至所述栅极布线；
所述第二单位单元区的所述沟槽电极被连接至所述发射极电极，且
所述第二单位单元区的所述半导体衬底包括第一导电类型的阴极层，所述阴极层被装配到所述集电极层中，在所述一个方向上延伸，并且连接所述集电极电极和所述场停止层。
2.根据权利要求1所述的半导体器件，其中所述阴极层在所述另一个方向上沿着通过所述第二单位单元区的中心的线进行设置。
3.根据权利要求1所述的半导体器件，其中所述阴极层的在所述另一个方向上的长度比所述第二单位单元区中的所述空穴阻挡层在所述另一个方向上的长度小。
4.根据权利要求1所述的半导体器件，其中当所述第二单位单元区中的所述沟槽电极在从所述第一主表面朝向所述第二主表面的方向上投影时，所述阴极层形成在由投影到所述集电极层上的所述沟槽电极包围的区域中。
5.根据权利要求1所述的半导体器件，其中
多个所述第一单位单元区和多个所述第二单位单元区在所述另一个方向上交替地设置，且
所述第二单位单元区包括：
在其中设置有所述阴极层的所述第二单位单元区；和
在其中未设置所述阴极层的所述第二单位单元区。
6.根据权利要求1所述的半导体器件，进一步包括设置在所述第一单位单元区的所述沟槽电极之间的第一导电类型的发射极层，所述发射极层被设置成比所述主体层更靠近所述第一主表面，
其中所述绝缘膜也设置在所述发射极层与所述沟槽电极之间。
7.根据权利要求1所述的半导体器件，进一步包括第二导电类型的浮动层，所述浮动层被设置成比所述漂移层更靠近所述第一主表面且在所述一个方向上延伸，其中
所述主体层还被设置成比所述浮动层更靠近所述第一主表面，
所述沟槽电极被设置在所述空穴阻挡层以及所述主体层与所述浮动层之间，且
所述绝缘膜被设置在所述沟槽电极与所述浮动层之间。
8.根据权利要求7所述的半导体器件，其中所述浮动层的下端比所述沟槽电极的下端更靠近所述第二主表面。
9.根据权利要求1所述的半导体器件，进一步包括设置在所述主体层上的层间绝缘膜，
其中所述发射极电极经由接触槽与所述主体层接触，所述接触槽以使得在所述一个方向上延伸、贯穿所述层间绝缘膜并且到达所述主体层的方式进行设置。
10.根据权利要求9所述的半导体器件，进一步包括:
设置在所述接触槽下方的第二导电类型的闩锁防止层；和
设置在所述发射极电极与所述闩锁防止层之间的第二导电类型的主体接触层。
11.根据权利要求1所述的半导体器件，其中当从垂直于所述第一主表面的方向上看时所述第一单位单元区的在所述另一个方向上的长度基本上等于所述第二单位单元区的长度。
12.一种RC-IGBT，包括：
包括第一主表面和第二主表面的半导体衬底；
设置在所述第一主表面中的发射极电极和栅极布线；
设置在所述第二主表面中的集电极电极；以及
当从所述第一主表面的一侧看时沿着平行于所述第一主表面的平面中的一个方向延伸的第一单位单元区和在所述一个方向上延伸的第二单位单元区，其中
所述第一单位单元区和所述第二单位单元区的所述半导体衬底包括：
第一导电类型的漂移层；
第一导电类型的空穴阻挡层，其被设置成比所述漂移层更靠近所述第一主表面并且在所述一个方向上延伸；
成对的沟槽电极，其以使得在垂直于所述一个方向的另一个方向上从所述空穴阻挡层的两侧将所述空穴阻挡层夹住的方式进行设置，并且在所述一个方向上延伸；
第二导电类型的主体层，其被设置成比所述空穴阻挡层更靠近所述第一主表面，在所述一个方向上延伸，并且被连接至所述发射极电极；
绝缘膜，其被设置在所述沟槽电极与所述漂移层、所述空穴阻挡层以及所述主体层之间；
第一导电类型的场停止层，被设置成比所述漂移层更靠近所述第二主表面；和
第二导电类型的集电极层，其被设置成比所述场停止层更靠近所述第二主表面，并且被连接至所述集电极电极；
所述第一单位单元区的所述沟槽电极被连接至所述栅极布线，
所述第二单位单元区的所述沟槽电极被连接至所述发射极电极，且
所述第二单位单元区的所述半导体衬底包括第一导电类型的阴极层，所述阴极层被装配到所述集电极层中，在所述一个方向上延伸，并且连接所述集电极电极和所述场停止层。
13.根据权利要求12所述的RC-IGBT，其中所述阴极层在所述另一个方向上沿着通过所述第二单位单元区的中心的线进行设置。
14.根据权利要求12所述的RC-IGBT，其中所述阴极层的在所述另一个方向上的长度比所述第二单位单元区中的所述空穴阻挡层在所述另一个方向上的长度小。
15.根据权利要求12所述的RC-IGBT，其中当所述第二单位单元区中的所述沟槽电极在从所述第一主表面朝向所述第二主表面的方向上投影时，所述阴极层形成在由投影到所述集电极层上的所述沟槽电极包围的区域中。
16.根据权利要求12所述的RC-IGBT，其中
多个所述第一单位单元区和多个所述第二单位单元区在所述另一个方向上交替地设置，且
所述第二单位单元区包括：
在其中设置有所述阴极层的所述第二单位单元区；和
在其中未设置所述阴极层的所述第二单位单元区。
17.根据权利要求12所述的RC-IGBT，进一步包括设置在所述第一单位单元区的所述沟槽电极之间的第一导电类型的发射极层，所述发射极层被设置成比所述主体层更靠近所述第一主表面，
其中所述绝缘膜也设置在所述发射极层与所述沟槽电极之间。
18.根据权利要求12所述的RC-IGBT，进一步包括第二导电类型的浮动层，所述浮动层被设置成比所述漂移层更靠近所述第一主表面且在所述一个方向上延伸，其中
所述主体层还被设置成比所述浮动层更靠近所述第一主表面，
所述沟槽电极被设置在所述空穴阻挡层以及所述主体层与所述浮动层之间，且
所述绝缘膜被设置在所述沟槽电极与所述浮动层之间。
19.根据权利要求18所述的RC-IGBT，其中所述浮动层的下端比所述沟槽电极的下端更靠近所述第二主表面。
20.一种制造半导体器件的方法，所述半导体器件包括：
第一单位单元区，其沿着平行于半导体衬底中的第一主表面的平面中的一个方向延伸，所述半导体衬底包括所述第一主表面和第二主表面；
第二单位单元区，其被设置在所述半导体衬底中并且在所述一个方向上延伸，所述方法包括以下工艺：
在所述半导体衬底的所述主表面的一侧上形成在所述一个方向上延伸的第一导电类型的空穴阻挡层；
在所述空穴阻挡层的相应侧上以使得从两侧将所述空穴阻挡层夹住的方式形成沟槽；
在所述沟槽的内表面上形成绝缘膜；
填充在其中形成有所述绝缘膜的所述沟槽，以形成沟槽电极；
形成比所述空穴阻挡层更靠近所述第一主表面的、在所述一个方向上延伸的第二导电类型的主体层；
形成连接至所述主体层的发射极电极；
在所述半导体衬底的所述第二主表面的一侧上形成第一导电类型的场停止层；
形成比所述半导体衬底中的所述场停止层更靠近所述第二主表面的第二导电类型的集电极层，所述方法进一步包括以下工艺：
将所述第一单位单元区的所述沟槽电极连接至栅极布线；
将所述第二单位单元区的所述沟槽电极连接至所述发射极电极；
以如下方式形成第一导电类型的阴极层：使得所述阴极层在所述第二单位单元区中的所述集电极层中在所述一个方向上延伸；以及
通过将集电极电极连接至所述阴极层来连接所述场停止层和所述集电极电极。
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