CN111106043A - 功率半导体器件元胞结构、其制备方法及功率半导体器件 - Google Patents

Abstract

本公开提供一种功率半导体器件及其制备方法。该功率半导体器件包括第一导电类型衬底、设置于所述衬底内的呈网格状分布的第一沟槽栅，以及位于由所述第一沟槽栅围合的每个网格单元格内的岛状第二沟槽栅、位于所述衬底内并位于所述第一沟槽栅和所述第二沟槽栅之间的第二导电类型阱区、位于所述阱区内的第一导电类型第一源区、第一导电类型第二源区和第二导电类型第三源区，以及位于所述衬底上方并同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接的发射极金属层。在不改变器件内部的电场线分布的情况下，增大有效沟槽栅之间的间距来降低电流密度，提高器件的抗短路能力，同时又能改善器件内部电场，提高器件耐压能力。

Description

功率半导体器件元胞结构、其制备方法及功率半导体器件

技术领域

本公开涉及半导体器件技术领域，具体涉及一种功率半导体器件元胞结构、其制备方法及功率半导体器件。

背景技术

功率半导体器件又称电力电子器件，包括功率二极管、晶闸管、绝缘栅双极晶体管(IGBT)、大功率电力晶体管(GTR)、门极可关断晶闸管(GTO)、金属-氧化物半导体场效应晶体管(MOSFET)。功率半导体器件被广泛应用于各种功率控制电路、驱动电路等电路中，尤其是在各种变频电机、光伏逆变及智能电网、新能源汽车、电力机车牵引驱动等领域有着不可替代的作用。

功率半导体器件一般由元胞结构、终端耐压结构和过渡区结构组成。

早期的功率半导体器件的元胞结构多采用平面栅结构，此种结构通常单个元胞的面积较大，因而电流密度较小，最终导致整个芯片的面积较大。近些年，沟槽栅结构的元胞开始逐渐普及，现阶段越来越多的功率半导体器件开始采用沟槽栅结构。

如图1和图2所示，现有的沟槽栅结构的功率半导体器件由于沟槽栅的尺寸相对较小，导致电流密度较高，电流较集中，因此容易造成短路。一般的做法是通过增大沟槽栅尺寸和/或沟槽栅之间的间距的方法来降低电流密度，提高抗短路能力。但此种做法对于器件内部的电场线的分布会造成较大的影响，影响电场夹断。

发明内容

针对上述问题，本公开提供了一种功率半导体器件元胞结构、其制备方法及功率半导体器件。

第一方面，本公开提供一种功率半导体器件元胞结构，包括：

第一导电类型衬底；

设置于所述衬底内的呈网格状分布的第一沟槽栅，以及位于由所述第一沟槽栅围合的每个网格单元格内的岛状第二沟槽栅；

位于所述衬底内并位于所述第一沟槽栅和所述第二沟槽栅之间的第二导电类型阱区；

位于所述阱区内并位于所述第一沟槽栅边缘的第一导电类型第一源区，以及位于所述阱区内并位于所述第二沟槽栅边缘的第一导电类型第二源区；

位于所述阱区内并位于所述第一源区和所述第二源区之间的第二导电类型第三源区；

位于所述衬底上方并同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接的发射极金属层；所述发射极金属层与第一沟槽栅之间通过第一层间介质层隔离。

根据本公开的实施例，优选地，相邻两排的所述网格单元格交错设置。

根据本公开的实施例，优选地，相邻两排的所述网格单元格对齐设置。

根据本公开的实施例，优选地，所述第一沟槽栅包括位于所述衬底内的第一栅极沟槽、设置于所述第一栅极沟槽内的第一栅极和设置于所述第一栅极沟槽和所述第一栅极之间的第一栅极绝缘层。

根据本公开的实施例，优选地，所述第一层间介质层位于所述衬底上方并覆盖所述第一栅极上表面和所述第一栅极绝缘层上表面。

根据本公开的实施例，优选地，所述第二沟槽栅包括位于所述衬底内的第二栅极沟槽、设置于所述第二栅极沟槽内的第二栅极和设置于所述第二栅极沟槽和所述第二栅极之间的第二栅极绝缘层。

根据本公开的实施例，优选地，还包括位于所述衬底上方并覆盖所述第二栅极绝缘层上表面的第二层间介质层，以使所述第二栅极绝缘层与所述发射极金属层隔离。

根据本公开的实施例，优选地，还包括位于所述衬底下方并与所述衬底电连接的集电极金属层。

根据本公开的实施例，优选地，所述第一源区的径向两端分别与所述第三源区和所述第一沟槽栅接触；

所述第二源区的径向两端分别与所述第三源区和所述第二沟槽栅接触。

第二方面，本公开提供一种如第一方面任一项所述的功率半导体器件元胞结构的制备方法，包括：

提供第一导电类型衬底；

在所述衬底内形成呈网格状分布的第一沟槽栅和在每个由所述第一沟槽栅围合的每个网格单元格内形成岛状第二沟槽栅；

在所述衬底上方注入第二导电类型高能离子，以在所述衬底内于所述第一沟槽栅和所述第二沟槽栅之间形成第二导电类型阱区；

在所述阱区内注入第一导电类型高能离子，以分别在所述阱区内于所述第一沟槽栅边缘形成第一导电类型第一源区，在所述阱区内于所述第二沟槽栅边缘形成第一导电类型第二源区；

在所述阱区内注入第二导电类型高能离子，以在所述阱区内于所述第一源区和所述第二源区之间形成第二导电类型第三源区；

在所述衬底上方形成覆盖所述第一沟槽栅上表面的第一层间介质层；

在所述衬底上方形成发射极金属层，其中，所述发射极金属层同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接。

根据本公开的实施例，优选地，所述在所述衬底上方形成发射极金属层，其中，所述在所述衬底上方形成覆盖所述第一沟槽栅上表面的第一层间介质层的步骤，包括：

在所述衬底上方分别形成覆盖所述第一沟槽栅上表面的第一层间介质层和覆盖所述第二沟槽栅的第二栅极绝缘层上表面的第二层间介质层，以使所述第一沟槽栅和所述第二栅极绝缘层与所述发射极金属层隔离。

根据本公开的实施例，优选地，所述在所述衬底上方形成发射极金属层，其中，所述发射极金属层同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接的步骤之后，还包括：

在所述衬底下方形成与所述衬底电连接的集电极金属层。

第二方面，本公开提供一种包括若干如第一方面任一项所述的功率半导体器件元胞结构。

采用上述技术方案，至少能够达到如下技术效果：

本公开提供一种功率半导体器件元胞结构、其制备方法及功率半导体器件，改变了传统的沟槽栅不与发射极金属层连接的方式，截断部分沟槽栅，形成网格状分布的第一沟槽栅和设置于由第一沟槽栅围合的每个网格单元格内的岛状的第二沟槽栅，并使第二沟槽栅与发射极金属层形成电连接，以在不改变器件内部的电场线分布的情况下，增大有效沟槽栅之间的间距来降低电流密度，提高器件的抗短路能力，同时又能改善器件内部电场，提高器件耐压能力。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1是现有的沟槽栅结构的功率半导体器件元胞结构的正面俯视示意图；

图2是现有的沟槽栅结构的功率半导体器件元胞结构的剖面结构示意图；

图3是本公开一示例性实施例示出的一种功率半导体器件元胞结构的正面俯视示意图；

图4是本公开一示例性实施例示出的一种功率半导体器件元胞结构的剖面结构示意图；

图5是本公开一示例性实施例示出的一种功率半导体器件元胞结构的另一剖面结构示意图；

图6是本公开一示例性实施例示出的另一种功率半导体器件元胞结构的正面俯视示意图；

图7是本公开一示例性实施例示出的一种功率半导体器件元胞结构的制备方法流程示意图；

图8-图13是本公开一示例性实施例示出的一种功率半导体器件元胞结构的制备方法的相关步骤形成的剖面结构示意图。

具体实施方式

以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。

为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

实施例一

如图3至图6所示，本公开实施例提供一种功率半导体器件元胞结构200，包括衬底201、第一沟槽栅202、第二沟槽栅203、阱区204、第一源区205、第二源区206、第三源区207、第一层间介质层208、第二层间介质层209、发射极金属层210和集电极金属层211。

需要说明的是，为了在图3和图6中清楚显示第一沟槽栅202、第二沟槽栅203、阱区204、第一源区205、第二源区206和第三源区207的形状和位置，图3和图6中并未示出衬底201、第一层间介质层208、第二层间介质层209、发射极金属层210和集电极金属层211。但是结合图4和图5是可以理解到衬底201、第一层间介质层208、第二层间介质层209、发射极金属层210和集电极金属层211的形状和位置。

示例性地，衬底201为第一导电类型的衬底。

第一沟槽栅202设置于衬底201内，第一沟槽栅202为网格状沟槽栅，X方向和Y方向的第一沟槽栅202形成网格单元格，该网格单元格平行所述衬底延伸方向的截面呈矩形，且相邻两排的网格单元格可以交错设置，如图3所示；相邻两排的网格单元格可以对齐设置，如图6所示。需要说明的是，X方向的第一沟槽栅202的Y方向宽度与Y方向的第一沟槽栅202的X方向宽度相等，该宽度即为第一沟槽栅202的槽宽。

第一沟槽栅202包括位于所述衬底内的第一栅极沟槽(图中未标注)、设置于第一栅极沟槽内的第一栅极2022和设置于第一栅极沟槽和第一栅极2022之间的第一栅极绝缘层2021，第一栅极绝缘层2021将第一栅极2022与衬底201隔离。

第二沟槽栅203为岛状沟槽栅，设置于衬底201内，第二沟槽栅203位于由第一沟槽栅202围合的网格单元格内。第二沟槽栅203与第一沟槽栅202不接触。

需要说明的是，第二沟槽栅203的Y方向宽度与X方向宽度相等，该宽度即为第二沟槽栅203的槽宽。

第二沟槽栅203的槽宽与第一沟槽栅202的槽宽相同，第二沟槽栅203的深度与第一沟槽栅202的深度相同。

第二沟槽栅203包括位于所述衬底内的第二栅极沟槽(图中未标注)、设置于第二栅极沟槽内的第二栅极2032和设置于第二栅极沟槽和第二栅极2032之间的第二栅极绝缘层2031，第二栅极绝缘层2031将第二栅极2032与衬底201隔离。

阱区204为第二导电类型的阱区，阱区204位于第一沟槽栅202与第二沟槽栅203之间，深度小于第一沟槽栅202和第二沟槽栅203的深度。阱区204的上表面与衬底201的上表面相平齐。

第一源区205为第一导电类型的源区，第一源区205位于第一沟槽栅202边缘，第一源区205的径向两端分别与第一沟槽栅202和第三源区207接触。第一源区205的上表面与衬底201的上表面相平齐。

第二源区206为第一导电类型的源区，第二源区206位于第二沟槽栅203边缘，第二源区206的径向两端分别与第二沟槽栅203和第三源区207接触。第二源区206的上表面与衬底201的上表面相平齐。

第三源区207位于阱区204内，且位于第一源区205和第二源区206之间。第三源区207的上表面与衬底201的上表面相平齐。

第一层间介质层208位于衬底201上方并覆盖第一沟槽栅202的上表面，以使第一沟槽栅202与发射极金属层210隔离。

第二层间介质层209位于衬底201上方并覆盖第二栅极绝缘层2031的上表面，以使第二栅极绝缘层2031与发射极金属层210隔离。

发射极金属层210位于衬底201上方并覆盖第二沟槽栅203的第二栅极2032的上表面、第一源区205的上表面、第二源区206的上表面和第三源区207的上表面，同时与第二栅极2032、第一源区205、第二源区206和第三源区207形成电连接。

发射极金属层210与第二栅极2032连接的结构，降低了沟槽底部的电场线的集中度，使沟槽底部电场更加平缓，有利于器件的可靠性。

集电极金属层211位于衬底下方并与衬底211形成电连接。

在本实施例中，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。

在本实施例中，提供一种功率半导体器件元胞结构200，包括网格状分布的第一沟槽栅202和设置于由第一沟槽栅202围合的每个网格单元格内的岛状的第二沟槽栅203，并使第二沟槽栅203与发射极金属层210形成电连接，改变了传统的沟槽栅不与发射极金属层连接的方式，在不改变器件内部的电场线分布的情况下，增大有效沟槽栅之间的间距来降低电流密度，提高器件的抗短路能力，同时又能改善器件内部电场，提高器件耐压能力。

实施例二

在实施例一的基础上，本实施例提供一种功率半导体器件元胞结构200的制备方法。图6是本公开实施例示出的一种功率半导体器件元胞结构200的制备方法流程示意图。图7-图12是本公开实施例示出的一种功率半导体器件元胞结构200的制备方法的相关步骤形成的剖面结构示意图。下面，参照图7和图8-图13来描述本公开实施例提出的功率半导体器件元胞结构200的制备方法一个示例性方法的详细步骤。

如图7所示，本实施例的功率半导体器件元胞结构200的制备方法，包括如下步骤：

步骤S101：提供第一导电类型衬底201。

衬底201为外延硅片或者区熔法(即FZ法)生长的硅片。

步骤S102：如图8，在衬底201内形成呈网格状分布的第一沟槽栅202和在由第一沟槽栅202围合的每个网格单元格内形成岛状的第二沟槽栅203。

具体的，步骤S102包括步骤S102a至步骤S102f：

步骤S102a：在衬底201表面采用外延生长或沉积的方式形成一层氧化掩膜层；

步骤S102b：刻蚀上述掩膜层，进行掩膜层图案化；

步骤S102c：利用图案化之后的掩膜层作掩膜，刻蚀衬底201，形成第一栅极沟槽(图中未标注)和第二栅极沟槽(图中未标注)，其中，第一栅极沟槽呈网格状分布，第二栅极沟槽位于由第一栅极沟槽围合的网格单元格内，第二栅极沟槽的槽宽等于第一栅极沟槽的槽宽，第二栅极沟槽的深度等于第一栅极沟槽202的深度；

步骤S102d：去除掩膜层，进行第一栅极沟槽和第二栅极沟槽形貌的修饰；

步骤S102e：通过氧化的方法，在第一栅极沟槽形成覆盖第一栅极沟槽的底部和侧壁上的第一栅极绝缘层2021，在第二栅极沟槽形成覆盖第二栅极沟槽的底部和侧壁上的第二栅极绝缘层2031；

步骤S102f：在第一栅极沟槽和第二栅极沟槽内沉积多晶硅层并刻蚀掉多余的多晶硅层，形成填充于第一栅极沟槽内的第一栅极2022，和填充于第二栅极沟槽内的第二栅极2032。

步骤S103：如图9，在衬底201上方注入第二导电类型高能离子，以在衬底201内于第一沟槽栅202和第二沟槽栅203之间形成第二导电类型阱区204。

具体地，在衬底201上方注入第二导电类型高能离子，并进行推阱工艺，以在衬底201内于第一沟槽栅202和第二沟槽栅203之间形成第二导电类型阱区204。

阱区204的深度小于第一栅极沟槽202和第二栅极沟槽203的深度。

步骤S104：如图10，在阱区204内注入第一导电类型高能离子，以分别在所述阱区204内于所述第一沟槽栅202边缘形成第一导电类型第一源区205，在所述阱区204内于所述第二沟槽栅203边缘形成第一导电类型第二源区206。

具体地，在衬底201上方注入第二导电类型高能离子，并进行快速退火工艺，以分别在所述阱区204内于所述第一沟槽栅202边缘形成第一导电类型第一源区205，在所述阱区204内于所述第二沟槽栅203边缘形成第一导电类型第二源区206。

步骤S105：在阱区204内注入第二导电类型高能离子，以在阱区204内于第一源区205和第二阱区206之间形成第三源区207。

具体地，在阱区204内注入第二导电类型高能离子并进行快速退火工艺，以在阱区204内、第一源区205和第二阱区206之间形成第三源区207。

步骤S106：如图11，在所述衬底上方形成覆盖所述第一沟槽栅上表面的第一层间介质层。

步骤S106具体包括以下步骤：在衬底201上方沉积层间介质层，并刻蚀该层间介质层，以在第二栅极、第一源区205、第二源区206和第三源区207上方形成开孔，并形成覆盖第一沟槽栅202上表面的第一层间介质层208和覆盖第二沟槽栅203的第二栅极绝缘层2031上表面的第二层间介质层209，以使第一沟槽栅202和第二栅极绝缘层2031与发射极金属层210隔离。。

步骤S107：如图12，在衬底201上方形成发射极金属层210，其中，发射极金属层210同时与第一源区205、第二源区206、第三源区207和第二沟槽栅202形成电连接。

具体地，通过溅射法在衬底201上方形成发射极金属层210，其中，发射极金属层210同时与第一源区205、第三源区207和第二沟槽栅202形成电连接。

步骤S108：如图13，在衬底201下方形成与衬底201电连接的集电极金属层211。

具体地，通过溅射法在衬底201下方形成与衬底201电连接的集电极金属层211。集电极金属层211可以为钛、镍、金等金属。

在本实施例中，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。

在本实施例中，提供一种功率半导体器件元胞结构200的制备方法，包括形成网格状分布的第一沟槽栅202和设置于由第一沟槽栅202围合的每个网格单元格内的岛状的第二沟槽栅203，并使第二沟槽栅203与发射极金属层210形成电连接，改变了传统的沟槽栅不与发射极金属层连接的方式，在不改变器件内部的电场线分布的情况下，增大有效沟槽栅之间的间距来降低电流密度，提高器件的抗短路能力，同时又能改善器件内部电场，提高器件耐压能力。

以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

1.一种功率半导体器件元胞结构，其特征在于，包括：

第一导电类型衬底；

设置于所述衬底内的呈网格状分布的第一沟槽栅，以及位于由所述第一沟槽栅围合的每个网格单元格内的岛状第二沟槽栅；

位于所述衬底内并位于所述第一沟槽栅和所述第二沟槽栅之间的第二导电类型阱区；

位于所述阱区内并位于所述第一沟槽栅边缘的第一导电类型第一源区，以及位于所述阱区内并位于所述第二沟槽栅边缘的第一导电类型第二源区；

位于所述阱区内并位于所述第一源区和所述第二源区之间的第二导电类型第三源区；

位于所述衬底上方并同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接的发射极金属层；所述发射极金属层与第一沟槽栅之间通过第一层间介质层隔离。

2.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，相邻两排的所述网格单元格交错设置。

3.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，相邻两排的所述网格单元格对齐设置。

4.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一沟槽栅包括位于所述衬底内的第一栅极沟槽、设置于所述第一栅极沟槽内的第一栅极和设置于所述第一栅极沟槽和所述第一栅极之间的第一栅极绝缘层。

5.根据权利要求4所述的功率半导体器件元胞结构，其特征在于，所述第一层间介质层位于所述衬底上方并覆盖所述第一栅极上表面和所述第一栅极绝缘层上表面。

6.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第二沟槽栅包括位于所述衬底内的第二栅极沟槽、设置于所述第二栅极沟槽内的第二栅极和设置于所述第二栅极沟槽和所述第二栅极之间的第二栅极绝缘层。

7.根据权利要求6所述的功率半导体器件元胞结构，其特征在于，还包括位于所述衬底上方并覆盖所述第二栅极绝缘层上表面的第二层间介质层，以使所述第二栅极绝缘层与所述发射极金属层隔离。

8.根据权利要求1所述的功率半导体器件的元胞结构，其特征在于，还包括位于所述衬底下方并与所述衬底电连接的集电极金属层。

9.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，

所述第一源区的径向两端分别与所述第三源区和所述第一沟槽栅接触；

所述第二源区的径向两端分别与所述第三源区和所述第二沟槽栅接触。

10.一种如权利要求1至9中所述的功率半导体器件元胞结构的制备方法，其特征在于，包括：

提供第一导电类型衬底；

在所述衬底内形成呈网格状分布的第一沟槽栅和在由所述第一沟槽栅围合的每个网格单元格内形成岛状第二沟槽栅；

在所述衬底上方注入第二导电类型高能离子，以在所述衬底内于所述第一沟槽栅和所述第二沟槽栅之间形成第二导电类型阱区；

在所述阱区内注入第一导电类型高能离子，以分别在所述阱区内于所述第一沟槽栅边缘形成第一导电类型第一源区，在所述阱区内于所述第二沟槽栅边缘形成第一导电类型第二源区；

在所述阱区内注入第二导电类型高能离子，以在所述阱区内于所述第一源区和所述第二源区之间形成第二导电类型第三源区；

在所述衬底上方形成覆盖所述第一沟槽栅上表面的第一层间介质层；

在所述衬底上方形成发射极金属层，其中，所述发射极金属层同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接。

11.根据权利要求10所述的功率半导体器件元胞结构的制备方法，其特征在于，所述在所述衬底上方形成覆盖所述第一沟槽栅上表面的第一层间介质层的步骤，包括：

在所述衬底上方分别形成覆盖所述第一沟槽栅上表面的第一层间介质层和覆盖所述第二沟槽栅的第二栅极绝缘层上表面的第二层间介质层，以使所述第一沟槽栅和所述第二栅极绝缘层与所述发射极金属层隔离。

12.根据权利要求10所述的功率半导体器件元胞结构的制备方法，其特征在于，所述在所述衬底上方形成发射极金属层，其中，所述发射极金属层同时与所述第一源区、所述第二源区、所述第三源区和所述第二沟槽栅形成电连接的步骤之后，还包括：

在所述衬底下方形成与所述衬底电连接的集电极金属层。

13.一种功率半导体器件，其特征在于，包括若干如权利要求1至9任一项所述的功率半导体器件元胞结构。

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