CN112331716B - 一种半导体器件及其制作方法、家用电器 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制作方法、家用电器，该半导体器件包括：层叠设置的第一金属层、N+型发射极区、P型基区、N型漂移区、N型缓冲区、P+型集电极区和第二金属层；第一栅极和第二栅极，第一栅极和第二栅极间隔设置，且贯穿N+型发射极区、P型基区和部分N型漂移区；第一虚拟栅极，设置于第一栅极远离第二栅极的一侧，且与第一栅极绝缘；第二虚拟栅极，设置于第二栅极远离第一栅极的一侧，且与第二栅极绝缘；其中，第一虚拟栅极和第二虚拟栅极连接第一金属层。通过这样的方式，能够平衡半导体器件内部的载流子浓度。

Description

一种半导体器件及其制作方法、家用电器
技术领域
本申请涉及半导体器件技术领域，具体涉及一种半导体器件及其制作方法、家用电器。
背景技术
IEGT(Injection Enhanced Gate Bipolar Transistor，栅极注入增强双极型晶体管)是在IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)结构的基础上，通过增大槽栅的宽度，或者设计dummy元胞，限制IEGT集电极的空穴注入能力，从而提高电子电流在总电流的比例，实现导通状态下器件内部更平衡的载流子浓度分布。
但上述措施只是对IEGT内部的载流子浓度进行了初步的平衡，由于IEGT栅极附近处较大的导通电阻仍是器件阻抗的瓶颈之一，导致栅极附近的载流子密度与集电极附近的载流子密度相比还是较低，因此，如何进一步改善器件内部的载流子浓度的平衡分布，成为了亟待解决的问题。
发明内容
为了解决上述问题，本申请提供一种半导体器件及其制作方法、家用电器，能够平衡半导体器件内部的载流子浓度。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体器件，该半导体器件包括：层叠设置的第一金属层、N+型发射极区、P型基区、N型漂移区、N型缓冲区、P+型集电极区和第二金属层；第一栅极和第二栅极，第一栅极和第二栅极间隔设置，且贯穿N+型发射极区、P型基区和部分N型漂移区；第一虚拟栅极，设置于第一栅极远离第二栅极的一侧，且与第一栅极绝缘；第二虚拟栅极，设置于第二栅极远离第一栅极的一侧，且与第二栅极绝缘；其中，第一虚拟栅极和第二虚拟栅极连接第一金属层。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种半导体器件的制作方法，该方法包括：提供一半导体衬底；在半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极；其中，第一栅极和第二栅极间隔设置，且第一栅极与第一虚拟栅极绝缘，第二栅极与第二虚拟栅极绝缘；在半导体衬底上制作N+型发射极区和P型基区；在N+型发射极区远离P型基区一侧制作第一金属层；其中，第一虚拟栅极和第二虚拟栅极连接第一金属层；在P型基区远离N+型发射极区的一侧分别制作N型漂移区、N型缓冲区、P+型集电极区和第二金属层；其中，第一栅极和第二栅极贯穿部分N型漂移区。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种半导体器件，该半导体器件包括：层叠设置的第一金属层、N+型发射极区、P型基区、N型漂移区、N型缓冲区、P+型集电极区和第二金属层；第一栅极和第二栅极，第一栅极和第二栅极间隔设置，且贯穿N+型发射极区、P型基区和部分N型漂移区；第一虚拟栅极，设置于第一栅极远离第二栅极的一侧，且与第一栅极绝缘；第二虚拟栅极，设置于第二栅极远离第一栅极的一侧，且与第二栅极绝缘；其中，第一虚拟栅极和第二虚拟栅极与第一金属层绝缘。
为解决上述技术问题，本申请采用的再一个技术方案是：提供一种半导体器件的制作方法，该方法包括：提供一半导体衬底；在半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极；其中，第一栅极和第二栅极间隔设置，且第一栅极与第一虚拟栅极绝缘，第二栅极与第二虚拟栅极绝缘。在半导体衬底上制作N+型发射极区和P型基区；在N+型发射极区远离P型基区一侧制作第一金属层；其中，第一虚拟栅极和第二虚拟栅极与第一金属层绝缘；在P型基区远离N+型发射极区的一侧分别制作N型漂移区、N型缓冲区、P+型集电极区和第二金属层；其中，第一栅极和第二栅极贯穿部分N型漂移区。
为解决上述技术问题，本申请采用的再又一个技术方案是：提供一种家用电器，该家用电器包括上述的半导体器件，或包括上述的半导体器件的制造方法。
本申请实施例的有益效果是：区别于现有技术，由于集电极区附近的载流子浓度高于栅极附近的载流子浓度，本申请提供的半导体器材，通过将半导体器件的单一栅极结构设置为虚拟栅极和栅极的复合结构，并使得虚拟栅极与第一金属层相连接，这样的结构使得在器件导通时能够吸引空穴向栅极附近区域进行移动，从而增加栅极附近电子和空穴的密度，进一步平衡了器件内部的载流子浓度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是现有技术中增大栅极宽度的IEGT结构示意图；
图2是现有技术中设计元胞的IEGT结构示意图；
图3是现有技术中IEGT内部载流子密度的分布图；
图4是本申请提供的半导体器件第一实施例的结构示意图；
图5是本申请提供的半导体器件第二实施例的结构示意图；
图6是本申请提供的半导体器件中内部载流子浓度的分布示意图；
图7是本申请提供的半导体器件的制作方法第一实施例的流程示意图；
图8是本申请提供的半导体器件第三实施例的结构示意图；
图9是本申请提供的半导体器件的制作方法第二实施例的流程示意图；
图10是本申请提供的半导体器件的制作方法第三实施例的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
半导体器件中，通常包括半导体三极管、双极半导体器件、场效应半导体器件、IGBT以及IEGT等。其中，IGBT是在MOS结构(全称MOSFET，Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管结构)上串联设计一个晶体管，在导电时通过该晶体管向MOS结构的漂移区11注入大量多数载流子，从而增强了MOS管的电流能力；在截止时，晶体管也截止，又可以增强MOS管本身的耐高压能力。在IGBT结构的基础上，通常采用增大栅极12的宽度得到IEGT10，如图1所示，这种结构可以平衡器件内部载流子密度的空间分布，降低通态损耗；此外，还可以采用设计dummy元胞，如图2所示，这种结构方式可以限制空穴的注入效率，平衡IEGT内部的载流子密度。
本申请的发明人经过长期的研究发现：采用图2中增设dummy元胞的方式，相当于增大了元胞的宽度，对于同等电流的器件，相当于稀释了空穴的注入浓度。如果想要获得稳定工作的饱和电流，IEGT就需要注入更大的电子电流，才能补充器件内部的载流子浓度。现有IEGT20内部的载流子密度分布如图3所示，从图3可以看出，虽然增设dummy元胞可以初步平衡IEGT20内部的载流子浓度，但是结构中栅极22附近较大的导通电阻仍是器件阻抗的瓶颈之一，导致栅极22附近的载流子密度与集电极21附近的载流子密度相比还是较低。为此，本申请提出了以下实施例。
参阅图4，图4是本申请提供的半导体器件第一实施例的结构示意图，在本实施例中，该半导体器件为IEGT，其中，IEGT40包括层叠设置的第一金属层401、金属绝缘层402、N+型发射极区403、P型基区404、N型漂移区405、N型缓冲区406、P+型集电极区407和第二金属层408。
可选地，IEGT40还包括第一栅极409和第二栅极410，其中，第一栅极409和第二栅极410间隔设置，其中，第一栅极409和第二栅极410为沟槽栅，设置于对应的沟槽内，并且贯穿N+型发射极区403、P型基区404以及部分N型漂移区405；在本实施例中，第一栅极409和第二栅极410可以与IEGT40的上表面垂直设置，在其他一些实施例中，第一栅极409和第二栅极410与IEGT40的上表面之间也可以设置一定的倾斜角度(例如20度)，这样的方式可以减小载流子在沟槽处移动所承受到的散射阻力，进而降低IEGT40的导通压降。
进一步地，IEGT40还包括第一虚拟栅极411和第二虚拟栅极412，其中，第一虚拟栅极411设置于第一栅极409远离第二栅极410的一侧，且与第一栅极409绝缘设置，第二虚拟栅极412设置于第二栅极410远离第一栅极409的一侧，且与第二栅极410绝缘设置。
在本实施例中，可以在第一虚拟栅极411靠近第二虚拟栅极412一侧开设一个第一沟槽(图未示)，第一栅极409则设置于第一沟槽内；同样地，可以在第二虚拟栅极412靠近第一虚拟栅极411一侧开设一个第二沟槽(图未示)，第二栅极410则设置于第二沟槽内。
具体地，第一沟槽和第二沟槽的截面可以设置为方形，此时，第一栅极409和第二栅极410也对应设置为方形；并且，第一沟槽和第二沟槽的底部与第一虚拟栅极411和第二虚拟栅极412的底部具有一定的距离H1，第一沟槽和第二沟槽的顶部与第一虚拟栅极411和第二虚拟栅极412的顶部同样具有一定的距离H2，上述的两个距离H1和H2可以相同，也可以不同。也就是说，在本实施例中，第一虚拟栅极411和第二虚拟栅极412与对应的第一栅极409和第二栅极410呈部分包裹设置。
在另一些实施例中，距离H1和H2也可以为0，此时第一栅极409和第二栅极410与第一虚拟栅极411和第二虚拟栅极412之间的高度相同；并且第一栅极409和第二栅极410的方形结构也可以设置为其他形状，在此对形状和高度不做具体限制。
本实施例中，在给栅极施加正向电压时，形成第一栅极409和第二栅极410的区域发生反向而形成的电子沟道可连通N+型发射极区403和N型漂移区405，以实现整个IEGT40的开关功能。具体的，当加在栅极和源极两极的电压为正且大于开启电压时，会在IEGT40中的MOSFET内形成沟道并为半导体器件提供电流以使IEGT40导通；当在栅极和源极不加信号或加反向电压时，MOSFET内的沟道消失，IEGT内的电流被切断，IEGT40即关断。
进一步地，N+型发射极区403包括第一N+型发射极区403a和第二N+型发射极区403b，其中，第一N+型发射极区403a和第二N+型发射极区403b沿横向方向间隔设置，并且第一栅极409和第一虚拟栅极411贯穿第一N+型发射极区403a，第二栅极410和第二虚拟栅极412贯穿第二N+型发射极区403b。在本实施例中，由于虚拟栅极与栅极的位置关系，上述设置也即是相当于第一N+型发射极区403a设置于第一虚拟栅极411的两侧，第二N+型发射极区403b设置于第二虚拟栅极412的两侧。
可选地，第一虚拟栅极411与对应的沟槽之间，以及第一栅极409与对应的沟槽之间设置有第一栅极绝缘层409a，第二虚拟栅极412与对应的沟槽之间，以及第二栅极410与对应的沟槽之间设置有第二栅极绝缘层410a。其中，第一栅极绝缘层409a和第二栅极绝缘层410a分别覆盖每个沟槽的内表面。在本实施例中，由于虚拟栅极与栅极的位置关系，第一栅极绝缘层409a和第二栅极绝缘层410a除了与第一虚拟栅极411和第二虚拟栅极412相接触，还可以与第一栅极409和第二栅极410的部分表面相接触。
并且，第一栅极绝缘层409a还设置于第一栅极409与第一虚拟栅极411之间，第二栅极绝缘层410a还设置于第二栅极410和第二虚拟栅极412之间，通过这样的方式，使得栅极与虚拟栅极之间相互绝缘。其中，第一栅极绝缘层409a和第二栅极绝缘层410a的材料可以是氧化物、氮化物或者其他绝缘材料，并且栅极绝缘层的厚度可以为50-100um。
可以理解的，金属绝缘层402可以在制作过程或使用过程中充分保护第一栅极409、第二栅极410、第一虚拟栅极411以及第二虚拟栅极412，结合第一栅极绝缘层409a和第二栅极绝缘层410a的保护，从而使该IEGT40的器件稳定性更好。本实施例中，金属绝缘层402具体设置于第一虚拟栅极411和第一金属层401之间，以及第二虚拟栅极412和第一金属层401之间。
进一步地，IEGT40中还设置有连通槽(图未示)，第一虚拟栅极411和第二虚拟栅极412通过该连通槽与第一金属层401连接，以引入第一虚拟栅极411和第二虚拟栅极412作为发射极进行工作。
具体地，第一虚拟栅极411和第二虚拟栅极412通过连通槽与第一金属层401连接可以通过如下两种方式实现：
方式一为：连通槽包括第一连通槽(图未示)和第二连通槽(图未示)，第一连通槽和第二连通槽均设置于金属绝缘层402，其中，第一连通槽的一端开口连通第一金属层401，第一连通槽的另一端开口连通第一虚拟栅极411，第一虚拟栅极411和第一金属层401通过该第一连通槽连接；同样地，第二连通槽的一端开口连通第一金属层401，第二连通槽的另一端开口连通第二虚拟栅极412，第二虚拟栅极412和第一金属层401通过该第二连通槽连接。
方式二为：连通槽包括第三连通槽(图未示)和第四连通槽(图未示)，第三连通槽和第四连通槽分别设置于第一栅极绝缘层409a和第二栅极绝缘层410a，其中，第三连通槽的一端开口连通N+型发射极区403，第三连通槽的另一端开口连通第一虚拟栅极411，第一虚拟栅极411和第一金属层401通过该第三连通槽连接；同样地，第四连通槽的一端开口连通N+型发射极区403，第四连通槽的另一端开口连通第二虚拟栅极412，第二虚拟栅极412和第一金属层401通过该第四连通槽连接。
其中，第一连通槽和第二连通槽可以设置为在竖直方向上开设，例如垂直槽，第三连通槽和第四连通槽可以设置为在水平方向上开设，例如水平槽。具体可以根据实际情况进行设置，在此不做限制。
在本实施例中，将第一虚拟栅极411和第二虚拟栅极412与第一金属层401连接，也即是发射极连接，由于发射极接地，发射极与第一虚拟栅极411和第二虚拟栅极412连通后，相当于引入一个负极，此时，在IEGT40导通的时候，会吸引部分空穴向虚拟栅极位置移动，能够增加栅极附近以及发射极附近电子和空穴的密度，同时IEGT40中的N型缓冲区406及其附近区域由于流失了部分空穴，因此使得该部分区域的载流子浓度。
由于目前大多数设计是将栅极作为单纯的控制栅极，没有考虑将单个栅极制作成栅极与发射极的复合结构，因此在本实施例中，通过将IEGT40原有的单一栅极结构转变设置为栅极与发射极的复合结构，在不影响栅极控制IGBT开关功能的情况下，使得栅极附近以及发射极附近区域的载流子浓度增加，在设计元胞初步平衡IEGT40内部载流子浓度的基础上，进一步优化平衡了器件内部载流子浓度的分布。并且这种更加平衡的载流子分布，有利于降低IEGT40栅极附近的以及N型漂移区405的电阻，从而降低器件的导通压降和通态损耗。
可以理解的是，载流子浓度构成的变化，对于半导体器件的关断特性是有利的，当器件关断时，器件内部通常残留大量的空穴载流子，从而能够延长器件的关断时间。如果器件载流子浓度分布中，空穴浓度减少而电子浓度增加，就能够改善器件的关断时间与关断损耗。
可选地，IEGT40还可以包括N+型阻止区(图未示)，该N+型阻止区设置于N型漂移区405和N型缓冲区406之间，形成FS结构。
在一些实施例中，形成IEGT40的具体材料类型不受特别的限制，本领域常用的IGBT基材均可，本领域技术人员可根据半导体器件的具体电性能要求进行相应的选择。在一些实施例中，形成N+型发射极区403、P型基区404、N型漂移区405以及P+型集电极区407的材料可以为Si，因为硅基制成的半导体器件稳定性更佳、电压较低且适应性强。在另一些实施例中，形成上述基层的材料还可以为SiC，使得IEGT40的耐电压性能更好、电流更大且电压更高。
参阅图5，图5是本申请提供的半导体器件第二实施例的结构示意图，在本实施例中，该半导体器件为IEGT，其中，IEGT50包括层叠设置的第一金属层501、金属绝缘层502、N+型发射极区503、P型基区504、N型漂移区505、N型缓冲区506、P+型集电极区507和第二金属层508。以及上述实施例中贯穿N+型发射极区、P型基区以及部分N型漂移区的第一栅极509、第二栅极510、第一虚拟栅极511和第二虚拟栅极512。其中，第一虚拟栅极511和第二虚拟栅极512连接第一金属层。
其中，N+型发射极区503包括第一N+型发射极区503a和第二N+型发射极区503b，第一N+型发射极区503a和第二N+型发射极区503b沿横向方向间隔设置，并且第一栅极509和第一虚拟栅极511贯穿第一N+型发射极区503a，第二栅极510和第二虚拟栅极512贯穿第二N+型发射极区503b，也即是第一N+型发射极区503a和第二N+型发射极区503b分别设置于第一虚拟栅极511和第二虚拟栅极512的两侧。
IEGT50进一步包括设置于第一栅极509与对应的沟槽之间，以及设置于第一虚拟栅极511与对应的沟槽之间的第一栅极绝缘层509a，还包括设置于第二栅极510与对应的沟槽之间，以及设置于第二虚拟栅极512与对应的沟槽之间的第二栅极绝缘层510a。其中，第一栅极绝缘层509a和第二栅极绝缘层510a分别覆盖每个沟槽的内表面。在本实施例中，由于虚拟栅极与栅极的位置关系，第一栅极绝缘层509a和第二栅极绝缘层510a除了与第一虚拟栅极511和第二虚拟栅极512相接触，还可以与第一栅极509和第二栅极510的部分表面相接触。
并且，第一栅极绝缘层509a还设置于第一栅极509与第一虚拟栅极511之间，第二栅极绝缘层510a还设置于第二栅极510和第二虚拟栅极512之间，通过这样的方式，使得栅极与虚拟栅极之间相互绝缘。其中，第一栅极绝缘层509a和第二栅极绝缘层510a的材料可以是氧化物、氮化物或者其他绝缘材料，并且栅极绝缘层的厚度可以为50-100um。
进一步，IEGT50还包括两种连接方式的连通槽，一种是虚拟栅极与发射极金属之间通过连通槽直接连接，另一种是虚拟栅极与发射极金属之间通过N+型发射极区503间接连接，具体参照前述实施例，在此不做赘述。
与上一实施例的区别在于，本实施例的IEGT50还包括设置于N型漂移区505和P型基区504之间的电子存储层513，该电子存储层513用于俘获附近的空穴；具体地，电子存储层513包括第一电子存储层513a和第二电子存储层513b，其中，第一电子存储层513a包裹设置于第一栅极绝缘层509a且对应N型漂移区505的区域，第二电子存储层513b包裹设置于第二栅极绝缘层510a且对应N型漂移区505的区域。需要说明的是，本实施例中的电子存储层513均包裹设置于虚拟栅极外侧的栅极绝缘层上，而非设置于虚拟栅极与栅极之间对应的栅极绝缘层。
在本实施例中，通过在IEGT的第一虚拟栅极511和第二虚拟栅极512对应的沟槽底部注入高浓度的N+离子，形成N+型电子存储层，该电子存储层513可以作为空穴的俘获陷阱，由于注入的N+离子带负电，而空穴带正电，因此，N+型点子存储层内的大量自由电子吸引N型漂移区505远离第一金属层501一侧方向上的空穴载流子向电子存储层513进行移动，以使得电子与空穴进行复合，同时该复合过程会增加电子存储层513附近区域电子和空穴的密度，也即是提高了电子存储层513附近区域的载流子浓度，同时IEGT50中的N型缓冲区506附近区域由于流失了部分空穴，因此使得N型缓冲区506及其附近区域的载流子浓度降低。
因此在本实施例中，通过在N型漂移区505和P型基区504之间注入高浓度的N+离子形成N+型电子存储层的方式，使得电子存储层513附近区域的载流子密度增加，在栅极与发射极的复合结构进一步平衡了IEGT50内部载流子浓度的基础上，再进一步优化了IEGT50内部的载流子浓度。并且，电子存储层513还可以降低该区域的电阻，从而增加MOS结构的电子电流输入能力，提高了该区域内的电子浓度。在另一些实施例中，可以单独在原有IEGT50的基础上设置电子存储层513。
本实施例中载流子的密度/浓度分布如图6所示，图6中虚线部分表示现有半导体器件中载流子的密度分布情况，实线部分则表示本实施例中载流子的密度分布情况，可以看出，本实施例的IEGT50结构，使得栅极附近的载流子密度得到提升，同时集电极附近的载流子密度相对降低，因此，这样的结构能够进一步平衡器件内的载流子分布，以更适用于变频空调等家用电器的应用。
参阅图7，图7是本申请提供的半导体器件的制作方法第一实施例的流程示意图，该方法具体包括：
S701：提供一半导体衬底。
其中，半导体衬底的材料可以为氮化硅和多晶硅。
S702：在半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极。
其中，第一栅极和第二栅极间隔设置，并且第一栅极与第一虚拟栅极绝缘，第二栅极与第二虚拟栅极绝缘。
本实施例中，是通过对多晶硅材料的多次沉积、刻蚀以及氧化等工艺完成虚拟栅极和栅极的复合栅极制作。
可选地，步骤S702在制作栅极和虚拟栅极之前，还包括：在半导体衬底上制作电子存储层。
其中，电子存储层主要是采用掩膜与倾角注入工艺，由栅极底部进行N+离子层倾角注入与推阱而制成。
S703：在半导体衬底上制作N+型发射极区和P型基区。
其中，第一栅极、第二栅极、P型阱区和N+型发射极区组成了半导体器件的有源区。
S704：在N+型发射极区远离P型基区一侧制作第一金属层。
其中，第一虚拟栅极和第二虚拟栅极连接第一金属层。
具体地，可以通过在第一虚拟栅极和第二虚拟栅极的栅极绝缘层顶部开垂直槽的方式与第一金属层连接，还可以通过在栅极绝缘层顶部开设水平草的方式与N+型发射极区连接，从而实现第一虚拟栅极和第二虚拟栅极与第一金属层的连接。
S705：在P型基区远离N+型发射极区的一侧分别制作N型漂移区、N型缓冲区、P+型集电极区和第二金属层。
其中，第一栅极和第二栅极贯穿部分N型漂移区。
参阅图8，图8是本申请提供的半导体器件第三实施例的结构示意图，在本实施例中，该半导体器件为IEGT，其中，IEGT80包括层叠设置的第一金属层801、金属绝缘层802、N+型发射极区803、P型基区804、N型漂移区805、N型缓冲区806、P+型集电极区807和第二金属层808。以及上述实施例中贯穿N+型发射极区803、P型基区804以及部分N型漂移区805的第一栅极809、第二栅极810、第一虚拟栅极811和第二虚拟栅极812。
其中，N+型发射极区803包括第一N+型发射极区803a和第二N+型发射极区803b，第一N+型发射极区803a和第二N+型发射极区803b沿横向方向间隔设置，并且第一栅极809和第一虚拟栅极811贯穿第一N+型发射极区803a，第二栅极810和第二虚拟栅极812贯穿第二N+型发射极区803b，也即是第一N+型发射极区803a和第二N+型发射极区803b分别设置于第一虚拟栅极811和第二虚拟栅极812的两侧。
IEGT80进一步包括设置于第一栅极809与对应的沟槽之间，以及设置于第一虚拟栅极811与对应的沟槽之间的第一栅极绝缘层809a，还包括设置于第二栅极810与对应的沟槽之间，以及设置于第二虚拟栅极812与对应的沟槽之间的第二栅极绝缘层810a。其中，第一栅极绝缘层809a和第二栅极绝缘层810a分别覆盖每个沟槽的内表面。在本实施例中，由于虚拟栅极与栅极的位置关系，第一栅极绝缘层809a和第二栅极绝缘层810a除了与第一虚拟栅极811和第二虚拟栅极812相接触，还可以与第一栅极809和第二栅极810的部分表面相接触。
并且，第一栅极绝缘层809a还设置于第一栅极809与第一虚拟栅极811之间，第二栅极绝缘层810a还设置于第二栅极810和第二虚拟栅极812之间，通过这样的方式，使得栅极与虚拟栅极之间相互绝缘。其中，第一栅极绝缘层809a和第二栅极绝缘层810a的材料可以是氧化物、氮化物或者其他绝缘材料，并且栅极绝缘层的厚度可以为50-100um。
进一步，IEGT80还包括两种连接方式的连通槽，一种是虚拟栅极与发射极金属之间通过连通槽直接连接，另一种是虚拟栅极与发射极金属之间通过N+型发射极区803间接连接，具体参照前述实施例，在此不做赘述。
与上一实施例的区别在于，本实施例的IEGT80中，第一虚拟栅极811和第二虚拟栅极812与第一金属层801绝缘，此时，第一虚拟栅极811和第二虚拟栅极812在半导体器件中就相当于两个空元胞，表现为不接电的状态，在该状态下，由于虚拟栅极和栅极之间特殊的结构位置关系，使得栅极与虚拟栅极两侧的其中一侧N+型发射极区803之间的距离与常规器件结构中的距离相比，相当于是增大了，也即是栅极与N+型发射极区803之间，存在一侧距离较近另一侧距离较远的现象，在IEGT80工作时，通过这样的结构使得该部分发射极区无法出现通道，从而降低了器件的电流密度，能够增强原有IEGT80的抗短路能力与抗ESD(Electro-Static discharge，静电释放)能力。
由于目前大多数设计是将栅极作为单纯的控制栅极，没有考虑将单个栅极制作成栅极与空元胞的复合结构，因此在本实施例中，通过将IEGT80原有的单一栅极结构转变设置为栅极和空元胞的复合结构，在不影响栅极控制IGBT开关功能的情况下，虽然不能改善器件的载流子分布平衡情况，但可以增加原有的IEGT80的抗短路能力与抗ESD能力，提高了器件的可靠性。
参阅图9，图9是本申请提供的半导体器件的制作方法第二实施例的流程示意图，该方法具体包括：
S901：提供一半导体衬底。
其中，半导体衬底的材料可以为氮化硅和多晶硅。
S902：在半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极。
其中，第一栅极和第二栅极间隔设置，并且第一栅极与第一虚拟栅极绝缘，第二栅极与第二虚拟栅极绝缘。
本实施例中，是通过对多晶硅材料的多次沉积、刻蚀以及氧化等工艺完成虚拟栅极和栅极的复合栅极制作。
S903：在半导体衬底上制作N+型发射极区和P型基区。
其中，第一栅极、第二栅极、P型阱区和N+型发射极区组成了半导体器件的有源区。
S904：在N+型发射极区远离P型基区一侧制作第一金属层。
其中，第一虚拟栅极和第二虚拟栅极与第一金属层绝缘。
S905：在P型基区远离N+型发射极区的一侧分别制作N型漂移区、N型缓冲区、P+型集电极区和第二金属层。
参阅图10，图10是本申请提供的半导体器件的制作方法第三实施例的流程示意图，该方法具体包括：
S1001、场限环的注入、推阱：对硅片进行高温氧化，并在其表面生长出注入掩膜，通过光刻版进行离子注入，并进行高温推阱，再进行退火工艺，形成场限环结构，根据光刻窗口的不同，在退火后放入P型场限环。
S1002、刻蚀有源区：在硅片表面生长一层厚度为0.3至0.5微米的场氧，光刻出有源区，有源区包括N+型发射极区、P型基区和栅极结构的对应区域。
S1003、挖槽栅：对刻蚀出的区域进行挖槽，以得到栅极对应的沟槽。
S1004、电子存储层倾角注入、推阱：先在槽栅内沉积一层氧化物，并将槽底部需要注入N+离子的区域刻蚀掉。接着在槽底刻蚀掉的位置掩膜注入N+离子，并进行推阱。最后刻蚀掉槽内氧化物，完成N+离子的注入。
S1005、多晶硅一次沉积、刻蚀、氧化：沉积多晶硅到指定高度，形成虚拟栅极，并在多晶硅上挖槽形成以形成栅极的沟槽，接着对栅极的沟槽进行加热氧化，以在虚拟栅极的表面形成一层氧化物。
S1006、多晶硅二次沉积、刻蚀、氧化：在栅极的沟槽内继续沉积多晶硅，同时刻蚀掉多余部分多晶硅，并生成氧化层，以及对氧化层进行选择性刻蚀。
S1007、多晶硅三次沉积、刻蚀、氧化：继续沉积多晶硅直到填满整个槽栅，并在槽栅的上部沉积氧化物。
S1008、P型基区与N+型发射极区的注入、推阱：通过离子注入P型杂质和N型杂质制作器件，并进行高温推阱，在退火后形成器件的P型基区和N+型发射极区。
S1009、多晶硅栅极开槽：在虚拟栅极的氧化物顶部开垂直槽，或者在虚拟栅极的氧化物顶部开水平槽。
S1010、发射极的制作：在器件表面淀积金属，采用光刻、刻蚀工艺，形成第一金属层，也即是发射极金属。
S1011、N+型阻止区的注入：通过离子注入N+型杂质，形成器件的电场阻止区。
S1012、N型缓冲区与P+型集电极区的注入：通过离子注入N+型杂质，在结晶质量高的硅片中形成缓冲区；翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质并退火，形成P+型集电极区。
S1013、背金退火：对硅片背面进行背面激光退火工艺。
S1014、制作集电极：背面淀积金属形成第二金属层，也即是集电极。
上述的制作方法，在原有IGBT产线上通过有限制程改进的生产工艺，可以缩短研制时间，降低生产成本。
在本说明书的描述中，术语“连接”应作为广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述属于在本申请中的具体含义。
在本说明书的描述中，术语“一个实施例”、“另一个实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (12)

1.一种半导体器件，其特征在于，所述半导体器件包括：
层叠设置的第一金属层、N+型发射极区、P型基区、N型漂移区、N型缓冲区、P+型集电极区和第二金属层；
第一栅极和第二栅极，所述第一栅极和所述第二栅极间隔设置，且贯穿所述N+型发射极区、P型基区和部分所述N型漂移区；
第一虚拟栅极，设置于所述第一栅极远离所述第二栅极的一侧，且与所述第一栅极绝缘；
第二虚拟栅极，设置于所述第二栅极远离所述第一栅极的一侧，且与所述第二栅极绝缘；
其中，所述第一虚拟栅极和所述第二虚拟栅极连接所述第一金属层；
所述第一虚拟栅极靠近所述第二虚拟栅极一侧开设有第一沟槽，所述第一栅极设置于所述第一沟槽内，所述第一虚拟栅极与对应的所述第一栅极呈上、下、侧三面包裹设置；
所述第二虚拟栅极靠近所述第一虚拟栅极一侧开设有第二沟槽，所述第二栅极设置于所述第二沟槽内，所述第二虚拟栅极与对应的所述第二栅极呈上、下、侧三面包裹设置。
2.根据权利要求1所述的半导体器件，其特征在于，
所述半导体器件还设置有连通槽，所述第一虚拟栅极和所述第二虚拟栅极通过所述连通槽与所述第一金属层连接。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第一金属层和所述N+型发射极区之间还设置有金属绝缘层；
所述连通槽包括：
第一连通槽，设置于所述金属绝缘层，所述第一连通槽的一端开口连通所述第一金属层，所述第一连通槽的另一端开口连通所述第一虚拟栅极，所述第一虚拟栅极和所述第一金属层通过所述第一连通槽连接；
第二连通槽，设置于所述金属绝缘层，所述第二连通槽的一端开口连通所述第一金属层，所述第二连通槽的另一端开口连通所述第二虚拟栅极，所述第二虚拟栅极和所述第一金属层通过所述第二连通槽连接。
4.根据权利要求2所述的半导体器件，其特征在于，
所述第一栅极和所述第一虚拟栅极周围设置有第一栅极绝缘层，所述第二栅极和所述第二虚拟栅极周围设置有第二栅极绝缘层；
所述连通槽包括：
第三连通槽，设置于所述第一栅极绝缘层，所述第三连通槽的一端开口连通所述N+型发射极区，所述第三连通槽的另一端开口连通所述第一虚拟栅极，所述第一虚拟栅极和所述第一金属层通过所述第三连通槽连接；
第四连通槽，设置于所述第二栅极绝缘层，所述第四连通槽的一端开口连通所述N+型发射极区，所述第四连通槽的另一端开口连通所述第二虚拟栅极，所述第二虚拟栅极和所述第一金属层通过所述第四连通槽连接。
5.根据权利要求1所述的半导体器件，其特征在于，
所述半导体器件还包括电子存储层，所述电子存储层设置于所述N型漂移区和所述P型基区之间，用于俘获空穴。
6.根据权利要求5所述的半导体器件，其特征在于，
所述电子存储层包括：
第一电子存储层，所述第一栅极和所述第一虚拟栅极周围设置有第一栅极绝缘层，所述第一电子存储层包裹设置于所述第一栅极绝缘层且对应所述N型漂移区的区域；
第二电子存储层，所述第二栅极和所述第二虚拟栅极周围设置有第二栅极绝缘层，所述第二电子存储层包裹设置于所述第二栅极绝缘层且对应所述N型漂移区的区域。
7.根据权利要求6所述的半导体器件，其特征在于，
所述电子存储层为N+型电子存储层。
8.一种半导体器件的制作方法，其特征在于，所述方法包括：
提供一半导体衬底；
在所述半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极；
其中，所述第一栅极和所述第二栅极间隔设置，且所述第一栅极与所述第一虚拟栅极绝缘，所述第二栅极与所述第二虚拟栅极绝缘，其中，所述第一虚拟栅极靠近所述第二虚拟栅极一侧开设有第一沟槽，所述第一栅极设置于所述第一沟槽内，所述第一虚拟栅极与对应的所述第一栅极呈上、下、侧三面包裹设置；所述第二虚拟栅极靠近所述第一虚拟栅极一侧开设有第二沟槽，所述第二栅极设置于所述第二沟槽内，所述第二虚拟栅极与对应的所述第二栅极呈上、下、侧三面包裹设置；
在所述半导体衬底上制作N+型发射极区和P型基区；
在所述N+型发射极区远离所述P型基区一侧制作第一金属层；其中，所述第一虚拟栅极和所述第二虚拟栅极连接所述第一金属层；
在所述P型基区远离所述N+型发射极区的一侧分别制作N型漂移区、N型缓冲区、P+型集电极区和第二金属层；其中，所述第一栅极和所述第二栅极贯穿部分所述N型漂移区。
9.根据权利要求8所述的方法，其特征在于，
所述在所述半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极，包括：
在所述半导体衬底上制作电子存储层；
在所述半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极。
10.一种半导体器件，其特征在于，所述半导体器件包括：
层叠设置的第一金属层、N+型发射极区、P型基区、N型漂移区、N型缓冲区、P+型集电极区和第二金属层；
第一栅极和第二栅极，所述第一栅极和所述第二栅极间隔设置，且贯穿所述N+型发射极区、P型基区和部分所述N型漂移区；
第一虚拟栅极，设置于所述第一栅极远离所述第二栅极的一侧，且与所述第一栅极绝缘；
第二虚拟栅极，设置于所述第二栅极远离所述第一栅极的一侧，且与所述第二栅极绝缘；
其中，所述第一虚拟栅极和所述第二虚拟栅极与所述第一金属层绝缘；
所述第一虚拟栅极靠近所述第二虚拟栅极一侧开设有第一沟槽，所述第一栅极设置于所述第一沟槽内，所述第一虚拟栅极与对应的所述第一栅极呈上、下、侧三面包裹设置；
所述第二虚拟栅极靠近所述第一虚拟栅极一侧开设有第二沟槽，所述第二栅极设置于所述第二沟槽内，所述第二虚拟栅极与对应的所述第二栅极呈上、下、侧三面包裹设置。
11.一种半导体器件的制作方法，其特征在于，
提供一半导体衬底；
在所述半导体衬底上制作第一虚拟栅极和第二虚拟栅极，以及制作第一栅极和第二栅极；其中，所述第一栅极和所述第二栅极间隔设置，且所述第一栅极与所述第一虚拟栅极绝缘，所述第二栅极与所述第二虚拟栅极绝缘，所述第一虚拟栅极靠近所述第二虚拟栅极一侧开设有第一沟槽，所述第一栅极设置于所述第一沟槽内，所述第一虚拟栅极与对应的所述第一栅极呈上、下、侧三面包裹设置；所述第二虚拟栅极靠近所述第一虚拟栅极一侧开设有第二沟槽，所述第二栅极设置于所述第二沟槽内，所述第二虚拟栅极与对应的所述第二栅极呈上、下、侧三面包裹设置；
在所述半导体衬底上制作N+型发射极区和P型基区；
在所述N+型发射极区远离所述P型基区一侧制作第一金属层；其中，所述第一虚拟栅极和所述第二虚拟栅极与所述第一金属层绝缘；
在所述P型基区远离所述N+型发射极区的一侧分别制作N型漂移区、N型缓冲区、P+型集电极区和第二金属层；其中，所述第一栅极和所述第二栅极贯穿部分所述N型漂移区。
12.一种家用电器，其特征在于，所述家用电器包括如权利要求1-7和权利要求10任一项所述的半导体器件，或包括采用如权利要求8-9和权利要求11任一项所述的方法制造的半导体器件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
JP2012064641A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体装置
US20160372558A1 (en) * 2015-06-18 2016-12-22 Sanken Electric Co., Ltd. High Voltage Vertical FPMOS Fets
DE102016103581B4 (de) * 2016-02-29 2019-11-14 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplatten und einer Gatestruktur mit Rand- und Knotenbereichen
CN105742346B (zh) * 2016-04-26 2018-06-01 电子科技大学 双分裂沟槽栅电荷存储型rc-igbt及其制造方法
CN105870180B (zh) * 2016-04-26 2018-08-24 电子科技大学 双分裂沟槽栅电荷存储型rc-igbt及其制造方法
CN105932042B (zh) * 2016-04-26 2018-09-21 电子科技大学 一种双分裂沟槽栅电荷存储型igbt及其制造方法
CN106683989A (zh) * 2016-12-29 2017-05-17 江苏中科君芯科技有限公司 沟槽igbt器件及其制造方法
CN110137249A (zh) * 2018-02-09 2019-08-16 苏州东微半导体有限公司 Igbt功率器件及其制造方法
CN208077983U (zh) * 2018-04-23 2018-11-09 广东美的制冷设备有限公司 4H-SiC的绝缘栅双极型晶体管

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