CN209896065U - 一种vdmos - Google Patents

Abstract

本实用新型公开了一种VDMOS。VDMOS包括有源区，有源区设置若干个相互并联的元胞，每个元胞包括依次层叠的衬底、总外延层和多晶硅栅；每个元胞包括一条多晶硅栅，相邻的两条多晶硅栅之间设置N+源区，N+源区包括第一源区和第二源区，每个N+源区中第一源区的数量为两条且紧邻多晶硅栅，每个N+源区中第二源区的数量为若干个且沿多晶硅栅的延伸方向依次排列，第二源区位于两条第一源区之间；沿多晶硅栅的延伸方向，第二N+源区的累计长度小于多晶硅栅长度的50％，使得总的N+源区在衬底上的投影面积被减小，从而减小基区体电阻，使感性负载电路中的耗尽型VDMOS关断时寄生NPN晶体管难以导通，增大了器件的雪崩耐量EAS，提高了器件的可靠性。

Description

一种VDMOS

技术领域

本实用新型涉及半导体场效应晶体管技术领域，尤其涉及一种VDMOS。

背景技术

垂直双扩散金属氧化物半导体场效应晶体管(vertical double-diffusionmetal–oxide-semiconductor field effect transistor，VDMOS)兼有双极晶体管和普通MOS器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件，其主要应用于电机、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。VDMOS分为增强型和耗尽型两种类型。

现有技术中VDMOS中多晶硅栅两侧之间阻断N+离子注入的光刻胶呈小方块的形式，如图1中，M至N、P至Q均为光刻胶。多晶硅栅70’也能对N+离子注入起到阻挡作用，多晶硅栅70’两侧之间没有N+光刻胶71’的地方进行N+离子注入以形成N+源区55’。如图1所示，N+源区55’包括第一源区551’和第二源区552’，第一源区551’呈条状且数量为两个，第一源区551’的延伸方向与多晶硅栅70’的延伸方向相同，两条第一源区551’均紧邻两侧的多晶硅栅70’并有一部分伸入到多晶硅栅70’的下方，第二源区552’呈矩形且数量为若干个，若干个第二源区552’位于两条第一源区551’之间并与两侧的第一源区551相连’，若干个第二源区552’沿多晶硅栅70’的延伸方向依次排列。图1中沿多晶硅栅70’的延伸方向，若干个第二源区552’的累计长度与N+光刻胶71’的累计长度相当，即第二源区552’的累计长度占多晶硅栅70’长度的50％。由于现有技术中第二源区552’的中面积较大，使得N+源区55’的总面积较大，导致VDMOS内的基区体电阻较大，在雪崩时容易使寄生NPN晶体管导通，从而使得器件的可靠性较差。

实用新型内容

为了解决上述问题，本实用新型提供一种VDMOS，该VDMOS中N+源区的总面积较小，使得VDMOS内的基区体电阻较小，在雪崩时难以使寄生NPN晶体管导通，从而提高器件的可靠性。

本实用新型提供一种VDMOS，所述VDMOS包括有源区，所述有源区设置若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、总外延层和多晶硅栅；所述元胞之间相邻的两条所述多晶硅栅之间设置N+源区，所述N+源区包括第一源区和第二源区，每个所述N+源区中所述第一源区的数量为两条且紧邻所述多晶硅栅，每个所述N+源区中所述第二源区的数量为若干个且沿所述多晶硅栅的延伸方向依次排列，所述第二源区位于所述两条第一源区之间；在元胞中，沿所述多晶硅栅的延伸方向，所述第二源区的累计长度小于所述多晶硅栅长度的50％。

上述的VDMOS，隔离若干个所述第二源区的隔离区域数量至少为两个，且在所述衬底上的投影呈矩形。

上述的VDMOS，在所述衬底的延伸平面方向上，定义第一方向和第二方向，所述多晶硅栅沿第一方向延伸，所述第二方向垂直于所述第一方向，若干个所述第二源区沿所述第一方向和所述第二方向均对称设置。

上述的VDMOS，所述VDMOS还包括终端区，所述终端区沿所述衬底的延伸方向设置于所述有源区周侧，所述终端区和所述有源区均包括交叠排列的P柱和N柱，所述终端区的P柱与所述有源区的P柱宽度相等，所述终端区的N柱宽度小于所述有源区的N柱宽度。

本实用新型的VDMOS，由于沿多晶硅栅的延伸方向，N+源区的累计长度小于多晶硅栅长度的50％，使得N+源区在衬底上的投影面积被减小，从而减小基区体电阻，使感性负载电路中的耗尽型VDMOS关断时寄生NPN晶体管难以导通，增大了器件的雪崩耐量EAS，提高了器件的可靠性。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为现有技术中N+光刻时VDMOS的多晶硅栅和N+光刻胶排列俯视图；

图2为图1中的A-A向的剖视图；

图3为本实用新型中N+光刻时VDMOS的多晶硅栅和N+光刻胶排列俯视图；

图4为沿图3中B-B方向的剖视图；

图5为沿图3中C-C方向的剖视图；

图6为沿图3中D-D方向的剖视图；

图7为沿图3中E-E方向的剖视图；

图8为现有技术中VDMOS中有源区和终端区内交叠设置的P柱和N柱的示意图；

图9为本申请的VDMOS中有源区和终端区内交叠设置的P柱和N柱的示意图；

图10为终端电荷不平衡率与击穿电压的仿真关系示意图；

图11为在N型衬底上制作第一N型外延层后的示意图；

图12为在第一N型外延层上进行光刻与刻蚀，形成第一沟槽的示意图；

图13为在第一沟槽上进行第一P型单晶硅填充，形成第一P型外延的示意图；

图14为对表面进行平坦化后的示意图；

图15为经过多次外延、刻蚀和填充后得到的总外延层示意图；

图16为P阱扩散后的元胞纵向剖面示意图；

图17为元胞制作过程中耗尽层注入与扩散后的纵向剖面示意图；

图18为本实用新型实施例中的元胞结构示意图。

40’-P阱；55’-N+源区；551’-第一源区；552’-第二源区；70’-多晶硅栅；71’-N+光刻胶；

100-元胞；

10-衬底；

21-第一P型外延层；22-第二P型外延层；23-第七P型外延层；

30-总外延层；31-N外延；32-第一沟槽；

40-P阱；

50-耗尽层；55-N+源区；551-第一源区；552-第二源区；

60-栅氧化层；70-多晶硅栅；71-N+光刻胶；80-介质层；90-金属层。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型具体实施例及相应的附图对本实用新型技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例1

图1为现有技术中朝VDMOS的衬底方向俯视的多晶硅栅和光刻胶排列示意图，图2为图1中的A-A剖视图。图1中，M至N、P至Q为光刻胶，可以阻断N+离子注入，多晶硅栅70’也能对N+离子注入起到阻挡作用。如图1所示，N+源区55’包括第一源区551’和第二源区552’，第一源区551’呈条状且数量为两个，第一源区551’的延伸方向与多晶硅栅70’的延伸方向相同，两条第一源区551’均紧邻两侧的多晶硅栅70’并有一部分伸入到多晶硅栅70’的下方，第二源区552’呈矩形且数量为若干个，若干个第二源区552’位于两条第一源区551’之间并与两侧的第一源区551相连’，若干个第二源区552’沿多晶硅栅70’的延伸方向依次排列。图1中沿多晶硅栅70’的延伸方向，若干个第二源区552’的累计长度与N+光刻胶71’的累计长度相当，即第二源区552’的累计长度占多晶硅栅70’长度的50％。由于现有技术中第二源区552’的中面积较大，使得N+源区55’的总面积较大，导致VDMOS内的基区体电阻较大，在雪崩时容易使寄生NPN晶体管导通，从而使得器件的可靠性较差。

为解决上述问题，本实用新型实施例提供一种VDMOS，该VDMOS包括有源区，有源区上设置若干个相互并联的元胞100，所述每个元胞100包括依次层叠的衬底10、总外延层30和多晶硅栅70。每个元胞100具有一个多晶硅栅70，两个元胞100之间相邻的两条多晶硅栅70之间设置N+源区55。N+源区55包括第一源区551和第二源区552，每个N+源区55中所述第一源区551的数量为两条且紧邻所述多晶硅栅70并有一部分伸入到多晶硅栅70的下方，每个所述N+源区55中所述第二源区552的数量为若干个且沿所述多晶硅栅70的延伸方向依次排列，所述第二源区552位于所述两条第一源区551之间并与两侧的第一源区551相连。沿所述多晶硅栅70的延伸方向，第二源区552的累计长度小于所述多晶硅栅70长度的50％。由于沿多晶硅栅70的延伸方向，第二源区552的累计长度小于多晶硅栅70长度的50％，使得第二源区552在衬底10上的投影面积被减小，从而减小N+源区55在衬底10上的投影面积，进而减小基区体电阻，使感性负载电路中的耗尽型VDMOS关断时寄生NPN晶体管难以导通，增大了器件的雪崩耐量EAS，提高了器件的可靠性。当然，上述第一源区551在衬底10上的投影面积可以与现有技术相同，保持不变。

本实用新型实施例的VDMOS还包括终端区，终端区设置于所述有源区周侧，具体的，可以沿衬底10的延伸方向设置于有源区的周侧。

隔离若干个第二源区552的隔离区域数量至少为两个，且在衬底上的投影呈矩形。具体的，在制造过程中可以预先填充N+光刻胶71，作为隔离N+源区55的隔离区域，即每个元胞100上的N+光刻胶71的区域的数量至少为两个，且在衬底10上的投影呈矩形。假设图3中VDMOS的两多晶硅栅70之间的间距为6微米，则N+光刻胶71的宽度可以为5微米或4微米，N+光刻胶71的长度可以为28微米(或25—30微米)，沿多晶栅硅条延伸的方向上N+光刻胶71的间距为2—5微米。此外，沿图3中B-B方向(第一方向)，N+光刻胶71对称设置，沿图3中C-C方向(第二方向)，N+光刻胶71也对称设置。

在衬底10的延伸平面方向上，定义第一方向和第二方向，多晶硅栅70沿第一方向延伸，第二方向垂直于第一方向，若干个第二源区552沿第一方向和第二方向均对称设置，两条第一源区551沿第一方向对称设置。

图4为沿图3中B-B方向的剖视图；图5为沿图3中C-C方向的剖视图；图6为沿图3中D-D方向的剖视图；图7为沿图3中E-E方向的剖视图。

作为变形，N+光刻胶71的的外形也可以呈正方形。当N+光刻胶71为正方形时，为了提高沿所述多晶硅栅70的延伸方向N+光刻胶71的累计长度，相对于现有技术，本实用新型实施例的N+光刻胶71的排列密度更大，进而降低第二源区552的排列密度。

图8为现有技术中VDMOS中有源区和终端区内交叠设置的P柱和N柱的示意图。图8中的终端结构即为终端区，大量元胞100组成有源区。现有技术中终端区的P柱与N柱交叠排列，且P柱与N柱的宽度分别与有源区的P柱与N柱宽度对应相等，即终端区电荷平衡。

图9为本实用新型实施例的VDMOS中有源区和终端区内交叠设置的P柱和N柱的示意图。参图9，有源区和终端区内均包括交叠排列的P柱和N柱，且终端区的P柱与有源区的P柱宽度相等，终端区的N柱宽度小于有源区的N柱宽度，即终端区的电荷不平衡。由于终端区的电荷不平衡，终端区的P柱为浮空状态，不连接电位，水平耐压时终端区PN柱只能依次耗尽，从而导致终端区电荷平衡的情况下也不能有效增加终端区耐压，但电荷不平衡的状态却显著影响耐压，原因是：现有技术中终端区PN柱电荷平衡时，PN柱耗尽较快，PN柱耗尽的总对数不太多，PN柱耗尽的总长度S1不大，因而在横向上的耐压不太大；而本实用新型实施例的终端区PN柱电荷不平衡，PN柱耗尽较慢，PN柱耗尽的总对数较多，PN柱耗尽的总长度相对较大，除耗尽长度S1为还向外耗尽长度S2，即耗尽区总长度为S1+S2。本实用新型的电荷不平衡终端在S1长度方向上表面横向电场分布与传统的电荷平衡终端大小相差较小，而在S2方向上本实用新型的电荷不平衡终端存在电场分布，电荷平衡终端在S2方向上不存在电场分布，因而本实用新型的电荷不平衡终端在横向上的耐压即击穿电压比传统的电荷平衡终端大。

图10为终端电荷不平衡率与击穿电压的仿真关系示意图。电荷不平衡率是指P柱宽度与浓度的乘积与N柱宽度与浓度的乘积的差值与电荷平衡时P柱宽度与浓度的乘积之比，从图9可知电荷不平衡率为40％时终端击穿电压最大。因此，本实用新型实施例终端区的电荷不平衡率也可以设置为40％。

实施例2

本实施例提供的VDMOS的制造方法中，VDMOS包括有源区和终端区，有源区包括若干个相互并联的元胞100，该元胞100的制造方法包括：

S02：设置衬底10。具体的，衬底10为N型衬底10。

S04：在所述衬底10上制作总外延层30，所述总外延层30包括依次设置的P柱、N柱、P阱40、N+源区55和耗尽层50，所述P柱、所述P阱40和所述耗尽层50均位于所述元胞相对的两侧上，所述N柱位于两个所述P柱之间；所述P柱的浓度大于所述N柱的浓度。由于有源区上P柱的浓度大于N柱的浓度，根据电荷平衡的原理，P柱有效宽度小于N柱有效宽度，对P柱的注入浓度的控制难度较小，从而工艺制造更加可控。

S04还包括S041、S042和S043。

S041:在所述N型衬底10上制作第一N型外延31。

S042：对所述第一N型外延31在所述有源区和所述终端区进行光刻与刻蚀，形成第一沟槽32。

S043：在所述第一沟槽32上进行第一P型单晶硅填充，形成第一P型外延层21。P型单晶硅的制作方法是：在单晶直拉生长过程中通入硼烷，调节硼烷的浓度，可以调节P型单晶硅的电阻率和掺杂浓度。有源区和终端区的第一沟槽32同时完成填充，同时形成P柱，以减少工艺步骤，节省生产成本。第一沟槽32填充结束后对芯片进行表面磨抛使表面平坦化，以去除芯片表面的P型单晶硅。

本实施例中，可以通过多次外延和刻蚀以多次形成沟槽，并多次在沟槽上填充P型单晶硅累积形成P柱，参图11至图15，图11为在N型衬底10上制作第一N型外延31后的示意图，图12为在第一N型外延31上进行光刻与刻蚀，形成第一沟槽32的示意图，图13为在第一沟槽32上进行第一P型单晶硅填充，形成第一P型外延层21的示意图，图14为对表面进行平坦化后的示意图，图15为经过多次外延、刻蚀和填充后得到的总外延层30示意图。第一次N外延31和第一沟槽32刻蚀和第一P型单晶硅填充后，第二次、第三次及后续各N型外延、刻蚀和P型填充采用同样的方法，本实施例可以通过7次外延，分别形成第二P型外延层22、第三P型外延、第四P型外延、第五P型外延、第六P型外延、第七P型外延层23，以及多次N型外延构成总外延层30。考虑到衬底反扩的影响，第一次比以后各次的外延厚度厚5-8um。通过多次外延和刻蚀以多次形成沟槽，并多次在沟槽上填充P型单晶硅累积形成P柱的方法中，由于每次外延的厚度较薄，因此每次形成的沟槽的线宽较小，使得VDMOS的深宽比提高，元胞100的体积和VDMOS芯片的体积也就较小，从而可以减小VDMOS的面积。当器件的耐压很高，需要很深的刻蚀深度时也可以采用这种方法。其变体也可以是深沟槽刻蚀再外延再加不太深的沟槽刻蚀以形成很深的沟槽。通过多次外延和刻蚀以多次形成沟槽，并多次在沟槽上填充P型单晶硅累积形成P柱的方法中，显然第一沟槽32的深度小于VDMOS的P型外延层的深度，自然地，第一P型外延层21的深度小于所述P型外延层的总深度。

在第一沟槽32中所述第一沟槽32的深度等于所述第一P型外延层21的厚度，在第一沟槽32以外硅片表面上第一P型外延层21的厚度小于沟槽中所述P型外延层的厚度即小于沟槽的深度。

此外，本实施例中，也可以通过单次外延和刻蚀形成深沟槽，并在深沟槽内单次填充P型单晶硅形成P型外延的方法，这种方法中所述第一沟槽32的深度等于所述第一P型外延层21的深度，所述第一P型外延层21的深度等于所述P型外延层的深度。

在S04之后，包括步骤S06。

S06：在P阱40光刻、注入与扩散之后，进行耗尽层50的注入与扩散。

现有技术中P阱40注入区域在衬底10上的正投影面与多晶硅栅70在衬底10上的正投影面部分重叠而需要P阱40具有足够的注入宽度，即P阱40的注入宽度大于多晶硅栅70之间的间距，导致芯片面积较大。为降低芯片面积，本实施例的P阱40注入区域与多晶硅栅70在衬底10上的正投影不重叠，使得P阱40注入宽度可以较小，因此通过比常规耗尽型VDMOS较低的P阱40注入剂量或较低的耗尽层50注入剂量即可实现耗尽型VDMOS的功能，进而减小芯片面积。

具体的，本实施例中，P阱40注入的宽度在d到(d-1)um之间(d为在相邻的两个所述元胞100之间多晶硅栅70间距)，由于P肼注入时P肼注入区域未伸入到后期生成的多晶硅栅70下方，故P肼宽度较小，在JFET区宽度一定的情况下所需要的多晶宽度较窄，使元胞100密度大，从而有利于减小芯片面积。其中，P阱40注入的宽度可以为(d-0.2)um，(d-0.4)um，(d-0.6)um，以及(d-0.8)um等等。P阱40注入的注入剂量为1E13—1E14cm^-2，注入能量为60—100Kev),P阱40扩散的扩散温度为1100℃—1175℃，扩散时间为60分钟—150分钟。图16为P阱40扩散后的元胞100纵向剖面示意图。

本实施例的VDMOS制造过程中，在P阱40注入前先进行JFET注入，以减小VDMOS的导通电阻。

耗尽层50注入的杂质为砷，因砷的扩散系数小，耗尽层50稳定，从而能更好地控制阈值电压的稳定性。砷的注入能量为80—150Kev,注入剂量为1E11—2E13cm^-3。耗尽层50扩散的扩散温度为900℃—1100℃，扩散时间为90分钟—250分钟。图17为元胞100制作过程中耗尽层50注入与扩散后的纵向剖面示意图。

S08：在制作所述总外延层30之后，还包括：在所述总外延层30上设置多晶硅栅70。具体的，在制作完耗尽层50之后，制作多晶硅栅70之间还包括栅氧化层60的设置。如上所提，本实施例中P阱40注入的宽度在d到(d-1)um之间(d为在相邻的两个所述元胞100之间多晶硅栅70间距)，因此所述P阱40注入区域在所述衬底10上的正投影面与所述多晶硅栅70在所述衬底10上的正投影面不重叠。

S10：对所述元胞100进行N+离子注入与扩散，形成N+源区55。

N+扩散的作用是：使注入的N型杂质离子扩散到多晶硅栅70下方，形成N+源区55，并且减小沟道长度，从而减小沟道电阻。N+离子注入为磷注入，注入剂量为5E15—1.5E16cm^-2，注入能量为100—130Kev。N+扩散的扩散温度为900℃—1100℃，扩散时间为90分钟—120分钟。

S12：对元胞100进行P+注入与扩散。

本实施例的VDMOS有P+注入，以增大雪崩耐量EAS，防止器件发生闩锁，避免器件因雪崩电流过大导致过热而烧毁。P+注入的注入剂量为1E15—5E15cm^-2，注入能量为80—140Kev，P+扩散的扩散温度为900℃—1100℃，扩散时间为90分钟—150分钟。

参图18，本实施例的VDMOS制造方法还包括S14。

S14：设置介质层80。该介质层80淀积于多晶硅栅70之上。具体的，介质层80可以由磷硅酸盐玻璃与不掺磷的硅玻璃介质层80两层介质叠加而成。

S16-1：设置接触孔(图未示)。接触孔的设置中包括接触孔光刻与刻蚀。

S18：设置金属层90。金属层90设置于介质层80之上，即金属层90罩设介质层80，且金属层90通过接触孔与总外延层30表面上的N+源区55和P型体区相连。金属层90的设置中包括金属溅射，金属光刻与刻蚀。金属层90一般为铝层，通常是铝硅层或铝硅铜层。

S20：背面减薄、背面注入与背面金属化。与常规的VDMOS背面处理方式相同，不再赘述。

此外，本实施例中，P柱用深沟槽工艺，并进行外延P型填充。P柱宽度小于N柱宽度，且PN柱电荷略为不平衡，P柱浓度与宽度的乘积稍大于N柱浓度与宽度的乘积。一方面便于进行P型柱浓度控制，另一方面有利于EAS的提高，因为P柱浓度与宽度的乘积大于N柱浓度与宽度的乘积时，雪崩时最先在P柱的底部击穿，EAS电流泄放面积较大，从而减小热量的局部集中，有利于提高EAS。

以上所述的具体实例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种VDMOS，其特征在于，所述VDMOS包括有源区，所述有源区设置若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、总外延层和多晶硅栅；所述元胞之间相邻的两条所述多晶硅栅之间设置N+源区，所述N+源区包括第一源区和第二源区，每个所述N+源区中所述第一源区的数量为两条且紧邻所述多晶硅栅，每个所述N+源区中所述第二源区的数量为若干个且沿所述多晶硅栅的延伸方向依次排列，所述第二源区位于所述两条第一源区之间；在所述元胞中，沿所述多晶硅栅的延伸方向，所述第二源区的累计长度小于所述多晶硅栅长度的50％。

2.根据权利要求1所述的VDMOS，其特征在于，隔离若干个所述第二源区的隔离区域数量至少为两个，且在所述衬底上的投影呈矩形。

3.根据权利要求1所述的VDMOS，其特征在于，在所述衬底的延伸平面方向上，定义第一方向和第二方向，所述多晶硅栅沿第一方向延伸，所述第二方向垂直于所述第二方向，若干个所述第二源区沿所述第一方向和所述第二方向均对称设置。

4.根据权利要求1所述的VDMOS，其特征在于，所述VDMOS还包括终端区，所述终端区沿所述衬底的延伸方向设置于所述有源区周侧，所述终端区和所述有源区均包括交叠排列的P柱和N柱，所述终端区的P柱与所述有源区的P柱宽度相等，所述终端区的N柱宽度小于所述有源区的N柱宽度。

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