CN209183552U - 一种复合栅双极型晶体管器件 - Google Patents

一种复合栅双极型晶体管器件 Download PDF

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Abstract

本申请公开了一种复合栅双极型晶体管器件，包括半导体衬底、空穴积累层、P型基区、沟槽区、栅氧化层、复合栅电极、虚拟沟槽栅、N+发射极区、P+深阱区、绝缘介质层、发射极电极、N型场终止区、P型集电极区和集电极，空穴积累层、P型基区形成于半导体衬底表面；沟槽区贯穿P型基区和空穴积累层；沟槽区内设栅氧化层；复合栅电极、虚拟沟槽栅形成于沟槽区；N+发射极区、P+深阱区形成P型基区表面并交叠；绝缘介质层形成于沟槽区、N+发射极区和P+深阱区表面；发射极电极与虚拟沟槽栅连接；N型场终止区、P型集电极区、集电极形成于半导体衬底背面。本申请可增大元胞间距，降低器件饱和电流密度并提高器件短路耐受能力。

Description

一种复合栅双极型晶体管器件
技术领域
本申请属于半导体功率电力电子器件技术领域，具体涉及一种复合栅双极型晶体管器件。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，以下简称IGBT)是一种把金属-氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)结合起来的达灵顿结构的半导体功率器件，把金属-氧化物-半导体场效应管和双极结型晶体管的功能特点结合在一个IGBT中，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，开关频率在10K-100K Hz之间。基于这些原因，IGBT器件常用于高功率(≥10kW)，中低频(≥30kHz)器件。
如图1所示，传统的平面栅IGBT由栅氧化层291、平面多晶硅栅电极292、JFET区293、发射极电极280、绝缘介质层270、N+发射极区250、P型基区240、P+深阱区260、硅衬底100、N型场终止区230、P型集电极区220以及集电极210组成。传统的平面绝缘栅双极型晶体管器件结构上部附近的电导调制作用较差，自身决定了其正面载流子浓度较小。电流从P型基区上部流过会产生JFET阻抗，因此其具有较高的通态电压以及通态损耗。传统的平面绝缘栅双极型晶体管器件由于其有源区中元胞面积较大，造成器件导通时有效沟道宽度较小，电流密度也较小。为了增大平面栅IGBT的电流密度，通常采取增加平面栅IGBT导电沟道面积，减少PIN区面积的方法，但这样做也会造成通态电压增大。
而传统的沟槽栅IGBT，由于栅极和发射极交叠面积非常大，使得输入电容也非常大，造成器件开关时，栅极充放电时间较长，动态损耗也比较大。以及传统的沟槽栅IGBT的元胞面积较小，使得器件导通时有效沟道宽度较大，从而导致饱和电流较大，器件短路耐量小。由于沟槽栅极和衬底之间的电容，使得沟槽IGBT器件具有较高的Crss(Reversetransfer capacitance，反向传输电容)。IGBT器件的高Crss降低了器件的开关速度，也使开关能量损耗较高。沟槽栅IGBT的优势在于消除了JFET阻抗，并且提高了器件上部的载流子注入，降低了器件的通态电压。
申请内容
针对上述现有技术的缺点或不足，本申请要解决的技术问题是提供一种复合栅双极型晶体管器件，其带有虚拟沟槽栅，其采用平面栅极与沟槽栅极相结合构成复合栅电极，仅通过一道多晶硅淀积与刻蚀工艺同时形成平面栅极和沟槽栅极，把平面栅极与沟槽栅极相结合构成复合栅电极，其增大了元胞间距(或称为晶体管单元间距)，并降低了器件的饱和电流密度，提高了器件的短路耐受能力。
为解决上述技术问题，本申请具有如下构成：
一种复合栅双极型晶体管器件，包括：半导体衬底、空穴积累层、P型基区、沟槽区、栅氧化层、复合栅电极、虚拟沟槽栅、N+发射极区、P+深阱区、绝缘介质层(ILD)、发射极电极、N型场终止区、P型集电极区以及集电极，所述空穴积累层嵌于所述沟槽区的下半部分设置；所述P型基区形成于所述空穴积累层表面；所述沟槽区纵向贯穿所述P型基区与所述空穴积累层并间隔设置；其中，在所述沟槽区的侧壁和底壁形成有栅氧化层；所述复合栅电极、所述虚拟沟槽栅单独形成于与其对应设置的所述沟槽区内；所述N+发射极区形成于所述P型基区表面，并与所述复合栅电极形成电连接；所述P+深阱区形成于所述P型基区表面，并与所述N+发射极区交叠设置；所述绝缘介质层形成于所述沟槽区、N+发射极区以及P+深阱区表面；所述发射极电极形成于所述N+发射极区、P+深阱区以及所述绝缘介质层上，其中，所述发射极电极穿过所述绝缘介质层与所述沟槽区内的虚拟沟槽栅连接；所述N型场终止区形成于所述半导体衬底背面；所述P型集电极区形成于所述N型场终止区背面；所述集电极形成于所述P型集电极的背面。
作为进一步地改进，所述复合栅电极是由平面栅极和沟槽栅极相结合而成，且其剖面为T型结构；其中，所述平面栅极具有水平导电沟道，所述沟槽栅极具有垂直导电沟道，所述水平导电沟道与所述垂直导电沟道连接以形成电子导通通路。
作为进一步地改进，所述N+发射极区形成于所述P型基区表面，并与所述复合栅电极中的平面栅极形成电连接。
作为进一步地改进，所述器件的有源区域是由成千上万个所述沟槽区组成，在所述沟槽区内形成所述复合栅电极或所述虚拟沟槽栅。
所述复合栅电极与所述虚拟沟槽栅按照1：n组成所述有源区域，其中，n≥1。
作为进一步地改进，所述虚拟沟槽栅的剖面为T型结构，其内填充导电介质多晶硅，其中，所述虚拟沟槽栅表面的多晶硅与所述虚拟沟槽栅内的多晶硅相连。
作为进一步地改进，所述沟槽区的深度为3-8um，宽度为0.5-2um。
作为进一步地改进，所述P型基区填充所述沟槽区的上半部分设置，并与所述沟槽区间隔设置。
作为进一步地改进，所述虚拟沟槽栅与所述复合栅电极均为一体成型结构。
作为进一步地改进，所述空穴积累层的结深为3-10um，掺杂浓度为1E14-1E16cm-3；所述P型基区的结深为1-4um，掺杂浓度为1E16-8E17cm-3；所述N+发射极区的结深为0.2-1um，掺杂浓度为1E19-5E20cm-3；所述P+深阱区的结深为0.5-1um，掺杂浓度为1E19-5E20cm-3；所述N型场终止区的结深为1-3um，掺杂浓度可以为1E15-1E17cm-3；所述P型集电极区的结深为0.2-1um，掺杂浓度为1E18-5E19cm-3。
与现有技术相比，本申请具有如下技术效果：
本申请采用平面栅极与沟槽栅极相结合构成复合栅电极，仅通过一次高温氧化和一次多晶硅淀积同时形成平面栅极和沟槽栅极，把平面栅极与沟槽栅极相结合构成复合栅电极。平面栅与沟槽栅结构相结合的器件结构增大了元胞间距(或称为晶体管单元间距)，降低了器件的饱和电流密度，提高了器件的短路耐受能力；
本申请中在沟槽栅极下部通过离子注入形成一个较高浓度的空穴积累层(CS)，消除了JFET阻抗，并且提高了器件上部的载流子注入，降低了器件导通压降；器件上部的较高浓度空穴积累层利于调整发射极侧空穴密度形成高空穴浓度的空穴积累层，从而降低器件的饱和压降；
本申请在沟槽栅极之间插入一个用电介质层填充的虚拟沟槽栅，虚拟沟槽栅附近不形成导电沟道，从而降低了反向传输电容，提高了器件的开关速度。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1：现有技术中的平面绝缘栅双极型晶体管器件的剖面结构图；
图2：本申请复合栅双极型晶体管器件的剖面结构图。
具体实施方式
以下将结合附图对本申请的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本申请的目的、特征和效果。
如图2所示，本实施例复合栅双极型晶体管器件，包括：半导体衬底，如N-衬底100、空穴积累层241、P型基区240、沟槽区290、栅氧化层295、复合栅电极296、虚拟沟槽栅297、N+发射极区250、P+深阱区260、绝缘介质层270、发射极电极280、N型场终止区230、P型集电极区220以及集电极210。该器件仅通过一次高温氧化和一次多晶硅淀积，同时形成平面栅极与沟槽栅极相结合的复合栅电极296，和用导电介质填充的虚拟沟槽栅297，降低了工艺流程的复杂度。
其中，所述空穴积累层241嵌于所述沟槽区290的下半部分设置；所述P型基区240形成于所述空穴积累层241表面；所述沟槽区290贯穿所述P型基区240以及所述空穴积累层241设置；其中，在所述沟槽区290的侧壁和底壁形成有栅氧化层295；所述复合栅电极296、所述虚拟沟槽栅297单独形成于与其对应设置的所述沟槽区290内；所述N+发射极区250形成于所述P型基区240表面，并与所述复合栅电极296中的平面栅极电连接；所述P+深阱区260形成于所述P型基区240表面，并与所述N+发射极区250交叠设置；所述绝缘介质层270形成于所述沟槽区290、N+发射极区250以及P+深阱区260表面；所述发射极电极280形成于所述N+发射极区250、P+深阱区260以及所述绝缘介质层270上，其中，所述发射极电极280穿过所述绝缘介质层270与所述沟槽区290内的虚拟沟槽栅297连接；所述N型场终止区230形成于所述半导体衬底100背面；所述P型集电极区220形成于所述N型场终止区230背面；所述集电极210形成于所述P型集电极210的背面。
在本实施例中，所述沟槽区290的深度为3-8um，宽度为0.5-2um。
其中，所述复合栅电极296作为栅控制电极，所述复合栅电极296是由平面栅极和沟槽栅极相结合而成，且其剖面为T型结构；其中，所述平面栅极具有水平导电沟道，所述沟槽栅极具有垂直导电沟道，所述水平导电沟道与所述垂直导电沟道连接以形成电子导通通路。
进一步地，所述复合栅电极296为一体成型结构，其中，所述复合栅电极296仅通过一次导电介质淀积与刻蚀形成。
所述器件的有源区域是由成千上万个所述沟槽区290组成，在所述沟槽区290内形成所述复合栅电极296或所述虚拟沟槽栅297，即，所述沟槽区290内一部分形成所述复合栅电极296，一部分形成所述虚拟沟槽栅297，优选地，所述复合栅电极296与所述虚拟沟槽栅297按照比例1：n组成所述有源区域，n≥1，其可按照1：1，1：3，1：5等不同比例组成所述器件的有源区域。本实施例仅仅列出了上述几种组成配比，但并不对本申请的保护范围进行限定。
由于所述虚拟沟槽栅297直接连接到发射极电极280上，因此，虚拟沟槽栅297附近不会形成导电沟道。
进一步地，所述虚拟沟槽栅297的剖面为T型结构，其内填充导电介质多晶硅，其中，所述虚拟沟槽栅297表面的多晶硅与所述虚拟沟槽栅297内的多晶硅相连。
优选地，所述虚拟沟槽栅297为一体成型结构，其中，所述虚拟沟槽栅297仅通过一次导电介质淀积与刻蚀形成。
所述绝缘介质层270为二氧化硅材料形成。
所述空穴积累层241的结深为3-10um，掺杂浓度为1E14-1E16cm-3。
在本实施例中，所述栅氧化层295的厚度为且所述栅氧化层295的表面光滑平整。
所述P型基区240填充所述沟槽区290的上半部分设置，并与所述沟槽区290间隔设置。其作为本实施例器件的P阱区。其中，所述P型基区240的结深为1-4um，掺杂浓度为1E16-8E17cm-3。该浓度设置结合栅氧化层295的厚度确保IGBT阈值电压在5V以上，有足够的安全余量。
所述N+发射极区250的结深为0.2-1um，掺杂浓度为1E19-5E20cm-3。
所述P+深阱区260的结深为0.5-1um，掺杂浓度为1E19-5E20cm-3。进一步地，由于高掺杂的N+发射极区250和P+深阱区260交叠设置，共同构成IGBT发射极的接触区，确保接触电阻足够小。由于多晶硅的浓度高达1E20cm-3，因此通过虚拟沟槽栅297上的接触孔对虚拟沟槽栅297内的多晶硅进行硼离子注入不会对其掺杂浓度造成较大的影响，也不会形成P+深阱区260。
在该器件的有源区淀积有金属并与器件表面的金属相连，以形成发射极电极280。其中，沉积的金属为铝硅合金或铝硅铜合金，其厚度为1-5um，并通过400℃左右的加热合金化，使得发射极区高掺杂硅和多晶硅与金属之间形成欧姆接触，减小接触电阻。这样做也使得虚拟沟槽栅297直接与发射极电极280相连，虚拟沟槽栅297附近则不会形成导电沟道，也减小了器件的栅极电容。
其中，所述N型场终止区230的结深为1-3um，掺杂浓度可以为1E15-1E17cm-3，能够达到改善器件的折中特性，减少器件关断时电流拖尾时间的效果。
在本实施例中，所述P型集电极区220的结深为0.2-1um，掺杂浓度为1E18-5E19cm-3，达到控制空穴发射效率的作用。
本申请采用平面栅极与沟槽栅极相结合构成复合栅电极，仅通过一次高温氧化和一次多晶硅淀积同时形成平面栅极和沟槽栅极，把平面栅极与沟槽栅极相结合构成复合栅电极。平面栅与沟槽栅结构相结合的器件结构增大了元胞间距(或称为晶体管单元间距)，降低了器件的饱和电流密度，提高了器件的短路耐受能力；本申请中在沟槽栅极下部通过离子注入形成一个较高浓度的空穴积累层，消除了JFET阻抗，并且提高了器件上部的载流子注入，降低了器件导通压降；本申请在沟槽栅极之间插入一个用电介质层填充的虚拟沟槽栅，虚拟沟槽栅附近不形成导电沟道，从而降低了反向传输电容，提高了器件的开关速度。
以上实施例仅用以说明本申请的技术方案而非限定，参照较佳实施例对本申请进行了详细说明。本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换，而不脱离本申请技术方案的精神和范围，均应涵盖在本申请的权利要求范围内。

Claims (10)

1.一种复合栅双极型晶体管器件，其特征在于，包括：
半导体衬底、空穴积累层、P型基区、沟槽区、栅氧化层、复合栅电极、虚拟沟槽栅、N+发射极区、P+深阱区、绝缘介质层、发射极电极、N型场终止区、P型集电极区以及集电极，
所述空穴积累层嵌于所述沟槽区的下半部设置；
所述P型基区形成于所述空穴积累层表面；
所述沟槽区贯穿所述P型基区以及所述空穴积累层设置；其中，在所述沟槽区的侧壁和底壁形成有栅氧化层；
所述复合栅电极、所述虚拟沟槽栅单独形成于与其对应设置的所述沟槽区内；
所述N+发射极区形成于所述P型基区表面，并与所述复合栅电极形成电连接；
所述P+深阱区形成于所述P型基区表面，并与所述N+发射极区交叠设置；
所述绝缘介质层形成于所述沟槽区、N+发射极区以及P+深阱区表面；
所述发射极电极形成于所述N+发射极区、P+深阱区以及所述绝缘介质层上，其中，所述发射极电极穿过所述绝缘介质层与所述沟槽区内的虚拟沟槽栅连接；
所述N型场终止区形成于所述半导体衬底背面；
所述P型集电极区形成于所述N型场终止区背面；
所述集电极形成于所述P型集电极的背面。
2.根据权利要求1所述的器件，其特征在于，所述复合栅电极是由平面栅极和沟槽栅极相结合而成，且其剖面为T型结构；其中，所述平面栅极具有水平导电沟道，所述沟槽栅极具有垂直导电沟道，所述水平导电沟道与所述垂直导电沟道连接以形成电子导通通路。
3.根据权利要求2所述的器件，其特征在于，所述N+发射极区形成于所述P型基区表面，并与所述复合栅电极中的平面栅极形成电连接。
4.根据权利要求1或2或3所述的器件，其特征在于，所述器件的有源区域是由成千上万个所述沟槽区组成，在所述沟槽区内形成所述复合栅电极或所述虚拟沟槽栅。
5.根据权利要求4所述的器件，其特征在于，所述复合栅电极与所述虚拟沟槽栅按照1：n组成所述有源区域，其中，n≥1。
6.根据权利要求1或2所述的器件，其特征在于，所述虚拟沟槽栅的剖面为T型结构，其内填充导电介质多晶硅，其中，所述虚拟沟槽栅表面的多晶硅与所述虚拟沟槽栅内的多晶硅相连。
7.根据权利要求1或2所述的器件，其特征在于，所述虚拟沟槽栅与所述复合栅电极均为一体成型结构。
8.根据权利要求1所述的器件，其特征在于，所述沟槽区的深度为3-8um，宽度为0.5-2um。
9.根据权利要求1所述的器件，其特征在于，所述P型基区填充所述沟槽区的上半部分设置，并与所述沟槽区间隔设置。
10.根据权利要求1所述的器件，其特征在于，所述空穴积累层的结深为3-10um，掺杂浓度为1E14-1E16cm-3；所述P型基区的结深为1-4um，掺杂浓度为1E16-8E17cm-3；所述N+发射极区的结深为0.2-1um，掺杂浓度为1E19-5E20cm-3；所述P+深阱区的结深为0.5-1um，掺杂浓度为1E19-5E20cm-3；所述N型场终止区的结深为1-3um，掺杂浓度为1E15-1E17cm-3；所述P型集电极区的结深为0.2-1um，掺杂浓度为1E18-5E19cm-3。
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