CN113066775A - 一种绝缘栅双极型场效应管、组及功率变换器 - Google Patents

一种绝缘栅双极型场效应管、组及功率变换器 Download PDF

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杨文韬
左慧玲
王康
侯召政
黄伯宁
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Abstract

本申请公开了一种绝缘栅双极型场效应管IGBT、组及功率变换器，IGBT包括：半导体芯片、设置在半导体芯片周围的栅极引脚、设置在半导体芯片上的发射极区域和n个栅区域；n为大于等于2的整数；n个栅区域中的a个栅区域连接栅极引脚；a大于等于1小于等于n；连接栅极引脚的栅区域的数量a不同时对应IGBT适用于不同的开关频率及损耗；n个栅区域中的n‑a个栅区域连接发射极区域。连接栅极引脚的所有栅区域的周围会形成导电沟道，导电沟通供发射极的注入电子通过，发射极注入电子对应的导电沟道增加，使得集电极和发射极之间的导通压降减小，降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。

Description

一种绝缘栅双极型场效应管、组及功率变换器
技术领域
本申请涉及电力电子器件技术领域，尤其涉及一种绝缘栅双极型场效应管、组及功率变换器。
背景技术
绝缘栅双极型场效应管(IGBT，Insulated Gate Bipolar Transistor)是由双极型晶体管(BJT，Bipolar Junction Transistor)和绝缘栅型场效应管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)组成的复合全控型电压驱动式功率半导体器件。BJT饱和压降低，载流密度大，但驱动电流较大。MOSFET驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT集合了MOSFET和BJT的优点，即具有输入阻抗高、开关速度快、热稳定性好，且驱动电路简单，驱动电流小，又具有饱和压降低，耐压高及承受电流大的优点。因此，目前IGBT在电力电子领域的应用越来越广泛。
但是，现有技术中的IGBT，由于工艺复杂或者驱动电路复杂，应用灵活性差。
发明内容
为了解决以上技术问题，本申请提供一种IGBT、IGBT组及功率变换器，能够适应不同的应用场景，灵活性较高。
本申请实施例提供一种绝缘栅双极型场效应管IGBT，包括：半导体芯片、设置在半导体芯片周围的栅极引脚、设置在半导体芯片上的发射极区域和n个栅区域；n为大于等于2的整数，即该IGBT包括多个栅区域；具体可以根据实际需要来选择n个栅区域中的a个栅区域连接栅极引脚；a大于等于1小于等于n；n个栅区域中剩余的n-a个栅区域连接发射极区域；连接栅极引脚的栅区域的数量a不同时对应IGBT适用于不同的开关频率及损耗，例如，开关频率越高，选择较小的a；开关频率越低，选择较大的a。其中IGBT的损耗分为开关损耗和导通损耗，对于开关频率较高的场合，适合用开关损耗较小的IGBT；对于开关频率较低的场合，适合使用导通损耗较小的IGBT。由于本申请实施例提供的IGBT包括多个栅区域，即a可以有多种大小的选择，因此，可以使IGBT的应用更灵活，可以根据不同应用场合来选择不同大小的a。
本申请实施例提供的IGBT的半导体芯片上包括多个栅区域，多个栅区域中的至少一个栅区域可以连接栅极引脚；多个栅区域中的其余栅区域可以连接半导体芯片上的发射极区域。由于本申请实施例提供的IGBT包括多个栅区域，可以根据实际需要选择栅区域连接到半导体芯片的栅极引脚的个数，连接栅极引脚的栅区域的个数不同，则IGBT的电性表现也不同。对于拥有多个栅区域的IGBT，当越多的栅区域连接栅极引脚时，则连接栅极引脚的所有栅区域的周围会形成导电沟道，这些导电沟通供发射极的注入电子通过，即发射极注入电子对应的导电沟道增加，使得集电极和发射极之间的导通压降减小，因此，可以降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。相反，当越少的栅区域连接栅极引脚时，则形成的导电沟道数量较少，供注入电子通过的导电沟通越少，发射极注入电子的效率越低，则对应的集电极和发射极之间的导通压降将变大，因此，IGBT的开关损耗会降低，但是导通损耗会增加，适用于开关频率要求高的场合。
其中，a个栅区域连接栅极引脚的实现方式可以包括以下两种：
第一种：
a个栅区域短接在一起连接栅极引脚；n-a个栅区域短接在一起连接发射极区域。这种多个栅区域先短接在一起，再连接栅极引脚的好处是可以避免引线太多，工艺简单，而且引线越少越短，则产生的信号干扰越少，例如降低或减少寄生电容和寄生电感等。
第二种：
a个栅区域分别连接栅极引脚；n-a个栅区域分别连接发射极区域。
由于某些场合IGBT的开关频率比较高，例如高频场景，另外，有些场合IGBT的开关频率比较低，例如中低频场景。对于包括多个栅区域的IGBT，其中a的选择原则为：IGBT的导通损耗与a正相关，IGBT的开关损耗与n-a正相关；IGBT的开关频率与a负相关。其中，正相关是指a越大，则IGBT的导通损耗越高。负相关是指a越大，则IGBT适用于的开关频率越低。
下面分别介绍IGBT包括两个栅区域、三个栅区域和四个栅区域的具体实现方式；
在一种可能的实现方式中，n个栅区域包括以下两个：第一栅区域和第二栅区域；第一栅区域和第二栅区域短接在一起连接栅极引脚；
或，
第一栅区域连接栅极引脚，第二栅区域连接发射极区域。
在一种可能的实现方式中，n个栅区域包括以下三个：第一栅区域、第二栅区域和第三栅区域；第一栅区域、第二栅区域和第三栅区域短接在一起连接栅极引脚；
或，
第一栅区域、第二栅区域和第三栅区域中的两个短接在一起连接栅极引脚，另一个连接发射极区域；
或，
第一栅区域、第二栅区域和第三栅区域中的两个短接在一起连接发射极区域，其余一个连接栅极引脚。
在一种可能的实现方式中，n个栅区域包括以下四个：第一栅区域、第二栅区域、第三栅区域和第四栅区域；
第一栅区域、第二栅区域、第三栅区域和第四栅区域短接在一起连接栅极引脚；
或，
第一栅区域、第二栅区域、第三栅区域和第四栅区域中的三个短接在一起连接栅极引脚，其余一个连接发射极区域；
或，
第一栅区域、第二栅区域、第三栅区域和第四栅区域中的两个短接在一起连接栅极引脚，其余两个连接发射极区域；
或，
第一栅区域、第二栅区域、第三栅区域和第四栅区域中的三个短接在一起连接栅极引脚，其余一个连接发射极区域。
当IGBT包括多个栅区域时，当多个栅区域短接在一起连接栅极引脚时，本申请实施例不限定具体的短接方式，例如可以相邻的栅区域依次短接，也可以多个栅区域交叉短接。
基于以上实施例提供的一种IGBT，本申请实施例还提供一种IGBT组，即一种IGBT模块，包括：半导体芯片；半导体芯片包括多个IGBT；半导体芯片周围设置每个IGBT的栅极引脚、发射极引脚和集电极引脚；半导体芯片上设置每个IGBT的发射极区域和栅区域；其中至少一个IGBT的栅区域包括多个栅区域；多个栅区域中的至少一个栅区域连接对应IGBT的栅极引脚；多个栅区域中的其余栅区域连接对应IGBT的发射极区域。不限定IGBT组中的IGBT管是否每个IGBT管均包括多个栅区域，可以其中至少一个IGBT包括多个栅区域，也可以多个IGBT均包括多个栅区域。另外，为了可以更加灵活运用，可以IGBT组中的每个IGBT的栅区域均包括多个栅区域。
由于IGBT的半导体芯片上包括多个栅区域，多个栅区域中的至少一个栅区域可以连接栅极引脚；多个栅区域中的其余栅区域可以连接半导体芯片上的发射极区域。由于本申请实施例提供的IGBT包括多个栅区域，可以根据实际需要选择栅区域连接到半导体芯片的栅极引脚的个数，连接栅极引脚的栅区域的个数不同，则IGBT的电性表现也不同。对于拥有多个栅区域的IGBT，当越多的栅区域连接栅极引脚时，则连接栅极引脚的所有栅区域的周围会形成导电沟道，这些导电沟通供发射极的注入电子通过，即发射极注入电子对应的导电沟道增加，使得集电极和发射极之间的导通压降减小，因此，可以降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。相反，当越少的栅区域连接栅极引脚时，则形成的导电沟道数量较少，供注入电子通过的导电沟通越少，发射极注入电子的效率越低，则对应的集电极和发射极之间的导通压降将变大，因此，IGBT的开关损耗会降低，但是导通损耗会增加，适用于开关频率要求高的场合。
在一种可能的实现方式中，每个IGBT的栅区域均包括多个栅区域。
在一种可能的实现方式中，针对包括多个栅区域的第一IGBT，多个栅区域为n个；n为大于等于2的整数；其中a个栅区域短接在一起连接第一IGBT的栅极引脚；b个栅区域短接在一起连接第一IGBT的发射极区域；其中a+b＝n。
在一种可能的实现方式中，针对包括多个栅区域的第一IGBT，多个栅区域为n个；n为大于等于2的整数；其中a个栅区域分别连接第一IGBT的栅极引脚；b个栅区域分别连接第一IGBT的发射极区域；其中a+b＝n。
在一种可能的实现方式中，第一IGBT的导通损耗与a正相关，第一IGBT的开关损耗与b正相关。
基于以上实施例提供的一种IGBT或一种IGBT组，本申请实施例还提供一种功率变换器，包括以上介绍的IGBT或包括以上介绍的IGBT组。本申请不限定功率变换器的具体类型，例如可以为直流/直流变换器，也可以为直流/交流变换器，也可以为交流/直流变换器。功率变换器的应用场合也不做限定，例如可以为充电桩、可以为供电领域的逆变器，或光伏领域的逆变器等。
由于功率变换器中包括的IGBT或者IGBT组包括多个栅区域，多个栅区域中的至少一个栅区域连接栅极引脚；多个栅区域中的其余栅区域连接发射极区域。由于本申请实施例提供的IGBT包括多个栅区域，可以根据实际需要选择栅区域连接到IGBT芯片的栅极引脚的个数，连接栅极引脚的栅区域的个数不同，则IGBT的电性表现也不同。对于拥有多个栅区域的IGBT，当越多的栅区域连接栅极引脚时，则连接栅极引脚的所有栅区域的周围会形成导电沟道，这些导电沟通供发射极的注入电子通过，即发射极注入电子对应的导电沟道增加，使得集电极和发射极之间的导通压降减小，因此，可以降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。相反，当越少的栅区域连接栅极引脚时，则形成的导电沟道数量较少，供注入电子通过的导电沟道较少，发射极注入电子的效率越低，则对应的集电极和发射极之间的导通压降将变大，因此，IGBT的开关损耗会降低，但是导通损耗会增加，适用于开关频率要求高的场合。从而可以根据具体的应用场合，选择功率变换器中的IGBT的结构。
本申请至少具有以下优点：
本申请实施例提供的IGBT的半导体芯片上包括多个栅区域，多个栅区域中的至少一个栅区域可以连接栅极引脚；多个栅区域中的其余栅区域可以连接半导体芯片上的发射极区域。由于本申请实施例提供的IGBT包括多个栅区域，可以根据实际需要选择栅区域连接到半导体芯片的栅极引脚的个数，连接栅极引脚的栅区域的个数不同，则IGBT的电性表现也不同。对于拥有多个栅区域的IGBT，当越多的栅区域连接栅极引脚时，则连接栅极引脚的所有栅区域的周围会形成导电沟道，这些导电沟通供发射极的注入电子通过，即发射极注入电子对应的导电沟道增加，使得集电极和发射极之间的导通压降减小，因此，可以降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。相反，当越少的栅区域连接栅极引脚时，则形成的导电沟道数量较少，供注入电子通过的导电沟通越少，发射极注入电子的效率越低，则对应的集电极和发射极之间的导通压降将变大，因此，IGBT的开关损耗会降低，但是导通损耗会增加，适用于开关频率要求高的场合。
附图说明
图1为本申请实施例提供的一种I型三电平逆变器的示意图；
图2为一种IGBT的布局示意图；
图3为本申请实施例提供的一种IGBT的布局示意图；
图4A为本申请实施例提供的一种IGBT包括两个栅区域的布局示意图；
图4B为与图4A对应的元胞结构示意图；
图4C为本申请实施例提供的一种单个IGBT包括两个栅区域的连接示意图；
图4D为本申请实施例提供的另一种单个IGBT包括两个栅区域的连接示意图；
图4E为本申请实施例提供的一种IGBT组包括两个栅区域的连接示意图；
图4F为本申请实施例提供的另一种IGBT组包括两个栅区域的连接示意图；
图5A为本申请实施例提供的一种IGBT包括三个栅区域的布局示意图；
图5B为与图5A对应的元胞结构示意图；
图5C为本申请实施例提供的一种IGBT包括三个栅区域的连接示意图；
图5D为本申请实施例提供的另一种IGBT包括三个栅区域的连接示意图；
图5E为本申请实施例提供的又一种IGBT包括三个栅区域的连接示意图；
图6A为本申请实施例提供的一种IGBT包括四个栅区域的布局示意图；
图6B为与图6A对应的元胞结构示意图；
图6C为本申请实施例提供的一种IGBT包括四个栅区域的连接示意图；
图6D为本申请实施例提供的另一种IGBT包括四个栅区域的连接示意图；
图6E为本申请实施例提供的又一种IGBT包括四个栅区域的连接示意图；
图6F为本申请实施例提供的再一种IGBT包括四个栅区域的连接示意图；
图6G为本申请实施例提供的另一种IGBT包括四个栅区域的连接示意图。
具体实施方式
以下说明中的“第一”、“第二”等用词仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请中，“上”、“下”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“耦接”可以是实现信号传输的电性连接的方式。“耦接”可以是直接的电性连接，也可以通过中间媒介间接电性连接。
本申请实施例涉及一种IGBT，为了使本领域技术人员更好地理解本申请实施例提供的技术方案，下面先介绍本申请实施例提供的一种IGBT的应用场合。IGBT作为半导体功率器件，在电力电子领域应用非常广泛，尤其是应用于功率变换电路中。例如，IGBT可以应用于不间断电源(UPS，Uninterruptible Power Supply)的功率因数校正(PFC，PowerFactor Correction)电路中，或者应用于逆变器中，或者应用于直流/直流(DC/DC，DirectCircuit/Direct Circuit)变换电路中，例如Boost电路等。
参见图1，该图为本申请实施例提供的一种I型三电平逆变器的示意图。
本申请实施例不限定该I型三电平逆变器的应用场景，例如可以应用于UPS中。
从图1中可以看出Q1-Q4均为IGBT器件。Q1-Q4的栅极可以接收控制器发送的驱动脉冲信号，即控制器通过驱动脉冲信号控制Q1-Q4的开关状态，从而使逆变器完成功率变换。
由于IGBT应用的场景不同时，不同的应用场景对于IGBT的工作频率和功耗有不同的要求，如果IGBT的封装采用单一的一个栅极的形式，参见图2，该图为一种IGBT的布局示意图。
图2所示的IGBT仅包括一个栅区域G1，具有一个栅区域G1的IGBT对应的工作频率比较单一，不能灵活运用到各种场合。例如，有些工作场合需要IGBT的开关频率较高，有些工作场合需要IGBT的开关频率较低。对于开关频率较高的应用场合，即单位时间内IGBT开关动作的次数较高，需要IGBT的开关损耗较小。而对于开关频率较低的应用场合，即单位时间内IGBT开关动作的次数较低，则需要IGBT的导通损耗较低。仅包括一个栅区域G1的IGBT无法适合多种不同场合的需要。
为了解决以上的技术问题，本申请实施例提供一种IGBT，包括多个栅区域，多个栅区域中的至少一个栅区域连接栅极引脚；多个栅区域中的其余栅区域连接发射极区域。由于本申请实施例提供的IGBT包括多个栅区域，可以根据实际需要选择栅区域连接到IGBT芯片的栅极引脚的个数，连接栅极引脚的栅区域的个数不同，则IGBT的电性表现也不同。对于拥有多个栅区域的IGBT，当越多的栅区域连接栅极引脚时，则连接栅极引脚的所有栅区域的周围会形成导电沟道，这些导电沟通供发射极的注入电子通过，即发射极向集电极注入电子的导电沟道增加，使得集电极和发射极之间的导通压降减小，因此，可以降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。相反，当越少的栅区域连接栅极引脚时，则形成的导电沟道数量较少，供注入电子通过的导电沟通越少，发射极注入电子的效率越低，则对应的集电极和发射极之间的导通压降将变大，因此，IGBT的开关损耗会降低，但是导通损耗会增加，适用于开关频率要求高的场合。
应该理解，对于半导体功率器件，其中可以封装一个IGBT，也可以封装多个IGBT，即IGBT组，因此，本申请实施例还提供一种IGBT组，包括：半导体芯片；半导体芯片包括多个IGBT；半导体芯片周围设置每个IGBT的栅极引脚、发射极引脚和集电极引脚；半导体芯片上设置每个IGBT的发射极区域和栅区域；其中至少一个IGBT的栅区域包括多个栅区域，即可以多个IGBT均包括多个栅区域，也可以IGBT组中仅一个IGBT包括多个栅区域，本申请实施例不做具体限定；多个栅区域中的至少一个栅区域连接对应IGBT的所述栅极引脚；多个栅区域中的其余栅区域连接对应IGBT的所述发射极区域。对于半导体功率器件包括一个IGBT或者包括多个IGBT，具体的打线布局有所区别。
下面先介绍本申请实施例提供的一个半导体功率器件中包括一个IGBT的情况，单个IGBT管的情况。
参见图3，该图为本申请实施例提供的一种IGBT的布局示意图。
本申请实施例提供的IGBT包括：半导体芯片、设置在半导体芯片周围的栅极引脚、设置在半导体芯片上的发射极区域和n个栅区域；n为大于等于2的整数；n个栅区域中的a个栅区域连接栅极引脚；a大于等于1小于等于n；连接栅极引脚的栅区域的数量a不同时对应IGBT适用于不同的开关频率及损耗；n个栅区域中的n-a个栅区域连接发射极区域。由于某些场合IGBT的开关频率比较高，例如高频场景，另外，有些场合IGBT的开关频率比较低，例如中低频场景。而开关频率不同时对于IGBT的开关损耗和导通损耗分别具有不同的要求，因此，可以根据IGBT具体的应用场景来选用a的具体数量。例如，IGBT的导通损耗与a正相关，IGBT的开关损耗与n-a正相关；IGBT的开关频率与a负相关。其中，正相关是指a越大，则IGBT的导通损耗越高。负相关是指a越大，则IGBT适用于的开关频率越低。
本申请实施例提供的IGBT，包括：半导体芯片20；
半导体芯片20周围设置栅极引脚、发射极引脚和集电极引脚；半导体芯片20上设置发射极区域10和多个栅区域；多个栅区域分别为G1、G2直至Gn。其中本申请实施例不限定n的具体数值，n为可以大于等于2的整数，例如3、4或5，甚至更大的整数。
多个栅区域(G1、G2…Gn)中的至少一个栅区域连接栅极引脚G；图中未示出连接线。
多个栅区域中的其余栅区域连接发射极区域10，图中未示出连接线。发射极区域10其实为发射极打线区域。
本领域技术人员可以根据IGBT实际的应用场合来选择连接栅极引脚的栅区域的具体数量，例如如果IGBT应用的场合为开关频率较高的场合，则需要IGBT的开关损耗较低，则需要选择较少数量的栅区域连接栅极引脚。相反，如果IGBT应用的场合为较低开关频率的场合，则需要IGBT的导通损耗较低，则需要选择较高数量的栅区域连接栅极引脚。
下面具体介绍多个栅区域分别与栅极引脚和发射极区域的两种不同的连接关系，n个栅区域中a个栅区域连接栅极引脚；b个栅区域连接发射极区域。其中，a+b＝n。a为大于等于1的整数，n为大于等于1的整数，则b＝n-a。
第一种连接方式：
a个栅区域短接在一起连接栅极引脚，即a个栅区域先短接在一起，再通过一根线连接栅极引脚；b个栅区域短接在一起连接发射极区域，即b个栅区域先短接在一起，再通过一根线连接栅极引脚。这样的优点是，栅区域与栅极引脚之间的连线较少，制造工艺简单；另外，由于连线一般都是导电的金属，金属线越多，则容易形成寄生电容和寄生电感，因此，连线越少则干扰越低。
第二种连接方式：
a个栅区域分别连接栅极引脚，即a个栅区域分别单独连接栅极引脚，即需要栅极引脚分别连接a个栅区域；b个栅区域分别连接发射极区域，即发射极区域需要b根线分别连接b个栅区域。
经过以上分析可知，对于IGBT包括n个栅区域，其中a个栅区域连接栅极引脚，b个栅区域连接发射极区域，则IGBT的导通损耗与a正相关，IGBT的开关损耗与b正相关。
为了使本领域技术人员更好地理解本申请实施例提供的技术方案，下面分别介绍IGBT包括两个栅区域，三个栅区域和四个栅区域的实现情况。
参见图4A，该图为本申请实施例提供的一种IGBT包括两个栅区域的布局示意图。
本实施例中以IGBT包括两个栅区域为例进行介绍，即多个栅区域包括以下两个：第一栅区域G1和第二栅区域G2，即两个栅pad。
参见图4B，该图为与图4A对应的元胞结构示意图。
本申请实施例中以IGBT为沟槽型IGBT结构为例，图4B所示的为一个IGBT包括两个栅区域G1和G2的沟槽型IGBT的元胞示意图。
下面结合单个IGBT包括两个栅区域为例进行介绍具体的打线方式。
参见图4C，该图为本申请实施例提供的一种单个IGBT包括两个栅区域的连接示意图。
下面介绍两个栅区域，即第一栅区域G1和第二栅区域G2均连接栅极引脚的实现情况，即没有栅极区域连接发射极区域10。
具体一种实现方式为，第一栅区域G1和第二栅区域G2短接在一起连接栅极引脚G。从图中可以看出，当第一栅区域G1和第二栅区域G2短接在一起再连接栅极引脚G时，连接线比较简单，避免连接栅极引脚G的线太多，造成布线复杂。具体实现时，第一栅区域G1和第二栅区域G2短接在一起可以通过金属互连的方式实现。
例如，当栅极引脚G连接+15V的驱动脉冲信号时，第一栅区域G1和第二栅区域G2同时工作(即G1＝G2＝15V)，第一栅区域G1和第二栅区域G2的周围均将形成供注入电子通过的导电沟道，因此发射极的注入电子可以通过第一栅区域G1和第二栅区域G2周围的导电沟道向集电极注入，因此使得集电极和发射极之间的导通压降Vcesat将减小，当Vcesat减小时，IGBT的导通损耗相应的会减小，因此，此种类型的IGBT可适用于开关频率较低的场合。由于开关次数较少，IGBT导通的时间较长，导通损耗小时，则会降低整体的功耗。
另外，还可以有一种实现方式为，第一栅区域G1和第二栅区域G2分别连接栅极引脚G，图中未示出。
参见图4D，该图为本申请实施例提供的另一种单个IGBT包括两个栅区域的连接示意图。
本实施例提供的IGBT中，第一栅区域G1连接栅极引脚G1，第二栅区域G2连接发射极区域10。
例如，当栅极引脚G连接+15V驱动脉冲信号时，第一栅区域G1工作，而第二栅区域G2与发射极区域10连接，因此第二栅区域G2不工作(即G1＝15V，G2＝0V)，此时只有第一栅区域G1的周围形成供注入电子通过的导电沟道，相比图4C的布局，供发射极注入电子通过的导电沟通降低了一个，因此发射极注入电子的效率将降低一半，所以使得集电极和发射极之间的导通压降Vcesat变大，IGBT对应的开关损耗会减小，此种类型的IGBT适合应用于开关频率较高的场合。由于开关次数较多，IGBT的开关损耗小，则会降低整体的功耗。
应该理解，本申请实施例中设置多个栅极区域时，不限定具体的打线方式，例如可以根据具体应用场景来打线。通过以上分析可知，通过封装打线可以调整IGBT的Vcesat大小。
以上图4C和图4D介绍的是单个IGBT管，即单管的打线布局，类似地，下面介绍当一个封装中包括多个IGBT管，即一个IGBT组时，以其中一个IGBT包括多个栅区域为例介绍，IGBT组对应的打线布局。
参见图4E，该图为本申请实施例提供的一种IGBT组包括两个栅区域的连接示意图。
本实施例中，第一栅区域G1和第二栅区域G2均连接栅极引脚的实现情况，即没有栅极区域连接发射极区域10。
具体一种实现方式为，第一栅区域G1和第二栅区域G2短接在一起连接栅极引脚G。从图中可以看出，当第一栅区域G1和第二栅区域G2短接在一起再连接栅极引脚G时，连接线比较简单，避免连接栅极引脚G的线太多，造成布线复杂。具体实现时，第一栅区域G1和第二栅区域G2短接在一起可以通过金属互连的方式实现。
参见图4F，该图为本申请实施例提供的另一种IGBT组包括两个栅区域的连接示意图。
本实施例提供的IGBT中，第一栅区域G1连接栅极引脚G1，第二栅区域G2连接发射极区域10。
图4E和图4F各自对应的优点可以参见图4C和图4D的描述，在此不再赘述。
下面介绍IGBT包括三个栅区域的实现情况。
参见图5A，该图为本申请实施例提供的一种IGBT包括三个栅区域的布局示意图。
本实施例提供的IGBT包括多个栅区域，具体包括以下三个：第一栅区域G1、第二栅区域G2和第三栅区域G3。
参见图5B，该图为与图5A对应的元胞结构示意图。
本申请实施例中以IGBT为沟槽型IGBT结构为例，图5B所示的为一个IGBT包括三个栅区域G1、G2和G3的沟槽型IGBT的元胞示意图。
下面结合单个IGBT包括三个栅区域为例进行介绍具体的打线方式。
参见图5C，该图为本申请实施例提供的一种IGBT包括三个栅区域的连接示意图。
本实施例提供的IGBT，三个栅区域均连接栅极引脚，即第一栅区域G1、第二栅区域G2和第三栅区域G3短接在一起连接栅极引脚G。第一栅区域G1、第二栅区域G2和第三栅区域G3短接在一起可以通过金属连线的方式。
另外，还有一种三个栅区域均连接栅极引脚G的方式，即第一栅区域G1、第二栅区域G2和第三栅区域G3分别连接栅极引脚G，此时将对应三根比较长的金属性，但是，第一栅区域G1、第二栅区域G2和第三栅区域G3之间不必互相连接。
当栅极引脚G连接+15V驱动信号时，第一栅区域G1、第二栅区域G2和第三栅区域G3同时工作(即G1＝G2＝G3＝15V)，即第一栅区域G1、第二栅区域G2和第三栅区域G3的周围均形成供发射极注入电子通过的导电沟道，使得集电极和发射极之间的导通压降Vcesat减小，导通损耗相应的会减小，一般可适用于低频应用。
参见图5D，该图为本申请实施例提供的另一种IGBT包括三个栅区域的连接示意图。
下面介绍三个栅区域中有两个栅区域连接栅极引脚的情况。
第一栅区域、第二栅区域和第三栅区域中的两个短接在一起连接栅极引脚，另一个连接发射极区域；即三个栅区域中的任意两个可以连接在一起，然后再连接栅极引脚，其余一个栅极区域连接发射极区域。图5D中仅是示意出了其中一种实现方式，由于第一栅区域G1和第二栅区域G2距离较近，因此为了布线简单，可以第一栅区域G1和第二栅区域G2短接在一起，然后再连接栅极引脚G。第三栅区域G3连接发射极区域10。
当栅极引脚G连接+15V驱动信号时，第一栅区域G1和第二栅区域G2均工作，即第一栅区域G1和第二栅区域G2的周围均形成供发射极注入电子通过的导电沟道，而G3与发射极区域10连接，因此G3不工作(即G1＝G2＝15V,G3＝0V)，相比图5C，发射极注入电子的效率将降低，此时集电极和发射极之间的导通压降Vcesat将变大，对应的开关损耗会减小，一般可适用于中高频应用。
另外，也可以第一栅区域G1和第三栅区域G3短接在一起，然后再连接栅极引脚G。第二栅区域G2连接发射极区域10。其他情况类似，在此不再赘述。
参见图5E，该图为本申请实施例提供的另一种IGBT包括三个栅区域的连接示意图。
下面介绍三个栅区域中任意一个栅区域连接栅极引脚，其余两个栅区域连接发射极区域的实现情况。即第一栅区域、第二栅区域和第三栅区域中的两个短接在一起连接发射极区域，其余一个连接栅极引脚。
图5E中以第一栅区域G1连接栅极引脚G，第二栅区域G2和第三栅区域G3短接在一起连接发射极区域10。
同理，图5E仅是一种示意，由于第二栅区域G2和第三栅区域G3距离近，为了布线简单，因此，可以短接在一起连接发射极区域10，另外，也可以第二栅区域G2和第三栅区域G3分别连接发射极区域10。本申请实施例中均不做具体限定。
当栅极引脚G连接+15V驱动信号时，第一栅区域G1工作，而第二栅区域G2和第三栅区域G3与发射极区域10连接，因此第二栅区域G2和第三栅区域G3不工作(即G1＝15V,G2＝G3＝0V)，此时只有第一栅区域G1的周围形成供发射极注入电子通过的导电沟道，相比图5D，发射极向集电极注入电子的效率进一步降低，此时集电极和发射极之间的导通压降Vcesat会更大，对应的开关损耗也会更小。相比图5D，可适用于频率更高的应用。
对于图5C、图5D和图5E来说，三种布局对应的IGBT的Vcesat是依次减小，本领域技术人员可以根据实际需要来选择其中一种来设置。
以上介绍的是IGBT包括三个栅区域的实现情况，下面结合附图介绍IGBT包括四个栅区域的实现情况。
参见图6A，该图为本申请实施例提供的一种IGBT包括四个栅区域的布局示意图。
本实施例提供的IGBT包括四个栅区域，即包括以下四个：第一栅区域G1、第二栅区域G2、第三栅区域G3和第四栅区域G4。
本领域技术人员可以根据需要选择四个栅区域中的至少一个连接栅极引脚，其余连接发射极区域10。
参见图6B，该图为与图6A对应的元胞结构示意图。
本申请实施例中以IGBT为沟槽型IGBT结构为例，图6B所示的为一个IGBT包括四个栅区域G1、G2、G3和G4的沟槽型IGBT的元胞示意图。
参见图6C，该图为本申请实施例提供的一种IGBT包括四个栅区域的连接示意图。
本实施例介绍四个栅区域均连接栅极引脚G的情况，即没有栅区域连接发射极区域10。
一种可能的实现方式为，第一栅区域G1、第二栅区域G2、第三栅区域G3和第四栅区域G4短接在一起连接栅极引脚G；这种连接方式的打线比较容易实现，工艺简单。
另外一种实现方式为，第一栅区域G1、第二栅区域G2、第三栅区域G3和第四栅区域G4分别连接栅极引脚G，四个栅区域之间不必互相短接。
参见图6D，该图为本申请实施例提供的另一种IGBT包括四个栅区域的连接示意图。
本实施例介绍四个栅区域中有三个栅区域连接栅极引脚的情况，即第一栅区域G1、第二栅区域G2、第三栅区域G3和第四栅区域G4中的三个短接在一起连接栅极引脚G，其余一个连接发射极区域10。
本申请实施例提供一种可行的实现方式，其中第一栅区域G1、第二栅区域G2、和第三栅区域G3三个短接在一起连接栅极引脚G，第四栅区域G4连接发射极区域10。由于第一栅区域G1、第二栅区域G2和第三栅区域G3三个的距离较近，因此先短接在一起再连接栅极引脚G布线比较简单。本申请实施例中以三个栅区域短接在一起通过第一栅区域G1连接栅极引脚G为例进行介绍，应该理解，也可以通过第二栅区域G2或第三栅区域G3连接栅极引脚G，本申请实施例不做具体限定，其他实施例类似。
参见图6E，该图为本申请实施例提供的另一种IGBT包括四个栅区域的连接示意图。
下面介绍四个栅区域有两个栅区域连接栅极引脚，其余两个栅区域连接发射极区域的情况。即第一栅区域、第二栅区域、第三栅区域和第四栅区域中的两个短接在一起连接栅极引脚，其余两个连接发射极区域。
图6E中以第一栅区域G1和第二栅区域G2短接在一起连接栅极引脚G，具体通过第一栅区域G1连接栅极引脚G。第三栅区域G3和第四栅区域G4短接在一起连接发射极区域10，具体通过第四栅区域G4连接发射极区域10。另外，也可以第三栅区域G3和第四栅区域G4短接在一起连接G，第一栅区域G1和第二栅区域G2短接在一起连接发射极区域10。本申请实施例中不做具体限定，由于第一栅区域G1和第二栅区域G2距离近，因此，第一栅区域G1和第二栅区域G2短接在一起，布线简单。同理第三栅区域G3和第四栅区域G4短接在一起布线简单。
参见图6F，该图为本申请实施例提供的另一种IGBT包括四个栅区域的连接示意图。
图6F与图6E相同之处为均为两个栅区域连接栅极引脚，均有两个栅区域连接发射极区域，但是区别是具体的连接关系不在一致。
图6F为第一栅区域G1和第三栅区域G3短接在一起连接栅极引脚G，第二栅区域G2和第四栅区域G4短接在一起连接发射极区域10，这种连接方式与图6E的区别是，存在中间交叉。本申请实施例不限定具体交叉的方式，可以为一个栅区域与另一个栅区域的打线存在交叉，也可以为一个栅区域与多个栅区域的打线存在交叉。当存在数量较多的栅区域时，可能存在一对一交叉或一对多交叉的情况。
参见图6G，该图为本申请实施例提供的另一种IGBT包括四个栅区域的连接示意图。
本实施例中介绍四个栅区域中有三个栅区域连接发射极引脚，第一栅区域、第二栅区域、第三栅区域和第四栅区域中的三个短接在一起连接发射极区域，其余一个连接栅极引脚的情况。
图6G所示的为第一栅区域G1连接栅极引脚G，第二栅区域G2、第三栅区域G3和第四栅区域G4短接在一起连接发射极区域10。具体为，第二栅区域G2、第三栅区域G3和第四栅区域G4短接在一起通过第四栅区域G4连接发射极区域10。
对于图6C、图6D、图6E和图6F来说，四种布局对应的IGBT的集电极和发射极之间的导通压降Vcesat是依次减小，本领域技术人员可以根据实际需要来选择其中一种来设置，具体原理可以参见以上两个栅区域和三个栅区域实施例的介绍，在此不再赘述。
基于以上实施例提供的一种IGBT，本申请实施例还提供一种IGBT组，IGBT组与IGBT的区别是，IGBT组包括多个IGBT管，其中任意一个IGBT管或者多个IGBT管可以为以上实施例介绍的IGBT的架构，具体优点也相似，在此仅介绍IGBT组的实现方式，具体工作原理可以参数以上针对IGBT单管的介绍，在此不再赘述。
本申请实施例还提供一种IGBT组，包括：半导体芯片；所述半导体芯片包括多个IGBT；所述半导体芯片周围设置每个所述IGBT的栅极引脚、发射极引脚和集电极引脚；所述半导体芯片上设置每个IGBT的发射极区域和栅区域；其中至少一个IGBT的栅区域包括多个栅区域；所述多个栅区域中的至少一个栅区域连接对应IGBT的所述栅极引脚；所述多个栅区域中的其余栅区域连接对应IGBT的所述发射极区域。
本申请实施例提供的IGBT组，不限定IGBT组中的IGBT管是否每个IGBT管均包括多个栅区域，可以其中至少一个IGBT包括多个栅区域，也可以多个IGBT均包括多个栅区域。另外，为了可以更加灵活运用，可以IGBT组中的每个IGBT的栅区域均包括多个栅区域。
一种实现方式为，针对包括所述多个栅区域的第一IGBT，所述多个栅区域为n个；所述n为大于等于2的整数；其中a个所述栅区域短接在一起连接所述第一IGBT的所述栅极引脚；b个所述栅区域短接在一起连接所述第一IGBT的所述发射极区域；其中a+b＝n。
另一种实现方式，针对包括所述多个栅区域的第一IGBT，所述多个栅区域为n个；所述n为大于等于2的整数；其中a个所述栅区域分别连接所述第一IGBT的栅极引脚；b个所述栅区域分别连接所述第一IGBT的发射极区域；其中a+b＝n。
第一IGBT的导通损耗与所述a正相关，所述第一IGBT的开关损耗与所述b正相关。
基于以上实施例提供的IGBT或IGBT组，本申请实施例还提供功率变换器，包括以上各个实施例介绍的IGBT或包括以上介绍的IGBT组。本申请实施例提供的功率变换器可以为整流器、逆变器或者DC/DC变换器，具体应用场景不做具体限定，凡是包括IGBT器件的功率变换器均可以。
由于功率变换器中包括的IGBT或者IGBT组包括多个栅区域，多个栅区域中的至少一个栅区域连接栅极引脚；多个栅区域中的其余栅区域连接发射极区域。由于本申请实施例提供的IGBT包括多个栅区域，可以根据实际需要选择栅区域连接到IGBT芯片的栅极引脚的个数，连接栅极引脚的栅区域的个数不同，则IGBT的电性表现也不同。对于拥有多个栅区域的IGBT，当越多的栅区域连接栅极引脚时，则连接栅极引脚的所有栅区域的周围会形成导电沟道，这些导电沟通供发射极的注入电子通过，即发射极注入电子对应的导电沟道增加，使得集电极和发射极之间的导通压降减小，因此，可以降低IGBT的导通损耗，对于导通损耗比较小的IGBT可以应用于开关频率较低的场合。相反，当越少的栅区域连接栅极引脚时，则形成的导电沟道数量较少，供注入电子通过的导电沟道较少，发射极注入电子的效率越低，则对应的集电极和发射极之间的导通压降将变大，因此，IGBT的开关损耗会降低，但是导通损耗会增加，适用于开关频率要求高的场合。从而可以根据具体的应用场合，选择功率变换器中的IGBT的结构。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (13)

1.一种绝缘栅双极型场效应管IGBT，其特征在于，包括：半导体芯片、设置在所述半导体芯片周围的栅极引脚、设置在所述半导体芯片上的发射极区域和n个栅区域；所述n为大于等于2的整数；
所述n个栅区域中的a个栅区域连接所述栅极引脚；所述a大于等于1小于等于所述n；
所述n个栅区域中的n-a个栅区域连接所述发射极区域；
连接所述栅极引脚的栅区域的数量a不同时对应所述IGBT适用于不同的开关频率及损耗。
2.根据权利要求1所述的IGBT，其特征在于，所述a个栅区域短接在一起连接所述栅极引脚；
所述n-a个栅区域短接在一起连接所述发射极区域。
3.根据权利要求1所述的IGBT，其特征在于，所述a个栅区域分别连接所述栅极引脚；
所述n-a个栅区域分别连接所述发射极区域。
4.根据权利要求1-3任一项所述的IGBT，其特征在于，所述IGBT的导通损耗与所述a正相关，所述IGBT的开关损耗与所述n-a正相关；所述IGBT的开关频率与所述a负相关。
5.根据权利要求1-4任一项所述的IGBT，其特征在于，所述n个栅区域包括以下两个：第一栅区域和第二栅区域；
所述第一栅区域和第二栅区域短接在一起连接所述栅极引脚；
或，
所述第一栅区域连接所述栅极引脚，所述第二栅区域连接所述发射极区域。
6.根据权利要求1-4任一项所述的IGBT，其特征在于，所述n个栅区域包括以下三个：第一栅区域、第二栅区域和第三栅区域；
所述第一栅区域、第二栅区域和第三栅区域短接在一起连接所述栅极引脚；
或，
所述第一栅区域、第二栅区域和第三栅区域中的两个短接在一起连接所述栅极引脚，另一个连接所述发射极区域；
或，
所述第一栅区域、第二栅区域和第三栅区域中的两个短接在一起连接所述发射极区域，其余一个连接所述栅极引脚。
7.根据权利要求1-4任一项所述的IGBT，其特征在于，所述n个栅区域包括以下四个：第一栅区域、第二栅区域、第三栅区域和第四栅区域；
所述第一栅区域、第二栅区域、第三栅区域和第四栅区域短接在一起连接所述栅极引脚；
或，
所述第一栅区域、第二栅区域、第三栅区域和第四栅区域中的三个短接在一起连接所述栅极引脚，其余一个连接所述发射极区域；
或，
所述第一栅区域、第二栅区域、第三栅区域和第四栅区域中的两个短接在一起连接所述栅极引脚，其余两个连接所述发射极区域；
或，
所述第一栅区域、第二栅区域、第三栅区域和第四栅区域中的三个短接在一起连接所述栅极引脚，其余一个连接所述发射极区域。
8.一种IGBT组，其特征在于，包括：半导体芯片；
所述半导体芯片包括多个IGBT；
所述半导体芯片周围设置每个所述IGBT的栅极引脚、发射极引脚和集电极引脚；
所述半导体芯片上设置每个IGBT的发射极区域和栅区域；其中至少一个IGBT的栅区域包括多个栅区域；
所述多个栅区域中的至少一个栅区域连接对应IGBT的所述栅极引脚；
所述多个栅区域中的其余栅区域连接对应IGBT的所述发射极区域。
9.根据权利要求8所述的IGBT组，其特征在于，每个所述IGBT的栅区域均包括多个栅区域。
10.根据权利要求8或9所述的IGBT组，其特征在于，针对包括所述多个栅区域的第一IGBT，所述多个栅区域为n个；所述n为大于等于2的整数；
其中a个所述栅区域短接在一起连接所述第一IGBT的所述栅极引脚；b个所述栅区域短接在一起连接所述第一IGBT的所述发射极区域；
其中a+b＝n。
11.根据权利要求8或9所述的IGBT组，其特征在于，针对包括所述多个栅区域的第一IGBT，所述多个栅区域为n个；所述n为大于等于2的整数；
其中a个所述栅区域分别连接所述第一IGBT的栅极引脚；b个所述栅区域分别连接所述第一IGBT的发射极区域；
其中a+b＝n。
12.根据权利要求10或11所述的IGBT，其特征在于，所述第一IGBT的导通损耗与所述a正相关，所述第一IGBT的开关损耗与所述b正相关。
13.一种功率变换器，其特征在于，包括权利要求1-7任一项所述的IGBT或包括权利要求8-12任一项所述的IGBT组。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921606A (zh) * 2021-10-08 2022-01-11 阳光电源股份有限公司 一种绝缘栅双极型场效应管、功率模组及功率变换器
CN115458589A (zh) * 2022-11-10 2022-12-09 淄博美林电子有限公司 一种多栅极可控型igbt芯片及其工作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1174414A (zh) * 1996-07-08 1998-02-25 冲电气工业株式会社 半导体器件
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
CN1655354A (zh) * 2004-02-12 2005-08-17 三菱电机株式会社 绝缘栅双极型晶体管模块
JP2006278772A (ja) * 2005-03-29 2006-10-12 Toshiba Corp 半導体装置
CN106062964A (zh) * 2014-04-21 2016-10-26 三菱电机株式会社 功率用半导体装置
CN209183552U (zh) * 2018-12-18 2019-07-30 上海擎茂微电子科技有限公司 一种复合栅双极型晶体管器件
CN110943124A (zh) * 2018-09-25 2020-03-31 比亚迪股份有限公司 Igbt芯片及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809348B1 (en) * 1999-10-08 2004-10-26 Denso Corporation Semiconductor device and method for manufacturing the same
JP3695314B2 (ja) * 2000-04-06 2005-09-14 株式会社デンソー 絶縁ゲート型パワーｉｃ
US7183616B2 (en) * 2002-03-31 2007-02-27 Alpha & Omega Semiconductor, Ltd. High speed switching MOSFETS using multi-parallel die packages with/without special leadframes
JP5333814B2 (ja) * 2007-09-12 2013-11-06 アイシン精機株式会社 パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
WO2020059285A1 (ja) * 2018-09-20 2020-03-26 富士電機株式会社 半導体装置
EP3748851B1 (en) * 2019-06-07 2023-03-15 Infineon Technologies AG Semiconductor device and semiconductor arrangement comprising semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1174414A (zh) * 1996-07-08 1998-02-25 冲电气工业株式会社 半导体器件
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
CN1655354A (zh) * 2004-02-12 2005-08-17 三菱电机株式会社 绝缘栅双极型晶体管模块
JP2006278772A (ja) * 2005-03-29 2006-10-12 Toshiba Corp 半導体装置
CN106062964A (zh) * 2014-04-21 2016-10-26 三菱电机株式会社 功率用半导体装置
CN110943124A (zh) * 2018-09-25 2020-03-31 比亚迪股份有限公司 Igbt芯片及其制造方法
CN209183552U (zh) * 2018-12-18 2019-07-30 上海擎茂微电子科技有限公司 一种复合栅双极型晶体管器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921606A (zh) * 2021-10-08 2022-01-11 阳光电源股份有限公司 一种绝缘栅双极型场效应管、功率模组及功率变换器
CN115458589A (zh) * 2022-11-10 2022-12-09 淄博美林电子有限公司 一种多栅极可控型igbt芯片及其工作方法

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