CN112930601A - 绝缘栅极功率半导体器件及其制造方法 - Google Patents

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Abstract

一种绝缘栅极功率半导体器件(1a)，按照从第一主侧(20)朝向与第一主侧(20)相对的第二主侧(27)的顺序包括：第一导电类型的源极层(3)、第二导电类型的基极层(4)、第一导电类型的增强层(6)以及第一导电类型的漂移层(5)。该绝缘栅极功率半导体器件(1a)进一步包括两个相邻的沟槽栅极电极(7)，以形成夹在两个相邻的沟槽栅极电极(7)之间的垂直MOS单元。第二导电类型的保护层(8a)的至少一部分布置在两个相邻的沟槽栅极电极(7)之间的区域中，其中，保护层(8a)由沿着栅极绝缘层(72)延伸的第一导电类型的沟道层(60a；60b)与栅极绝缘层(72)隔开。

Description

绝缘栅极功率半导体器件及其制造方法
技术领域
本发明涉及电力电子领域，更具体地涉及根据权利要求1的前序部分的绝缘栅极功率半导体器件和用于制造这样的绝缘栅极半导体器件的方法。
背景技术
在现有技术中，已知几种利用垂直金属氧化物半导体(MOS)单元设计的垂直功率半导体器件，例如，沟槽绝缘栅极双极型晶体管(IGBT)或沟槽功率MOSFET(金属氧化物半导体场效应晶体管)。
根据EP 0 795 911A2，已知图10所示的沟槽IGBT 100。该已知的沟槽IGBT 100包括有源MOS单元，其中，以下层从第一主侧20布置到与第一主侧20相对的第二主侧27：(n+)掺杂的源极层3、p掺杂的基极层4、n掺杂的增强层6、和(n-)掺杂的漂移层5。两个沟槽栅极电极7布置在第一主侧20附近，每个沟槽栅极电极7包括导电栅极层70，该导电栅极层与掺杂层(即，漂移层5、增强层6、基极层4、和源极层3)通过栅极绝缘层72(例如，栅极绝缘层)分开。朝向第二主侧27，沟槽IGBT 100还包括(n+)掺杂的缓冲层55和p掺杂的集电极层9。由于缓冲层55将集电极层9与漂移层5分离，所以图10所示的沟槽IGBT 100具有穿通(punch-through)(PT)配置。在整个说明书中，如果特定器件的某个层被描述为(n+)掺杂，则认为其具有比该特定器件中被描述为n掺杂的层更高的掺杂浓度。同样，如果特定器件中的某个层被描述为(n-)掺杂，则认为其具有比该特定器件中被描述为n掺杂的层更低的掺杂浓度。
形成沟槽IGBT 100的发射电极的第一主电极2布置在第一主侧20上，以电接触源极层3和基极层4两者。在第二主侧27上布置有第二主电极25，该第二主电极25形成沟槽IGBT 100的集电极并且与集电极层9电接触。
顶部栅极绝缘层74布置在栅极层70和第一主电极2之间，以使栅极层70与第一主电极2电绝缘。沟槽栅极电极7从第一主侧20延伸至沟槽深度77，沟槽栅极电极7的底部76布置在该沟槽深度。沟槽栅极电极7具有从底部76向第一主侧20延伸的侧面75。
具有比漂移层5更高的掺杂浓度的增强层6允许通过增加等离子体浓度来降低导通状态电压。降低导通状态电压意味着也降低了导通状态损耗。对于增强层的更高掺杂浓度，通过增加等离子体浓度来降低导通状态电压更明显。
然而，另一方面，对于更大的增强层掺杂浓度，安全工作区(SOA)，特别是关断SOA或反向阻塞SOA(RBSOA)变得更糟，并且IGBT能够承受的击穿电压显著降低。此外，增强层还加剧了碰撞电离效应，即，载流子的雪崩生成。在沟槽IGBT 100的关断期间，这种雪崩生成现象变得更加严重，在这里它被称为动态雪崩。最大雪崩能量在关断后生成，并在数微秒后减小。具有高动能的热载流子的雪崩生成在沟槽栅极电极7的底部76处以及在增强层6接触栅极绝缘层72的位置处尤其关键，因为热载流子被注入栅极绝缘层72并导致栅极绝缘层72的损坏。
为了能够利用高掺杂增强层的导通状态的好处，而不遭受阻塞性能降低和RBSOA降低的缺点，如图10所示，在EP 0795 91 1 A2中建议了p掺杂的保护层区80(也称为“保护枕”)。p掺杂的保护层区80具有降低沟槽栅极电极7的底部76处的电场强度，从而提高RBSOA和击穿电压的效果。在沟槽底部引入p掺杂的保护层区80提高了器件的健壮性，能够推迟击穿机制的开始，但是p掺杂的保护层区80不能充分弥补沟槽IGBT器件的固有缺点，其中，碰撞电离是由超过2.5×1016cm-3的增大的增强层掺杂浓度引起的。
对于增强层6的中等掺杂水平，即对于增强层6的低于约2.5×1016cm-3的掺杂浓度，导致沟槽IGBT 100的有害劣化的冲击电离效应或雪崩生成主要发生在沟槽栅极电极7的底部76。然而，在掺杂浓度增加到2.5×1016cm-3以上的器件中，在靠近栅极绝缘层72的增强层6和基极层4之间的界面处雪崩生成也变得越来越显著。
在增强层6和栅极绝缘层72之间的界面附近热载流子的雪崩生成潜在地转化为不想要的缺点，例如，热载流子注入到栅极绝缘层72中从而导致阈值电压不稳定。最终，这会导致动态雪崩鲁棒性的降低，并且这种负面影响在硬开关条件下更加恶化。
根据EP 3 251 153 B1，已知图11所示的沟槽IGBT 200及其制造方法。沟槽IGBT200类似于图10所示的沟槽IGBT 100。与图10所示的沟槽IGBT 100相比，EP 3 251 153 B1中公开的沟槽IGBT 200除了在沟槽栅极电极7的底部76具有p掺杂的第一保护层区80以外，还具有n掺杂的第二保护层区81，该第二保护层区具有比漂移层5的掺杂浓度更高的掺杂浓度，并且在增强层6和第一保护层区80之间的垂直位置分别在侧面75包围沟槽栅极7。n掺杂的第二保护层区81用作一种附加增强层，并提供等离子体增强的优点，而不存在过早雪崩生成和热载流子注入栅极绝缘层72的缺点，因为它可能发生在图10所示的增强层6的掺杂浓度增加的沟槽IGBT 100中。p掺杂的第一保护层区80的作用是保护第二保护层区81不受入射电场的影响，从而延迟碰撞电离的开始并以此方式增加器件的健壮性。通过附加的第二保护层区81，可以提高等离子体浓度，这意味着降低了导通状态损耗，而不存在掺杂浓度增加的增强层的缺点。
EP 3 251 153 B1中公开的沟槽IGBT 200的制造方法相对复杂，因为它需要在两个单独的工艺步骤中形成沟槽栅极7的沟槽凹槽，并且需要另一工艺步骤在这两个单独的工艺步骤之间创建第二保护层区81。此外，尽管使用了第一保护层区80和第二保护层区81，但是载流子的雪崩生成仍然相对较高，特别是在靠近栅极绝缘层72的基极层4和增强层6之间的界面处。因此，在现有技术的沟槽IGBT 200中，击穿电压仍然相对较低，而由于n掺杂的第二保护层区81仅能一定程度地补偿有限的增强层掺杂浓度，导通状态损耗不在其最佳值。
在WO 2012/113818 A2中公开了一种绝缘栅双极器件，其在发射极侧的发射电极和集电极侧的集电极之间具有不同导电类型的多个层，其顺序如下：第一导电类型的源极区；第二导电类型的基极层，其在接触区域中接触发射电极；第一导电类型的增强层；具有补偿层厚度tp的第二导电类型的浮置补偿层；掺杂浓度低于增强层的第一导电类型的漂移层；和第二导电类型的集电极层。补偿层布置在增强层和漂移层之间的接触区域的投影中，以保持增强层和漂移层之间的沟道。增强层具有增强层厚度tn，其在与补偿层厚度相同的平面内测量，并且以下规则适用：Np×tp＝k×Nn×tn，其中，Nn和Np分别是增强层和补偿层的掺杂浓度，k是0.67和1.5之间的因子。
在JP 2007 266133中公开了一种半导体器件，其具有n型漂移区、与漂移区接触的n+型载流子累积区、与载流子累积区接触的p型主体区、与主体区接触的n+型发射极区、以及沟道栅极电极，其中，沟道栅极电极通过栅极绝缘膜与位于漂移区和发射区之间的主体区和载流子累积区相对。该半导体器件还具有浮置浮置主体区。该浮置浮置主体区形成在包括载流子累积区的一部分的区域中。
在US 2017 018642 A1中描述了一种半导体器件，其包括提供给第二导电型柱区和位于第二导电型柱区上的第二导电型层中的至少一者的第一导电型区。当第一电极和第二电极之间的电压为0V时，第一导电型区具有非耗尽层区。当第一电极和第二电极之间的电压为预定电压时，在第一导电型柱区和第二导电型柱区之间以及在第一导电型柱区和第二导电型柱区之间的界面上形成的耗尽层以及在第一导电型柱区和具有第一导电型柱区的区域的界面之间形成的耗尽层彼此连接。
在EP 2 763 178 A1中讨论了一种IGBT，其包括发射极区、形成在发射极区下方的顶部主体区、形成在顶部主体区下方的浮置浮置区、形成在浮置浮置区下方的底部主体区、沟槽、覆盖沟槽内表面的栅极绝缘膜、以及布置在沟槽内的栅极电极。当沿着半导体衬底的厚度方向观察位于发射极区下方的顶部主体区和浮置区中的p型杂质浓度的分布时，p型杂质的浓度随着从位于发射极区下方的顶部主体区的上端开始向下的距离的增加而降低，并且在浮置区中的预定深度处到达(assume)局部最小值。
发明内容
本发明的目的是提供一种绝缘栅极功率半导体器件，其可以在不增加导通状态损耗的情况下减少雪崩生成和/或从栅极绝缘层移开。
本发明的以上目的是通过根据权利要求1所述的绝缘栅极功率半导体器件实现的。本发明的进一步发展在从属权利要求中进行了说明。
根据权利要求1所述的绝缘栅极功率半导体器件具有第二导电类型的保护层，该保护层布置在两个相邻的沟槽栅极电极之间，通过该保护层电场线可以从沟槽栅极电极移开以减少沟槽栅极电极底部的热载流子的雪崩生成，并且通过该保护层电场线可以从靠近栅极绝缘层的基极层和增强层之间的界面移开。第二导电类型的保护层可以高效地保护栅极绝缘层不受高电场的影响，并且将保护层与栅极绝缘层分离的不同于第二导电类型的导电类型的沟道层通过为载流子提供从增强层到漂移层的通道而允许快速移除载流子。在本发明的绝缘栅极功率半导体器件中，在栅极绝缘层不会发生高雪崩生成。
保护层从两个相邻的沟槽栅极电极之间的区域向相邻的沟槽栅极电极下方的区域延伸，以便在平行于第一主侧的平面上的正交投影中，保护层与两个相邻的沟槽栅极电极重叠。其中，“相邻的沟槽栅极电极下方”是指沟槽栅极电极朝向第二主侧的一侧(即，沟槽底部和第二主侧之间)的位置，以便在第一主侧上的正交投影中，保护层与相邻的沟槽栅极电极中的每个沟槽栅极电极重叠。利用这些特征，尤其可以在关断期间保护相邻的沟槽栅极电极的底部不受高电场的影响，从而可以防止相邻的沟槽栅极电极底部的雪崩生成。
在示例性实施例中，保护层的最大掺杂浓度在5×1015cm-3到1×1017cm-3的范围内，示例性地在5×1015cm-3到5×1016cm-3的范围内。这种保护层的掺杂浓度允许在关断期间有效地保护栅极绝缘层免受高电场的影响，而不会显著增加导通电压。
在示例性实施例中，增强层的最大掺杂浓度高于保护层的最大掺杂浓度。增强层的较高掺杂浓度允许导通状态下的较高等离子体浓度，该较高等离子体浓度可以转化为较低的导通状态电压和较低的导通状态损耗。
在示例性实施例中，第一导电类型为n型，第二导电类型为p型。
在示例性实施例中，增强层的最大掺杂浓度在4×1016cm-3到4×1017cm-3的范围内，更示例性地在1×1017cm-3到4×1017cm-3的范围内。由于该范围内的相对较高的最大掺杂浓度，可以获取较低的导通电压，同时阻断能力较高。
在一个示例性实施例中，两个相邻的沟槽栅极电极之间的区域沿平行于第一主侧并且横跨两个相邻的沟道栅极电极的线具有变化的横向掺杂分布，该变化的横向掺杂分布在两个相邻的沟槽栅极电极之间的中心区域中具有第二导电类型的掺杂剂的最大浓度，并且分别朝向两个相邻的沟槽栅极电极从第二导电类型的掺杂剂的最大浓度降低到最小浓度。利用第二导电类型的掺杂剂的这种浓度分布，栅极绝缘层的电场强度的降低是最高效的，而导通状态电压和导通状态损耗可以保持在最小。此外，第二导电类型的掺杂剂的这种浓度分布允许以容易的方式通过过补偿形成第一导电类型的沟道层。
在示例性实施例中，绝缘栅极功率半导体器件是在第二主侧具有第二导电类型的集电极层的IGBT，或者是在第二主侧交替地具有第二导电类型的集电极层和第一导电类型的短路连接(short)的反向导电IGBT，或者是在第二主侧具有第一导电类型的漏极层的MOSFET。
在示例性实施例中，保护层在从第一主侧朝向第二主侧的方向从第一深度向第二深度延伸，该第一深度是小于两个相邻栅极电极中的每个栅极电极的底部的深度，该第二深度比两个相邻栅极电极中的每个栅极电极的底部的深度更深。在这种示例性实施例中，保护层可以在该器件的关断期间最有效地保护栅极绝缘层免受高电场的影响。
本发明的目的还通过根据权利要求10的方法来实现。
在根据权利要求10所述的用于制造绝缘栅极功率半导体器件的方法中，由于在形成栅极绝缘层的步骤期间和之后第二导电类型的第一掺杂剂被扩散到衬底中并且被隔离到栅极绝缘层中，所以通过过补偿形成了将保护层与栅极绝缘层分离的沟道层。其中，过补偿意味着第二导电类型的掺杂剂的浓度被沟道层的区域中的第一导电类型的掺杂剂的浓度过补偿(即，第一导电类型的掺杂剂的浓度变得高于第二导电类型的掺杂剂的浓度)。这种用于制造绝缘栅极功率半导体器件的方法允许以较少的工艺步骤可靠地形成沟道层。例如，较少数量的工艺步骤使得执行该制造方法所需要的时间相对较短并且使制造成本较低。
在示例性实施例中，衬底由硅制成，栅极绝缘层由氧化硅制成。(第二导电类型的)第一掺杂剂的偏析在硅和氧化硅之间的界面处尤其高效。
在示例性实施例中，用于形成保护层的第一掺杂剂为硼。硼具有高偏析系数，并且特别适用于本发明的制造方法的偏析工艺。
在示例性实施例中，用于形成增强层并且用于对沟道层区域中的第一掺杂剂进行过补偿的(第一导电类型的)第二掺杂剂是磷。在本发明的制造方法期间，使用磷有助于沟道层区域中的过补偿。
在示例性实施例中，沟槽凹槽的深度在2.5μm到10μm的范围中。
在示例性实施例中，在形成栅极绝缘层的步骤期间和之后，施加至少900℃(例如，至少975℃、至少1050℃)的温度总共至少一小时。当施加如此高的温度如此长的时间时，通过沿栅极绝缘层的过补偿，第一掺杂剂的偏析将最有效可靠地形成第一导电类型的沟道层。
附图说明
参考附图，通过对实施例的以下详细描述，本发明的主题对于本领域技术人员将变得显而易见，其中：
图1示出了根据第一示例的绝缘栅极功率半导体器件(其本身不属于权利要求书的范围)；
图2示出了根据要求保护的发明的实施例的绝缘栅极功率半导体器件；
图3示出了根据本实施例的绝缘栅极功率半导体器件的第一示例(沟槽内保护层)的绝缘栅极功率半导体器件(T型保护层)的关断行为和类似的无保护层的绝缘栅极功率半导体器件(参考)的关断行为的比较；
图4示出了根据本实施例的绝缘栅极功率半导体器件的第一示例(沟槽内保护层)的绝缘栅功率半导体器件(T型保护层)的阻断电压和导通状态电压及类似的不具有针对不同掺杂水平的增强层的保护层的绝缘栅极功率半导体器件(参考)的阻断电压和导通状态电压；
图5示出了根据本实施例的绝缘栅极功率半导体器件(沟道内保护层)的第一示例的绝缘栅极功率半导体器件(T型保护层)和类似的无保护层的绝缘栅功率半导体器件(参考)的技术曲线；
图6示出了根据第二示例的绝缘栅极功率半导体器件(其本身不属于权利要求的范围)；
图7示出了根据第三示例的绝缘栅极功率半导体器件(其本身不属于权利要求的范围)；
图8示出了根据第四示例的绝缘栅极功率半导体器件(其本身不属于权利要求的范围)；
图9A到9F示出了用于制造图2的绝缘栅极功率半导体器件的方法的不同制造步骤；
图10示出了具有分别位于沟槽栅极电极的底部的p型保护层区的已知沟槽IGBT；以及
图11示出了具有位于沟槽栅极电极的底部的p型第一保护层区并且另外具有n型第二保护层区的另一已知沟槽IGBT。
附图中使用的附图标记及其含义总结在附图标记列表中。一般来说，相似或相似的功能部件被赋予相同的附图标记。所描述的实施例和示例不应限制由所附权利要求限定的本发明的范围。其中，第一至第四示例本身不属于权利要求的范围，而是描述本发明的部分方面并用于更好地理解。
具体实施方式
图1示出了根据第一示例的绝缘栅极功率半导体器件。根据第一示例的绝缘栅极功率半导体器件是沟槽IGBT 1a，该沟槽IGBT 1a从第一主侧20朝向与第一主侧20相对的第二主侧27依次包括(n+)型源极层3、p型基极层4、n型增强层6、和(n-)型漂移层5。基极层4与源极层3直接接触以形成第一pn结，增强层6与基极层4直接接触以形成第二pn结。根据第一示例的沟槽IGBT 1a还包括两个相邻的沟槽栅极电极7，每个沟槽栅极电极布置在第一主侧20处并且在从第一主侧20向第二主侧27的方向延伸。两个沟槽栅极电极7中的每一个沟槽栅极电极都具有导电栅极层70，该导电栅极层在沟槽栅极电极7的侧面75和底部76处被栅极绝缘层72覆盖，使得栅极绝缘层72将栅极层70与掺杂层分离，即与源极层3、基极层4、增强层6、和漂移层5分离。形成沟槽IGBT 1a的发射电极的第一主电极2布置在第一主侧20上，以电接触源极层3和基极层4两者。顶部栅极绝缘层74布置在栅极层70和第一主电极2之间，以使栅极层70与第一主电极2电绝缘。在除了横向夹在两个相邻的沟槽栅极电极7之间的区域以外的其他区域(在平行于第一主侧20的平面上的正交投影区域)，顶部栅极绝缘层74在基极层4上进一步延伸以将第一主电极2与基极层4分离。利用上述配置，形成夹在两个相邻的沟槽栅极电极7之间的垂直MOS单元。
朝向第二主侧27，沟槽IGBT 1a还包括p型集电极层9。图1所示的沟槽IGBT 1a具有非穿通(NPT)配置，其中，集电极层9与漂移层5直接接触。对于NPT配置，阻断条件下的电场是三角形的，并且在漂移层5内停止，并且空间电荷区没有到达集电极层9。在第二主侧27上布置有第二主电极25，该第二主电极形成沟槽IGBT 1a的集电极并且与集电极层9电接触。
源极层3、基极层4、增强层6、和漂移层5可以由硅形成，例如，栅极绝缘层7可以由氧化硅形成。
沟槽IGBT 1a还包括p型保护层8a和n型沟道层60a，n型沟道层60a沿着p型保护层8a延伸并将p型保护层8a与栅极绝缘层72分离。p型保护层8a的一部分形成在两个相邻的沟槽栅极电极7之间的区域中。保护层8a在从第一主侧20朝向第二主侧27的方向上从第一深度延伸到第二深度，该第一深度小于两个相邻栅极电极7中的每一个栅极电极的底部76的深度，该第二深度比两个相邻栅极电极7中的每一个栅极电极的底部76的深度更深。其中，某个位置的深度是指该位置到第一主侧2的距离，第一主侧2被定义为沟槽IGBT 1a的掺杂半导体层(即，这里的源极层3和栅极层70)在沟槽IGBT1a的发射极侧延伸到的最外层平面。
源极层3的掺杂浓度高于基极层4的掺杂浓度。源极层3的示例性掺杂浓度高于1×1018cm-3且小于1×1021cm-3，例如，在1×1019cm-3和5×1019cm-3之间。漂移层5的掺杂浓度相对较低。例如，漂移层5具有恒定的低掺杂浓度。其中，漂移层5的基本恒定的掺杂浓度意味着掺杂浓度在整个漂移层5中基本上均匀，但是不排除漂移层内的掺杂浓度的波动可能在1到5的一个因子的量级(这可能是由于例如，外延生长过程中的波动导致的)。根据实际应用需要，选择最终的漂移层厚度和掺杂浓度。根据实际应用需要，选择最终的漂移层厚度和掺杂浓度。对于600V以上的器件，漂移层的掺杂浓度示例性地低于5×1014cm-3。对于功率器件(电压高于600V)，漂移层5的示例性掺杂浓度介于2×1012cm-3和5×1014cm-3之间。
如上所述的结构形成了有源MOS单元。IGBT器件可以仅包括如上所述的一个有源MOS单元，但是沟槽IGBT也可以包括至少两个或更多这样的有源MOS单元，即有源MOS单元可以重复地布置在一个衬底中。
保护层8a的最大掺杂浓度在5×1015cm-3到1×1017cm-3的范围内，示例性地在5×1015cm-3到5×1016cm-3的范围内。增强层6的最大掺杂浓度可以示例性地高于保护层8a的最大掺杂浓度，并且示例性地在4×1016cm-3到4×1017cm-3的范围内，更示例性地在1×1017cm-3到4×1017cm-3的范围内。
保护层8a布置在增强层6的下方，即在增强层6朝向第二主侧25的一侧。硼示例性地被用作保护层8a的p型掺杂剂。磷示例性地被用作增强层6的n型掺杂剂。保护层8a从增强层6沿从第一主侧20朝向第二主侧27的方向从第一深度(其是小于两个相邻栅极电极7中的每一个栅极电极的底部76的深度77的深度)延伸到第二深度，该第二深度比两个相邻栅极电极7中的每一个栅极电极的底部76的深度77更深。其中，应该从第一主侧20测量深度，即从掺杂层延伸到的最外层平面开始测量，在这种情况下，该平面是n型源极层3和栅极层70。在第一示例中，在平行于第一主侧20的平面上的正交投影中，保护层8a被限制在两个相邻的沟槽栅极电极7之间的区域中，即在平行于第一主侧20的平面上的正交投影中的区域中，保护层8a不与沟槽栅极电极7重叠。
两个相邻的沟槽栅极电极7之间的区域可以示例性地具有沿位于增强层6下方、平行于第一主侧20且横跨两个相邻的沟槽栅极电极7的任意线85变化的横向p型掺杂分布，该掺杂分布在两个相邻的沟槽栅极电极7之间的中心区域中具有p型掺杂剂的最大浓度并且分别朝向两个相邻的沟槽栅极电极7从p型掺杂剂的最大浓度向最小浓度降低。n型掺杂剂可以示例性地在两个相邻的沟槽栅极电极7之间的区域中具有沿线85基本恒定的浓度分布。在中心区域中，n型掺杂剂的浓度可以小于p型掺杂剂的浓度，并且在与两个相邻栅极电极7相邻的区域中，n型掺杂剂的浓度可以分别变得高于p型掺杂剂的浓度(这是因为在邻近沟槽栅极电极7的这些区域中p型掺杂剂的浓度较低)，以通过过补偿(即，利用n型掺杂剂对p型掺杂剂的过补偿)来形成n型沟道层60a。
图2示出本发明的绝缘栅极功率半导体器件的实施例。由于第一示例和本实施例之间的许多相似性，将仅描述第一示例和本实施例之间的区别。关于所有其他特征，请参考第一示例的上述讨论。特别地，具有相同附图标记的元件应指代具有与以上针对第一示例描述的元件相同的特性的元件。根据本实施例的绝缘栅极功率半导体器件是沟槽IGBT 1b，并且与图1所示的沟槽IGBT 1a的不同之处在于保护层8b具有与第一示例的保护层8a不同的形状。具体地，与第一示例的保护层8a不同，本实施例的保护层8b延伸到相邻的沟槽栅极电极7下方的区域。其中，“相邻的沟槽栅极电极下方”的位置是指沟槽栅极电极7朝向第二主侧27的一侧上的位置，使得在平行于第一主侧20的平面上的正交投影中，保护层8b与相邻的沟槽栅极电极7中的每一个沟槽栅极电极重叠。因此，保护层8b在两个相邻的沟槽栅极电极7之间具有小于沟槽栅极电极7的横向距离的横向延伸(在平行于第一主侧20的横向方向上比沟道层60b的横向宽度小两倍)。在沟槽栅极电极7下方的区域中，保护层具有更宽的宽度，使得保护层8b扩展到沟槽栅极电极7下方的区域，但是被沿沟槽栅极电极7的侧面75和底部76延伸的n沟道层60b与其分离。作为第一示例中的沟道层60a，图2所示的实施例中的沟道层60b还提供从增强层6延伸到漂移层5的连续n型区域。
图3示出了与无任何保护层的第一沟槽IGBT(图3中的“器件A”)、根据第一示例的第二沟槽IGBT(图3中的“器件B”)、以及根据上面参考图2讨论的实施例的第三沟槽IGBT(图3中的“器件C”)的关断行为有关的若干图示。第一至第三沟槽IGBT(“器件A”、“器件B”、和“器件C”)仅在保护层的配置上彼此不同，而第一至第三沟槽IGBT的其余配置在所有其它方面是相同的。图3从上到下分别示出了栅极-发射极电压Vge的曲线图、集电极-发射极电压Vce的曲线图(见左边的纵坐标)和集电极电流的曲线图(见右边的纵坐标)，以及作为第一至第三沟槽IGBT的关断期间的时间的函数的最大雪崩生成Max{AvGen}的曲线图。
从图3可以看出，第三沟槽IGBT(图3中的“器件C”)的栅极-发射极电压Vge比第二槽道IGBT(图3中的“器件B”)的栅极-发射极电压Vge下降得更快，并且第二沟槽IGBT(图3中的“器件B”)的栅极-发射极电压Vge比第一沟槽IGBT(图3中的“器件A”)的栅极-发射极电压Vge下降得更快。此外，与第一和第二沟槽IGBT相比，第三沟槽IGBT的栅极-发射极电压Vge曲线中的峰值不太明显。对于集电极-发射极电压Vce和集电极电流lc可以观察到类似的更快的开关行为。这意味着与没有保护层的第一沟槽IGBT相比，第二和第三沟槽IGBT允许更快的关断。对于根据本发明实施例的第二和第三沟槽IGBT，产生的载流子少得多，这导致雪崩生成大大减少。这意味着对于第二和第三沟槽IGBT，产生的载流子非常少，并且这些载流子是在更短的时间内产生的，这导致较少注入(特别是在栅极绝缘层72的临界区域的较少注入)，使得产生较少的热量，并且较短时间内产生该热量。
在根据本发明实施例的沟槽IGBT中，栅极绝缘层72中的热载流子注入的风险降低。由于在栅极绝缘层72处(特别是在增强层6和栅极绝缘层72之间的界面处以及在沟槽底部76处)的热载流子注入的风险降低，器件可靠性提高。
图4分别示出了无任何保护层的第一沟槽IGBT(图4中的“器件A”)、根据第一示例的第二沟槽IGBT(图4中的“器件B”)、以及以上参考图2讨论的实施例的第三沟槽IGBT(图4中的“器件C”)的用于增强层6的不同掺杂浓度的阻断电压Vbd和导通状态电压Vce。第一至第三沟槽IGBT(图4中的“器件A”、“器件B”、和“器件C”)仅在保护层8a、8b的配置和增强层6的掺杂浓度方面不同，而第一至第三沟槽IGBT的其余配置在所有其他方面是相同的。从图4可以看出，当增强层的掺杂浓度从3×1016cm-3增加到4×1016cm-3时，第二和第三沟槽IGBT中的静态阻断电压或击穿电压Vbd没有显著降低，而第一沟槽IGBT中的静态阻断电压或击穿电压Vbd急剧降低。在第二和第三沟槽IGBT(图4中的“器件B”和“器件C”)中，当增强层的掺杂浓度从3×1016cm-3增加到4×1017cm-3时，击穿电压Vbd降低不到10％，而同时导通电压Vce,on降低超过25％。因此，在第二和第三沟槽IGBT中，可以通过将增强层6的掺杂浓度增加到高达4×1017cm-3的相对高值(仅小幅降低最佳击穿电压Vbd)来优化(降低)导通电压Vce,on，而在没有任何保护层的第一沟槽IGBT中，增加增强层6的掺杂浓度超过5×1016cm-3会导致击穿电压Vbd急剧下降。
图5示出了无任何保护层的第一沟槽IGBT(图5中的“器件A”)、根据第一示例的第二沟槽IGBT(图5中的“器件B”)、和根据以上参考图2讨论的实施例的第三沟槽IGBT(图5中的“器件C”)的技术曲线。显示了开关能量Eoff与Vce,on的关系。在图5中，还示出了在单个开关事件期间由于动态雪崩机制产生的电子总数。对于现有技术的器件，生成了较少的雪崩电子。对于相同的Vce,on，开关损耗可以降低约10％(即，在第二和第三沟槽IGBT中仅生成一半数量的电子)。对于给定的开关损耗，导通状态电压Vce,on可降低约0.2V。
在图6中，示出了根据第二示例的绝缘栅极功率半导体器件，其是沟槽IGBT 1c。由于第一示例和第二示例之间的许多相似性，将仅描述这两个示例之间的差异。关于所有其他特征，请参考第一示例的上述讨论。特别地，具有相同附图标记的元件应指代具有与上述第一示例的元件相同特征的相同元件。图6所示的沟槽IGBT 1c与沟槽IGBT 1a的不同之处在于，其还包括(n+)型缓冲层55，该缓冲层具有比漂移层5更高的掺杂浓度。缓冲层55朝向第二主侧27布置在漂移层5上，以将集电极层9与漂移层5分离。因此，图6所示的沟槽IGBT1c具有穿通(PT)配置。缓冲层55可以具有恒定的掺杂浓度分布，或者可以具有在朝向第二主侧27的方向上逐渐升高的掺杂浓度分布。在沟槽IGBT 1c以更高的阻断电压操作时，漂移层5和缓冲层55之间的界面处的电场将不会达到零。然后，由于缓冲层55的掺杂浓度相对较高，该电场将沿着缓冲层55中的短距离急剧降低到零。
在图7中，示出了根据第三示例的绝缘栅极功率半导体器件，其是反向导电(RC)沟槽IGBT 1d。由于第二示例和第三示例之间的许多相似性，将仅描述这两个示例之间的差异。关于所有其他特征，请参考上面对第二示例的讨论。具体地，具有相同附图标记的元件应指代具有相同特性的相同元件。第三实施例的RC沟槽IGBT 1d与第二实施例的沟槽IGBT1a的不同之处在于，其包括多个n型短路连接92，这些n型短路连接92布置在第二主侧27上以穿透p掺杂集电极层9并将n型漂移层5电连接到第二主电极25。因此，如图7所示，p掺杂集电极层9在平行于第二主侧27的平面中与n型短路连接92交替。缓冲层55具有比漂移层5更高的掺杂浓度，并且短路连接92具有比缓冲层55更高的掺杂浓度。
图8示出了根据第四示例的绝缘栅极功率半导体器件。由于第一和第四示例之间有许多相似之处，下面将仅描述这两个示例之间的差异。关于所有其他特征，请参考第一示例的上述讨论。特别地，具有相同附图标记的元件应指代具有相同特性的相同元件。根据第四实施例的绝缘栅极功率半导体器件是垂直功率MOSFET 10，其与图1所示的沟槽IGBT 1a的不同之处在于，其不包括p型集电极层25，而在第二主侧27上包括漂移层5和第二主电极25之间的(n+)掺杂漏极层95。对于图8所示的功率MOSFET，第一主电极2形成源极电极，第二主电极25形成漏极电极。
下面，参考图9A至9F描述制造根据以上参考图2讨论的实施例的绝缘栅沟槽功率半导体器件的方法。该方法包括以下步骤：
在图9A所示的步骤(a)中，提供具有第一主侧20和与第一主侧20相对的第二主侧27的(n-)型衬底10，其中，衬底10的掺杂水平与最终的绝缘栅极功率半导体器件中的漂移层5的掺杂水平相同。例如，衬底10可以由硅制成。
在图9B所示的步骤(b)中，将p型第一掺杂剂18从第一主侧20选择性地注入到衬底10中。例如，p型掺杂剂可以是硼。注入掩模15可以用于以图9B所示的预定深度选择性地将第一掺杂剂注入到区域28中。在步骤(c)中，将n型第二掺杂剂从第一主侧20施加并扩散或注入到衬底10中，以创建最终化的器件中的增强层6和沟道层60b。n型第二掺杂剂示例性地为磷。在步骤(c)中产生的升高的n型掺杂浓度在图9C中示出为n型层100。其掺杂浓度低于区域28的掺杂浓度。
在步骤(d)中，在衬底10中形成两个相邻的沟槽凹槽78，其中，每个沟槽凹槽78从第一主侧20延伸到衬底10中，并且其中，如图9D所示，每个沟槽凹槽78具有侧面75和底部76。沟槽凹槽78的示例深度在2.5μm到10μm之间。在本实施例中，在平行于衬底10的第一主侧20的平面上的正交投影中，两个相邻的沟槽凹槽78中的每一个沟槽凹槽与p型区域28部分重叠。如图9D所示，沟槽凹槽78渗透到区域28中，使得沟槽凹槽78的底部76的一部分和侧面75的下部直接与区域28相邻。
在步骤(e)中，如图9E所示，栅极绝缘层72形成在每个沟槽凹槽78的侧面75和底部76上。例如，栅极绝缘层72可以是栅极氧化层，特别是栅极绝缘层72可以由氧化硅制成。在形成栅极绝缘层72的步骤(e)期间或之后，总共施加至少900℃(例如，至少975℃，更示例至少1050℃)的温度至少1小时。利用与之相关联的热能输入，p型掺杂剂的扩散和隔离导致在直接邻近沟槽凹槽78的区域中第一掺杂剂的浓度降低到低于n型掺杂剂的浓度。这导致如图9E所示通过过补偿创建的n型沟道层60b。
在步骤(f)中，将p型第三掺杂剂从第一主侧20施加并扩散或注入到衬底10中，以形成最终的绝缘栅极功率半导体器件中的基极层4。
在步骤(g)中，将n型第四掺杂剂从第一主侧20施加并扩散或注入到衬底10中，以形成最终的绝缘栅极功率半导体器件中的高掺杂(n+)型源极层3。步骤(g)示例性地在步骤(e)之后执行。之后，可以执行蚀刻步骤，通过该步骤，在两个相邻栅极电极7之间的中心区域中，将材料去除到其中基极层4的p型掺杂剂占优势的深度，以使得能够从稍后形成的发射电极2接触到基极层4。
根据要制造的特定绝缘栅极功率半导体器件，该方法可以包括本领域技术人员公知的附加方法步骤。例如，为了制造图1、2、6、或7中任一个所示的沟槽IGBT 1a、1b、1c、或1d，p型掺杂剂可以从第二主侧27注入并退火以形成集电极层9。为了制造图6所示的PT沟槽IGBT 1c，可以将n型掺杂剂从第二主侧27注入到衬底10中并对该n型掺杂剂进行退火以形成缓冲层55。为了制造图7所示的RC IGBT 1d，可以例如通过使用掩模将n型掺杂剂选择性地注入到集电极层9中，并且对该n型掺杂剂进行退火以产生穿透集电极层9的短路连接92。为了制造图8所示的功率MOSFET 10，可以将n型掺杂剂从第二主侧27注入到衬底中，并且可以对衬底10进行退火以形成漏极层95。
此外，用导电材料填充沟槽凹槽80，从而形成栅极层70，使得电绝缘栅极绝缘层72将栅极层70与漂移层5、基极层4、和源极层3分离。因此，形成沟槽栅极电极7，其包括栅极层70和栅极绝缘层72，其中沟槽栅极电极7在平行于第一主侧22的平面中横向地布置于基极层4。此后，至少在沟槽栅极电极7上形成顶部栅极绝缘层74。
最后，在第一主侧20上形成发射电极2，该发射电极2既接触基极层4又接触源极层3。在第二主侧27上形成集电极25，该集电极25与第二侧27上的掺杂层(即，图1、2、6、7所示的沟槽IGBT 1a、1b、1c和1d的集电极层9)接触，或者与例如图8所示的功率MOSFET 10的漏极层95接触。
上述实施例和示例的修改和变形是可能的。
栅极电极7可以具有类似条带设计的不同设计，即在平行于第一主侧20的平面中具有短侧和垂直于短侧的长侧。源极层3沿栅极电极7的长侧布置。沟槽栅极电极7的其他设计也可以是方形设计、圆形设计、环形设计、六角形设计等。该器件可以具有两个相邻的沟槽栅极电极7，或者它可以包括两个以上的沟槽栅极电极7。例如，在后一种情况下，栅极电极7以规则的几何设计布置。
在所有实施例和示例中，导电类型可以切换，即上面描述为n型的所有层可以为p型(例如，漂移层5、源极层3、增强层6、缓冲层55、短路连接92和沟道层60a，60b)，并且上面描述为p型的所有层可以为n型(例如，基极层4、集电极层6、以及保护层8a和8b)。
在图中所示的实施例和示例中，源极层4仅分别形成在沟槽栅极电极7的一侧上。然而，源极层也可以形成在栅极电极7的两侧上。同样，在一些修改的实施例或示例中，有源MOS单元可以通过虚拟单元或任何其他适当的层配置或结构彼此分离。
用于制造绝缘栅极功率半导体器件的方法中的步骤的顺序不限于上述步骤(a)到(f)的指示顺序，而是可以是任何其他适当顺序。例如，也可以在制造方法期间的任何其他适当时间点创建基极层和/或源极层4、3，例如，基极层4可以在形成沟槽凹槽78的步骤(d)之前或之后创建，而源极层3可以在形成栅极绝缘层72的步骤(e)之后的任何时间创建。
应当指出的是，“包括”一词并不排除其他要素或步骤，不定冠词“一”或“一个”也不排除复数形式。还可以组合结合不同实施例描述的元件。还应当注意，权利要求书中的附图标记不应当被解释为限制权利要求书的范围。
本领域技术人员将理解，在不脱离由所附权利要求所限定的本发明的范围的情况下，本发明可以以其他特定形式实施。
附图标记列表
1a 沟槽绝缘栅剂双极型晶体管(IGBT)
1b 沟槽IGBT
1c 穿通型(PT)IGBT
1d 反向导通(RC)IGBT
10 沟槽功率MOSFET
18 第一掺杂剂
100 沟槽IGBT
200 沟槽IGBT
2 第一主电极
25 第二主电极
27 第二主侧
28 区域
3 源极层
4 基极层
5 漂移层
55 缓冲层
6 增强层
60a、60b 沟道层
7 沟槽栅极电极
70 栅极层
72 栅极绝缘层
74 顶栅绝缘层
75 侧面
76 底部
77 沟槽深度
78 沟槽凹槽
8a 保护层
8b 保护层
80 (第一)保护层区域
81 第二保护层区域
85 线
9 集电极层
92 短路连接
95 漏极层

Claims (14)

1.一种绝缘栅极功率半导体器件(1b)，按照从第一主侧(20)朝向与所述第一主侧(20)相对的第二主侧(27)的顺序包括：
第一导电类型的源极层(3)，其中，所述第一导电类型是n型或p型；
第二导电类型的基极层(4)，其中，所述第二导电类型不同于所述第一导电类型，并且其中，所述基极层(4)与所述源极层(3)直接接触以形成第一pn结；
所述第一导电类型的增强层(6)，所述增强层与所述基极层(4)直接接触以形成第二pn结；以及
所述第一导电类型的漂移层(5)；
所述绝缘栅极功率半导体器件(1b)还包括布置在所述第一主侧(20)并且在朝向所述第二主侧(27)的方向延伸的两个相邻的沟槽栅极电极(7)，所述两个沟槽栅极电极(7)中的每个沟槽栅极电极具有导电栅极层(70)，该导电栅极层(70)由栅极绝缘层(72)与所述源极层(3)、所述基极层(4)、所述增强层(6)以及所述漂移层(5)隔开，以形成夹在所述两个相邻的沟槽栅极电极(7)之间的垂直MOS单元，
其特征在于所述第二导电类型的保护层(8b)，所述保护层(8b)的至少一部分布置在所述两个相邻的沟槽栅极电极(7)之间的区域中，
其中，所述保护层(8b)由沿着所述栅极绝缘层(72)延伸的所述第一导电类型的沟道层(60b)与所述栅极绝缘层(72)隔开，
其特征在于，所述保护层(8b)从所述两个相邻的沟槽栅极电极(7)之间的区域向所述相邻的沟槽栅极电极(7)下方的部分延伸，从而在平行于所述第一主侧(20)的平面上的正交投影中，所述保护层(8b)与所述两个相邻的沟槽栅极电极(7)重叠。
2.根据权利要求1所述的绝缘栅极功率半导体器件(1b)，其中，所述保护层(8b)的最大掺杂浓度在5×1015cm-3到1×1017cm-3的范围内或者在5×1015cm-3到5×1016cm-3的范围内。
3.根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)，其中，所述增强层(6)的最大掺杂浓度高于所述保护层(8)的最大掺杂浓度。
4.根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)，其中，所述第一导电类型是n型，所述第二导电类型是p型。
5.根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)，其中，所述增强层(6)的最大掺杂浓度在4×1016cm-3到4×1017cm-3的范围内，或者在1×1017cm-3到4×1017cm-3的范围内。
6.根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)，其中，所述两个相邻的沟槽栅极电极(7)之间的区域沿着平行于所述第一主侧(20)并且横跨所述两个相邻的沟槽栅极电极(7)的线具有变化的横向掺杂分布，该横向掺杂分布在所述两个相邻的沟槽栅极电极(7)之间的中心区域中具有第二导电类型掺杂剂的最大浓度，并且分别朝向所述两个相邻的沟槽栅极电极(7)从所述第二导电类型掺杂剂的最大浓度向最小浓度减小。
7.根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)，其中，所述绝缘栅极功率半导体器件是在所述第二主侧(27)上具有所述第二导电类型的集电极层(9)的IGBT(1b)，或者在所述第二主侧(27)上交替地具有所述第二导电类型的集电极层和所述第一导电类型的短路连接的反向导通IGBT，或者在所述第二主侧上具有所述第一导电类型的漏极层的MOSFET。
8.根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)，其中，所述保护层(8b)在从所述第一主侧(20)朝向所述第二主侧(27)的方向上从第一深度延伸到第二深度，该第一深度小于所述两个相邻栅极电极(7)中的每个栅极电极的沟槽底部(76)的沟槽深度(77)，该第二深度比所述两个相邻栅极电极(7)中的每个栅极电极的沟槽底部(76)的沟槽深度(77)更深。
9.一种用于制造根据前述权利要求中任一项所述的绝缘栅极功率半导体器件(1b)的方法，该方法包括以下步骤：
(a)提供所述第一导电类型的衬底(10)，该衬底具有第一主侧(20)和与所述第一主侧(20)相对的第二主侧(27)，其中，所述衬底(10)的掺杂水平与最终的绝缘栅极功率半导体器件(1b)中的所述漂移层(5)的掺杂水平相同，
(b)将第二导电类型的第一掺杂剂从所述第一主侧(20)注入到所述衬底(10)中，
(c)将所述第一导电类型的第二掺杂剂从所述第一主侧(20)施加并扩散、或注入到所述衬底(10)中，用于形成所述最终的绝缘栅极功率半导体器件(1b)中的所述增强层(6)和所述沟道层(60b)，
(d)形成从所述第一主侧(20)延伸到所述衬底(10)中的两个相邻的沟槽凹槽(78)，每个沟槽凹槽(78)具有沟槽侧面(75)和沟槽底部(76)，
(e)在至少执行所述步骤(a)、(b)和(d)后，在每个沟槽凹槽(78)的所述沟槽侧面(75)和所述沟槽底部(76)上形成栅极绝缘层(72)，
(f)将所述第二导电类型的第三掺杂剂从所述第一主侧(20)施加并扩散、或注入到所述衬底(10)中，用于形成所述最终的绝缘栅极功率半导体器件(1b)中的所述基极层(4)，
(g)至少在步骤(e)后，将所述第一导电类型的第四掺杂剂从所述第一主侧(20)施加并扩散、或注入到所述衬底(10)中，用于形成所述最终的绝缘栅极功率半导体器件(1b)中的所述源极层(3)，
其中，在步骤(b)中注入的所述第二导电类型的所述第一掺杂剂在步骤(e)期间和之后被扩散到所述衬底(10)中并且被分离到所述栅极绝缘层(72)中，以降低与所述栅极绝缘层(72)相邻并且沿着所述栅极绝缘层(72)延伸的区域中的所述第二导电类型的所述第一掺杂剂的浓度，使得将所述保护层(8)从所述栅极绝缘层(72)隔开的所述沟道层(60b)由对所述最终的绝缘栅极功率半导体器件(1b)中的所述第一掺杂剂进行过补偿的所述第二掺杂剂形成。
10.根据权利要求9所述的方法，其中，所述衬底(10)由硅制成，所述栅极绝缘层(72)由氧化硅制成。
11.根据权利要求9或10所述的方法，其中，所述第一掺杂剂是硼。
12.根据权利要求9至11中任一项所述的方法，其中，所述第二掺杂剂是磷。
13.根据权利要求9至12中任一项所述的方法，其中，所述沟槽凹槽(78)的深度在2.5μm到10μm之间。
14.根据权利要求9至13中任一项所述的方法，其中，在步骤(e)期间和之后，总共施加至少一小时的温度，其中，所述温度为至少900℃，或至少975℃，或至少1050℃。
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