KR101875287B1 - 반도체 디바이스를 형성하는 방법 - Google Patents

반도체 디바이스를 형성하는 방법 Download PDF

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Abstract

반도체 디바이스를 형성하는 방법은 반도체 기판 내에 위치된 제1 도전 유형을 가지는 적어도 하나의 반도체 도핑 영역에 인접하여 비정질 또는 다결정 반도체 층을 형성하는 단계를 포함한다. 방법은 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 후에 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 단계를 더 포함한다. 방법은 비정질 또는 다결정 반도체 층을 어닐링하여, 비정질 또는 다결정 반도체 층의 적어도 일부를 실질적 단결정 반도체 층으로 변환하고 단결정 반도체 층 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역을 형성하여, 제1 도전 유형을 가지는 적어도 하나의 반도체 도핑 영역 및 제2 도전 유형을 가지는 적어도 하나의 도핑 영역 간에 p-n 접합이 형성되게 하는 단계를 더 포함한다.

Description

반도체 디바이스를 형성하는 방법{A METHOD FOR FORMING A SEMICONDUCTOR DEVICE}
실시예는 반도체 디바이스 구조(semiconductor device structure)를 형성하는 기술에 관한 것이고, 보다 구체적으로, 반도체 디바이스(semiconductor device)를 형성하는 방법에 관한 것이다.
일반적인 반도체 공정으로써는, 예리한 프로파일(sharp profile)(가령 p-n 접합(p-n junction)이 특히 좀 더 깊은 데에서 생성될 수 없다. 유사한 상황이 또한 에피택셜 층(epitaxial layer)을 제조하는 데에 해당될 수 있다. 특히 에피택셜 공정(epitaxial process)이 컴포넌트의 제조 공정의 시작에서 수행되므로, 후속 공정의 높은 온도 버짓(temperature budget)으로 인해 에피택셜 층의 도핑(doping)은 강한 외부 확산(out diffusion)을 겪을 수 있다.
몇몇 실시예는 반도체 디바이스를 형성하는 방법에 관련된다. 이러한 방법은 반도체 기판(semiconductor substrate) 내에 위치된 제1 도전 유형(conductivity type)을 가지는 적어도 하나의 반도체 도핑 영역(semiconductor doping region)에 인접하여(adjacently) 비정질(amorphous) 또는 다결정(polycrystalline) 반도체 층을 형성하는 단계를 포함한다. 본 방법은 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 그 후에 비정질 또는 다결정 반도체 층 내에 도펀트(dopant)를 혼입하는(incorporating) 단계를 더 포함한다. 본 방법은, 비정질 또는 다결정 반도체 층을 어닐링하여(annealing), 비정질 또는 다결정 반도체 층의 적어도 일부를 실질적으로 단결정(monocrystalline)인 반도체 층으로 변환하고 단결정 반도체 층 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역(doping region)을 형성하여, 제1 도전 유형을 가지는 적어도 하나의 반도체 도핑 영역과 제2 도전 유형을 가지는 적어도 하나의 도핑 영역 사이에 p-n 접합이 형성되게 하는 단계를 더 포함한다.
이하, 장치 및/또는 방법의 몇몇 실시예를 단지 예로서, 그리고 첨부된 도면을 참조하여 기술한다.
도 1은 반도체 디바이스를 형성하는 방법의 흐름도를 도시하고,
도 2a 내지 도 2f는 반도체 디바이스를 형성하는 방법의 도식적 예시를 도시하며,
도 3은 레이저 열 어닐링(laser thermal annealing) 공정 파라미터에 기반하여 p-n 접합에서의 도핑 농도(doping concentration)(㎤ 당 도펀트(dopants per ㎤)) 대 깊이(㎛)의 도해(diagram)를 도시하고,
도 4a는 터널링 유입 절연 게이트 양극성 트랜지스터(tunneling injection insulated gate bipolar transistor) 구조를 포함하는 반도체 디바이스의 도식적 예시를 도시하며,
도 4b는 터널링 유입 절연 게이트 양극성 트랜지스터 구조의 컬렉터(collector) 전류 Ic(암페어(Amperes)) 대 컬렉터-이미터(emitter) 전압 Vce(볼트(Volts))의 도해를 도시하며,
도 4c는 터널링 유입 절연 게이트 양극성 트랜지스터 구조의 도핑 농도(dopants/㎤(dopants per ㎤)) 대 거리(㎛)의 도해를 도시하고,
도 5a는 배면 정공의 제어된 유입(Controlled Injection of Backside Holes: CIBH) 구조를 포함하는 반도체 디바이스의 도식적 예시를 도시하며,
도 5b는 배면 정공의 제어된 유입(Controlled Injection of Backside Holes: CIBH) 구조의 일부의 도핑 농도(㎤ 당 도펀트(dopants per ㎤)) 대 거리(㎛)의 도해를 도시한다.
몇몇 예시적 실시예가 예시된 첨부된 도면을 참조하여 다양한 예시적 실시예가 이제 더 충분히 기술될 것이다. 도면에서, 선(line), 층(layer) 및/또는 영역(region)의 두께는 명료성을 위해 과장될 수 있다.
따라서, 예시적 실시예는 다양한 수정 및 대안적인 형태가 가능하나, 이의 실시예는 도면에서 예로서 도시되며 본 문서에서 상세히 기술될 것이다. 그러나, 예시적 실시예를 개시된 특정한 형태로 한정하려는 의도는 전혀 없고, 반대로, 예시적 실시예는 당 개시의 범주 내에 속하는 모든 수정, 균등물 및 대안을 포섭할 것임이 이해되어야 한다. 비슷한 숫자는 도면의 설명 도처에서 비슷하거나 유사한 구성요소를 나타낸다.
구성요소가 다른 구성요소에 "연결된"(connected) 또는 "커플링된"(coupled) 것으로 지칭되는 경우, 그것은 그 다른 구성요소에 직접적으로(directly) 연결 또는 커플링될 수 있거나 개재(intervening) 구성요소가 존재할 수 있음이 이해될 것이다. 대조적으로, 구성요소가 다른 구성요소에 "직접적으로 연결된"(directly connected) 또는 "직접적으로 커플링된"(directly coupled) 것으로 지칭되는 경우, 존재하는 개재 구성요소가 전혀 없다. 구성요소들 간의 관계를 기술하는 데에 사용되는 다른 단어는 비슷한 방식으로 해석되어야 한다(가령, "사이에"(between) 대 "사이에 직접적으로"(directly between), "인접한"(adjacent) 대 "직접적으로 인접한"(directly adjacent) 등).
본 문서에서 사용되는 용어는 단지 특정한 실시예를 기술하기 위함이며 예시적 실시예의 한정이도록 의도되지 않는다. 본 문서에서 사용되는 바와 같이, 단수 형태 "한"(a), "일"(an) 및 "그"(the)는, 문맥이 달리 명시하지 않는 한, 복수 형태도 포함하도록 의도된다. 용어 "포함한다"(comprises), "포함하는"(comprising), "포함한다"(includes) 및/또는 "포함하는"(including)은, 본 문서에서 사용되는 경우, 진술된 특징, 정수, 단계, 동작, 구성요소 및/또는 컴포넌트의 존재를 명기하되, 하나 이상의 다른 특징, 정수, 단계, 동작, 구성요소, 컴포넌트 및/또는 이의 그룹의 존재 또는 추가를 배제하지 않음이 또한 이해될 것이다.
달리 정의되지 않는 한, 본 문서에서 사용되는 (기술적 및 과학적 용어를 포함하는) 모든 용어는 예시적 실시예가 속한 업계의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 용어, 가령 흔히 사용되는 사전에 정의된 것은, 관련 업계의 맥락에서의 그것의 의미와 부합하는 의미를 가지는 것으로 해석되어야 함이 또한 이해될 것이다. 그러나, 만약에 본 개시가 통상의 기술자에 의해 일반적으로 이해되는 의미로부터 벗어나도록 용어에 특정 의미를 준다면, 이 의미는 본 문서에서 이 정의가 주어진 구체적 맥락에서 고려되어야 한다.
도 1은 일 실시예에 따라 반도체 디바이스를 형성하는 방법(100)의 흐름도를 도시한다.
방법(100)은 반도체 기판 내에 위치된 제1 도전 유형을 가지는 적어도 하나의 반도체 도핑 영역에 인접하여 비정질 또는 다결정 반도체 층을 형성하는 것(110)을 포함한다.
방법(100)은 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 그 후에 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 것(120)을 더 포함한다.
방법(100)은 비정질 또는 다결정 반도체 층을 어닐링하여, 비정질 또는 다결정 반도체 층의 적어도 일부를 실질적으로 단결정인 반도체 층으로 변환하고 단결정인 반도체 층 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역을 형성하여, 제1 도전 유형을 가지는 적어도 하나의 반도체 도핑 영역 및 제2 도전 유형을 가지는 적어도 하나의 도핑 영역 간에 p-n 접합이 형성되게 하는 것(130)을 더 포함한다.
비정질 또는 다결정 반도체 층 내에의 도펀트의 혼입(120) 및 비정질 또는 다결정 반도체 층의 어닐링(130)으로 인해, 예리하고 깊은 p-n 접합이 형성될 수 있다. 나아가, 예컨대, 애벌런치(avalanche) 조건에 대한 안정성(stability) 및/또는 서지(surge) 전류에 대한 저항(resistance)이 개선될 수 있다.
비정질 또는 다결정 반도체 층은, 예컨대, 비정질 실리콘 층(amorphous silicon layer)(가령, 비정질 α-실리콘 층), 또는 대안적으로, 폴리실리콘 층(polysilicon layer)일 수 있다. 대안적으로 또는 선택적으로, 다른 적합한 비정질 반도체 층 또는 다결정 반도체 층이 사용될 수 있다.
비정질 또는 다결정 반도체 층은 반도체 기판의 측방향 표면(lateral surface)에 (또는 그 위에) 형성될 수 있다. 예컨대, 비정질 또는 다결정 반도체 층은 반도체 기판의 배면 표면(back side surface)(가령, 배면 측방향 표면)에 (또는 그 위에) 형성될 수 있다. 비정질 또는 다결정 반도체 층은 반도체 기판의 (배면) 표면의 대부분을 피복할(cover) 수 있다. 예컨대, 선택적으로, 비정질 또는 다결정 반도체 층은 반도체 기판의 배면 표면의 과반(more than 50%) (또는 가령 80% 초과, 또는 가령 90% 초과, 또는 가령 실질적으로 전부) 상에 형성될 수 있다.
비정질 또는 다결정 반도체 층은 1 ㎛ 미만(또는 가령 800 nm 미만, 또는 가령 500 nm 미만, 또는 가령 400 nm와 700 nm 사이, 또는 가령 50 nm 초과, 또는 가령 100 nm 초과, 또는 가령 200 nm 초과)의 (평균) 두께를 가질 수 있다. 비정질 또는 다결정 반도체 층의 평균 두께는, 예컨대, 비정질 또는 다결정 반도체 층의 제1 측방향 표면 및 반도체 기판의 표면에 직접적으로 인접하여 마련된(arranged) 비정질 또는 다결정 반도체 층의 제2 측방향 표면 간의 측정된 거리로서 다수의 측정에 걸쳐서 평균화된(averaged) 것일 수 있다.
선택적으로, 비정질 또는 다결정 반도체 층은 스퍼터링(sputtering)에 의해 또는 화학 기상증착(Chemical Vapor Deposition: CVD)에 의해 형성될 수 있다.
제1 도전 유형을 가지는 그 (또는 각각의, 또는 적어도 하나의) 반도체 도핑 영역(제1 접합 도핑 영역)은 반도체 기판 내에 (또는 그 내부에) 위치된다. 예컨대, 제1 도전 유형을 가지는 반도체 도핑 영역은 반도체 기판 내에 (직접적으로) 반도체 기판의 (배면) 측방향 표면에 위치될 수 있다. 그러므로, 반도체 기판의 (배면) 표면에 형성된 비정질 또는 다결정 반도체 층은 반도체 기판 내에 위치된 제1 도전 유형을 가지는 반도체 도핑 영역에 (직접적으로) 인접하여 형성될 수 있다.
제1 도전 유형을 가지는 그 (또는 각각의, 또는 적어도 하나의) 반도체 도핑 영역은 적어도 1*1017 dopants/㎤(또는 가령 적어도 1*1018 dopants/㎤, 또는 가령 적어도 1*1019 dopants/㎤, 또는 가령 1*1014 dopants/㎤와 5*1019 dopants/㎤ 사이, 또는 가령 1*1014 dopants/㎤와 1*1018 dopants/㎤ 사이, 또는 가령 1*1015 dopants/㎤와 1*1017 dopants/㎤ 사이)의 평균 순 도핑 농도(average net doping concentration)를 가질 수 있다. 평균 순 도핑 농도는, 예컨대, 반도체 도핑 영역에 걸쳐서 평균화된 체적(volume)당 도펀트의 측정된 개수일 수 있다.
적어도 하나의 반도체 도핑 영역은, 예컨대, 하나의 반도체 도핑 영역 또는 하나 이상(가령 복수의 반도체 도핑 영역)일 수 있(거나 이를 나타낼 수 있)다. 선택적으로, 제1 도전 유형을 가지는 반도체 도핑 영역은 반도체 기판의 표면(배면)에 마련된 유일한 도핑 영역 또는 (가령 가장 큰 측방향 치수(lateral dimension))를 가지는 도핑 영역)일 수 있다. 선택적으로, 제1 도전 유형을 가지는 반도체 도핑 영역은, 예컨대, 전계 효과 트랜지스터(field effect transistor) 구조 또는 다이오드(diode) 구조의 드리프트(drift) 영역 또는 전계 중지(field stop) 영역일 수 있다. 대안적으로 또는 선택적으로, 제1 도전 유형을 가지는 반도체 도핑 영역은 반도체 기판 내에서 반도체 기판의 표면(배면)에 (가령, 배면 중공의 제어된 유입(Controlled Injection of Backside Holes: CIBH) 구조 내에서) 측방향으로 분포된(distributed) 제1 도전 유형을 가지는 복수의 반도체 도핑 영역 중 하나일 수 있다. 한(또는 그) 반도체 도핑 영역에 관해 본 문서 내에 기술된 특징 및 예는, 예컨대, 복수의 반도체 도핑 영역 중의 각각의 반도체 도핑 영역에 또는 단일 반도체 도핑 영역에 관련될 수 있음이 이해될 수 있다.
(제2 도전 유형을 야기하는) 도펀트는, 예컨대, 비정질 또는 다결정 반도체 층의 형성 후에 이온 주입(ion implantation)에 의해 비정질 또는 다결정 반도체 층 내에 혼입될(120) 수 있다. 선택적으로, 제2 도전 유형을 야기하는 도펀트를 주입하기 위한 주입량(implantation dose)은, 예컨대, 1*1013 doping ions/㎠(㎠ 당 도핑 이온(doping ions per ㎠))보다 더 클 수(또는 가령 1*1014 doping ions/㎠보다 더 크거나 가령 1*1015 doping ions/㎠보다 더 크거나 가령 1*1016 doping ions/㎠보다 더 클 수) 있다. 선택적으로, 제2 도전 유형을 야기하는 도펀트를 주입하기 위한 주입 에너지(implantation energy)는, 예컨대, 20keV보다 더 클 수(또는 200keV보다 더 크거나 500keV보다 더 크거나 1000keV보다 더 크거나 심지어 3000 MeV보다 더 클 수) 있다.
제2 도전 유형을 야기하는 도펀트는 (어닐링 후) 제2 도전 유형을 가지는 그(또는 각각의) 반도체 도핑 영역의 평균 도핑 농도가 적어도 1*1017 dopants/㎤(또는 가령 1*1017 dopants/㎤와 5*1019 dopants/㎤ 사이, 또는 가령 1*1018 dopants/㎤와 1*1019 dopants/㎤ 사이)이도록 비정질 또는 다결정 반도체 층 내에 혼입될 수 있다. 평균 도핑 농도는, 예컨대, 제2 도전 유형을 가지는 그(또는 각각의) 반도체 도핑 영역에 걸쳐서 평균화된 체적당 도펀트의 측정된 개수일 수 있다.
선택적으로, 제2 도전 유형을 야기하는 도펀트는 마스킹 구조(masking structure)를 사용하지 않고서 비정질 또는 다결정 반도체 층 내에 혼입될 수 있다. 예컨대, 제2 도전 유형을 야기하는 도펀트는 특정 패터닝(patterning) 없이 비정질 또는 다결정 반도체 내에 혼입될 수 있다. 예컨대, 주입에 노출된(expopsed) 비정질 또는 다결정 반도체 층의 주입 표면 영역은 비정질 또는 다결정 반도체 층의 표면 영역과 실질적으로 동일(하거나 이의 95%를 초과하거나, 이의 99%를 초과)할 수 있다.
선택적으로, 제2 도전 유형을 야기하는 도펀트는 비정질 또는 다결정 반도체 층 내에 복수의 (접합) 도핑 영역을 형성하도록 마스킹 구조를 통해 비정질 또는 다결정 반도체 층 내에 혼입될(120)(가령, 주입될) 수 있다. 마스킹된 주입(masked implantation)을 통해, 증착된(deposited) 비정질 또는 다결정 반도체 층의 도핑 농도는 측방향으로 구조화될(structured)(또는 변화될) 수 있다.
대안적으로 또는 선택적으로, 제2 도전 유형을 야기하는 도펀트는 (가령 CVD에 의한) 비정질 또는 다결정 반도체 층의 형성 동안에 인시츄(in-situ)로 비정질 또는 다결정 반도체 층 내에 혼입될 수 있다.
제2 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이(penetration depth)는 비정질 또는 다결정 반도체 층의 두께와 같거나 이보다 작거나 이보다 클 수 있다. 예컨대, 제2 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이는 1.0 ㎛ 미만(또는 가령 1.0 ㎛ 미만, 또는 가령 900 nm 미만, 또는 가령 600 nm 미만, 또는 가령 400 nm와 1.0 ㎛ 사이)일 수 있다. 최대 침투 깊이는 제2 도전 유형을 야기하는 혼입된 도펀트가 진입(또는 주입) 표면으로부터 비정질 또는 다결정 반도체 층 및/또는 반도체 기판 내로 나아간(또는 도달한) 최대 거리 범위(largest distance range)로서, 비정질 또는 다결정 반도체 층의 측방향 진입 표면(lateral entry surface)에 실질적으로 수직이거나 직교인 방향으로 측정된 것일 수 있다.
비정질 또는 다결정 반도체 층의 진입 표면에서 혼입된 제2 도전 유형을 야기하는 도펀트들의 (제1) 부분은 비정질 또는 다결정 반도체 층의 두께 이하인 깊이 내로 침투할 수 있다. 예컨대, 도펀트의 혼입 후에 비정질 또는 다결정 반도체 층의 두께 이하인 깊이에 대부분(또는 가령 50% 넘게, 또는 가령 70% 넘게, 또는 가령 80% 넘게)이 위치될 수 있다. 예컨대, 혼입된 도펀트의 도펀트 분포 프로파일(dopant distribution profile)의 최대치(maximum)는 비정질 또는 다결정 반도체 층 내에 있을 수 있다.
비정질 또는 다결정 반도체 층의 진입 표면에서 혼입된 제2 도전 유형을 야기하는 도펀트들의 (제2) 부분(가령, 5%를 넘지 않거나, 가령 10%를 넘지 않거나, 가령 20%를 넘지 않음)은 비정질 또는 다결정 반도체 층의 두께를 초과하는 깊이 내로 침투할 수 있다. 예컨대, 도펀트의 혼입 후에 비정질 또는 다결정 반도체 층보다 더 깊은 깊이에, 혼입된 도펀트 중 5% 넘게 위치될 수 있다. 그러므로, 제2 도전 유형을 야기하는 도펀트는, 예컨대, 비정질 또는 다결정 반도체 층 내에 그리고 반도체 기판 내에(가령 반도체 기판 내에서 제1 도전 유형을 가지는 인접한 반도체 도핑 영역 내에) 혼입될 수 있다.
비정질 또는 다결정 반도체 층은, 예컨대, 광 유도 어닐링(light induced annealing)에 의해 어닐링될 수 있다. 비정질 또는 다결정 반도체 층의 광 유도 어닐링(130)은 레이저 열 어닐링(LTA)(가령 용융 모드(melt mode) 레이저 열 어닐링 또는 가령 비용융 모드(non-melt mode) 레이저 열 어닐링) 또는 대안적으로, 플래시 램프 어닐링(flash lamp annealing)에 의해 수행될 수 있다. 광 유도 어닐링(130)에 의해 비정질 또는 다결정 반도체 층에(그리고/또는 어닐링 깊이 내의 반도체 도핑 영역의 부분에) 가해지는(applied) 에너지 밀도(energy density)는 예컨대 0.5 Joules/㎠(㎠ 당 주울(Joules per ㎠))과 10 Joules/㎠ 사이에(또는 가령 0.5 Joules/㎠과 4 Joules/㎠ 사이에) 있을 수 있다. (플래시 램프 어닐링 및/또는 레이저 열 어닐링에 의한) 광 유도 어닐링은, 예컨대, 10 밀리초(ms)당 적어도 500 ℃(또는 가령 적어도, 10 밀리초당 800 ℃)의 비율로 (광 유도 어닐링에 의해 야기된) 어닐링 깊이(annealing depth) 내의 비정질 또는 다결정 반도체 층을 가열하도록(heat) 제어될 수 있다.
플래시 램프 어닐링에서, 0.5 Joules/㎠과 10 Joules/㎠ 사이의 에너지를 가지는 광선(light beam)이 적어도 하나의 어닐링 시간 간격(time interval) 동안 비정질 또는 다결정 반도체 층을 향해 지향될(directed) 수 있다. LTA에 대안적으로, 플래시 램프 어닐링을 통해 관통 처리(through processing)가 취급될 수 있다. 비정질 또는 다결정 반도체 층으로부터의 가스방출(outgassing)이, 예컨대, 더 긴 시간에 걸쳐서 산포되고/되거나 감소될 수 있다.
레이저 열 어닐링에서, 0.5 Joules/㎠과 10 Joules/㎠ 사이의 에너지를 가지는 펄스형 레이저 광선(pulsed laser light beam)이 적어도 하나의 어닐링 시간 간격 동안 비정질 또는 다결정 반도체 층을 향해 지향될 수 있다. 선택적으로, 비정질 또는 다결정 반도체 층은 적어도 하나의 도핑 영역을 형성하도록 복수의 어닐링 시간 간격(펄스 간격(pulse interval)) 동안에 광 유도 어닐링에 의해 어닐링될 수 있다. 예를 들어, 각각의 어닐링 시간 간격은, 예컨대, 10 ns와 40 ms 사이(또는 가령 10 ns와 20 ms 사이)일 수 있다. 선택적으로, 어닐링 시간 간격의 수(가령 펄스의 수)는, 예컨대, 1보다 더 클(또는 가령 1과 10 사이, 또는 가령 1과 4 사이일) 수 있다. 복수의 어닐링 시간 간격 중의 각각의 어닐링 시간 간격의 크기는, 예컨대, 서로 동일하거나 상이할 수 있다.
광 유도 어닐링에 의해 야기된 비정질 또는 다결정 반도체 층(그리고/또는 어닐링 깊이 내의 반도체 도핑 영역의 부분)의 온도는 비정질 또는 다결정 반도체 층의 용융점(melting point) 이상일 수 있다. 광 유도 어닐링은 광 유도 어닐링에 의해 야기되는 어닐링 깊이 내의 비정질 또는 다결정 반도체 층을 용융시키고(melt) 재결정화하도록(recrystallize) 제어될 수 있다. 예컨대, 광 유도 어닐링은 어닐링 깊이 내의 비정질 또는 다결정 반도체 층을 완전히 (또는 가령 이의 80% 넘게, 또는 가령 이의 90% 넘게) 용융시키고 재결정화하도록 제어될 수 있다. 광 유도 어닐링은 비정질 또는 다결정 반도체 층의 적어도 일부를(가령 완전히, 또는 가령 이의 80% 넘게, 또는 가령 이의 90% 넘게) 실질적 단결정 반도체 층으로 변환한다.
선택적으로 또는 대안적으로, 비정질 또는 다결정 반도체 층은 비용융(non-melt) 레이저 열 어닐링에 의해 어닐링될 수 있다. 예컨대, 비정질 또는 다결정 반도체 층을 용융시키지 않는 레이저 에너지 밀도가 사용될 수 있다. 비정질 또는 다결정 반도체 층은 적어도 하나의 (접합) 도핑 영역을 형성하도록 복수의 어닐링 시간 간격(펄스 간격) 동안에 비용융 레이저 열 어닐링에 의해 어닐링될 수 있다. 용융 모드 LTA에 대안적으로, 비용융 모드 LTA는 주입된 층을 활성화하는(activate) 데에 사용될 수 있다. 예컨대, 더 낮은 레이저 에너지 밀도를 쓰는 다중 처리(multiple processing)은 (가령 비정질 실리콘 층 또는 다결정 실리콘 층으로부터의) 더 평활하고/하거나 감소된 가스방출로 이어질 수 있다.
광 유도 어닐링(130)은 광 유도 어닐링에 의해 야기된 어닐링 깊이(또는 용융 깊이)가 비정질 또는 다결정 반도체 층의 두께 이상이도록 제어될 수 있다. 예컨대, 광 유도 어닐링(130)은 비정질 또는 다결정 반도체 층, 그리고/또는 반도체 도핑 영역의 일부분이 어닐링되게(또는 가열되게) 할 수 있다. 예컨대, 어닐링 깊이(또는 용융 깊이)는 비정질 또는 다결정 반도체 층의 두께의 겨우 50%(또는 가령 겨우 20%, 또는 가령 겨우 10%)만큼 비정질 또는 다결정 반도체 층의 인터페이스(interface)를 지나 연장될 수 있다. 예컨대, 어닐링 깊이(또는 용융 깊이)는 비정질 또는 다결정 반도체 층의 두께보다 50% 넘지 않게(또는 가령 20% 넘지 않게, 또는 가령 10% 넘지 않게) 더 클 수 있다.
선택적으로, 광 유도 어닐링(130)은 광 유도 어닐링에 의해 야기된 어닐링 깊이(또는 용융 깊이)가 제2 도전 유형을 야기하는 혼입된 도펀트의 최대 침투 깊이 미만이도록 제어될 수 있다. 예컨대, 깊게 침투하는 도펀트는 만일 그것이 어닐링 깊이보다 더 깊게 기판 내에 있는 경우 광 유도 어닐링에 의해 활성화되지 않을 수 있다. 광 유도 어닐링의 어닐링 깊이는 혼입된 도펀트의 침투의 깊이와는 독립적으로 (야금학적(metallurgic)) p-n 접합의 깊이(또는 위치)를 제어하는 데에 사용될 수 있다. 선택적으로, 혼입된 도펀트 중 30% 이하가 반도체 기판 내에서 p-n 접합보다 더 깊은 깊이에 위치된다. 선택적으로, 혼입된 도펀트 중 5%를 넘는(또는 가령 10%를 넘는), p-n 접합보다 반도체 기판 내에서 더 깊은 깊이에 위치된 것은 광 유도 어닐링에 의해 활성화되지 않는다.
광 유도 어닐링(130) 후에, 어닐링 깊이 내에서 제2 도전 유형을 야기하는 도펀트는 활성화될 수 있고, 비정질 또는 다결정 반도체 층은 단결정 반도체 층으로 변환될 수 있다. 제2 도전 유형을 가지는 적어도 하나의 (접합) 도핑 영역은, 예컨대, 적어도 부분적으로는 그 변환된 단결정 반도체 층 내에 형성될 수 있다.
만일 반도체 도핑 영역 내에 혼입된 (제2 도전 유형을 야기하는) 도펀트의 도핑 농도가 반도체 도핑 영역의 제1 도전 유형을 야기하는 도펀트의 도핑 농도보다 더 큰 경우 그리고 만일 광 유도 어닐링에 의해 야기된 어닐링 깊이가 비정질 또는 다결정 반도체 층(204)의 두께보다 더 큰 경우, 비정질 또는 다결정 반도체 층의 두께보다 더한 깊이에서 (야금학적) p-n 접합이 형성될 수 있다. 예컨대, 제2 도전 유형을 가지는 적어도 하나의 (접합) 도핑 영역은 비정질 또는 다결정 반도체 층의 두께보다 더한 깊이 내로 연장될 수 있다.
만일 반도체 도핑 영역 내에 혼입된 (제2 도전 유형을 야기하는) 도펀트의 도핑 농도가 반도체 도핑 영역의 제1 도전 유형을 야기하는 도펀트의 도핑 농도보다 더 작은 경우 그리고 만일 광 유도 어닐링에 의해 야기된 어닐링 깊이가 비정질 또는 다결정 반도체 층(204)의 두께와 적어도 같은 경우, (야금학적) p-n 접합은, 예컨대, 제1 도전 유형을 가지는 그(또는 각각의) 반도체 도핑 영역 및 단결정 반도체 층 사이의 인터페이스에 형성될 수 있다.
p-n 접합은 제1 도전 유형을 가지는 그(또는 각각의) 반도체 도핑 영역(제1 접합 도핑 영역) 및 제2 도전 유형을 가지는 그 적어도 하나의 도핑 영역(제2 접합 도핑 영역) 사이에 형성된다. 예컨대, p-n 접합은 제1 도전 유형을 가지는 그(또는 각각의) 반도체 도핑 영역 및 제2 도전 유형을 가지는 그 적어도 하나의 도핑 영역 사이에 직접적으로 그리고/또는 직접적으로 인접한 인터페이스에서 형성될 수 있다. 예컨대, 반도체 도핑 영역이 하나의 반도체 도핑 영역인 (또는 이를 나타내는) 경우에, p-n 접합은 제1 도전 유형을 가지는 반도체 도핑 영역 및 제2 도전 유형을 가지는 적어도 하나의 도핑 영역 사이에 형성될 수 있다. 반도체 도핑 영역이 복수의 반도체 도핑 영역인 (또는 이를 나타내는) 경우에, p-n 접합은 제1 도전 유형을 가지는 각각의 반도체 도핑 영역 및 제2 도전 유형을 가지는 적어도 하나의 도핑 영역 사이에 형성될 수 있다.
더 큰(또는 최대의) 도핑 효율을 달성하기 위하여, 혼입된 도펀트(또는 이온)는, 비정질 또는 다결정 반도체 층의 두께 미만이고 광 유도 어닐링에 의해 야기되는 어닐링 깊이(또는 용융 깊이) 미만인 최대 침투 깊이를 가질 수 있다. 비정질 또는 다결정 반도체 층의 두께 미만인 최대 침투 깊이를 가지는 혼입된 도펀트의 (광 유도 어닐링에 의한) 어닐링은, 반도체 도핑 영역 내에서의 전하 캐리어(charge carrier)의 확산(diffusion)을 야기하지 않고서, 제1 도전 유형을 가지는 반도체 도핑 영역 및 비정질 또는 다결정 반도체 층 간의 전이부(transition)(또는 인터페이스)를 향한(또는 그것으로의) 혼입된 도펀트의 확산으로 이어질(또는 이를 야기할) 수 있다.
(야금학적) p-n 접합은 예리한(sharp) p-n 접합일 수 있다. 예컨대, 제2 도전 유형을 가지는 도핑 영역 및 제1 도전 유형을 가지는 반도체 도핑 영역 간의 전이부(또는 인터페이스)에서 제2 도전 유형을 가지는 도핑 영역의 도핑 농도는 제2 도전 유형을 가지는 도핑 영역의 최대 도핑 농도 내지 제2 도전 유형을 가지는 도핑 영역의 최대 도핑 농도의 5% 미만(또는 가령 1% 미만) 사이에서 500 nm 미만의 거리에 걸쳐서 달라질 수 있다. 예컨대, 제1 도전 유형을 가지는 반도체 도핑 영역 및 제2 도전 유형을 가지는 도핑 영역 간의 전이부(또는 인터페이스)에서 제1 도전 유형을 가지는 반도체 도핑 영역의 도핑 농도는 제1 도전 유형을 가지는 반도체 도핑 영역의 최대 도핑 농도 내지 제1 도전성(conductivity)을 가지는 반도체 도핑 영역의 최대 도핑 농도의 5% 미만(또는 가령 1% 미만) 사이에서 500 nm 미만(또는 가령 300nm 미만, 또는 가령 200nm 미만, 또는 가령 심지어 150nm 미만)의 거리에 걸쳐서 달라질 수 있다.
제2 도전 유형을 가지는 도핑 영역이 원하는 깊이(또는 수직 치수(vertical dimension))를 가지기 위해서, 방법(110)은 제2 도전 유형을 가지는 도핑 영역을 형성하는 일련의 순차적 공정을 반복하는 것을 포함할 수 있다. 그 일련의 순차적 공정은 다음의 공정을 순차적으로(또는 차례차례) 수행하는 것을 포함할 수 있다: a) (어닐링된) 실질적 단결정 반도체 층에 인접하여 (제2) 비정질 또는 다결정 반도체 층을 형성하는 것, b) 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 후에 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 것, 그리고 c) 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입한 후, 광 유도 어닐링에 의해 제2 비정질 또는 다결정 반도체 층을 어닐링하여, 제2 비정질 또는 다결정 반도체 층의 적어도 일부를 제2 실질적 단결정 반도체 층으로 변환하고 제2 도전 유형을 가지는 적어도 하나의 도핑 영역을 제2 단결정 반도체 층 내로 확대하는 것.
어닐링(130)(가령 광 유도 어닐링(130))은 적어도 하나의 반도체 도핑 영역 내로의 및/또는 반도체 기판의 다른 도핑 영역 내로의 제2 도전 유형을 야기하는 도펀트의 확산이 감소되거나 방지되도록 제어될 수 있다. 예컨대, 광 유도 어닐링은 반도체 도핑 영역 밖으로의 제1 도전 유형을 야기하는 도펀트의 확산 및/또는 반도체 기판의 다른 도핑 영역 밖으로의 도펀트의 확산이 감소되거나 방지되도록 제어될 수 있다.
순차적 공정은, 예컨대, 제2 도전 유형을 가지는 복수의 도핑 영역을 포함하는 원하는 수직 치수를 가지는 적어도 하나의 공통 도핑 영역(common doping region)이 반복적으로 형성된 실질적 단결정 반도체 층 내에 형성될 때까지 반복될 수 있다.
선택적으로, 대안적으로 또는 추가적으로, 방법(110)은 교번하는(alternating) 도핑 영역(제1 도전 유형을 가짐) 및 도핑 영역(제2 도전 유형을 가짐)을 형성하는 일련의 순차적 공정을 반복하는 것을 포함할 수 있다. 예컨대, 방법(110)은 실질적 단결정 반도체 층에 인접하여 제2 비정질 또는 다결정 반도체 층을 형성하는 것을 포함할 수 있다. 방법(110)은 제2 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 후에 제2 비정질 또는 다결정 반도체 층 내에 (제1 도전 유형을 야기하는) 도펀트를 혼입하는 것을 더 포함할 수 있다. 방법(110)은, (광 유도 어닐링에 의해) 제2 비정질 또는 다결정 반도체 층을 어닐링하여, 제2 비정질 또는 다결정 반도체 층의 적어도 일부를 제2 실질적 단결정 반도체 층으로 변환하고 제2 실질적 단결정 반도체 층 내에 제1 도전 유형을 가지는 적어도 하나의 제2 도핑 영역을 형성하여, (제1 실질적 단결정 반도체 층 내의) 제2 도전 유형을 가지는 적어도 하나의 도핑 영역 및 (제2의 인접한 실질적 단결정 반도체 층 내의) 제1 도전 유형을 가지는 적어도 하나의 제2 도핑 영역 사이에 제2 p-n 접합이 형성되게 하는 것을 더 포함할 수 있다.
선택적으로, 교번하는 도핑 영역(제1 도전 유형을 가짐) 및 도핑 영역(제2 도전 유형을 가짐)을 형성하기 위한 순차적 공정은 제1 도전 유형을 가지는 복수의 도핑 영역 및 제2 도전 유형을 가지는 복수의 도핑 영역이 서로에 대해서 교번하여(alternatingly) 마련되도록 반복될 수 있다.
제2 도전 유형을 가지는 적어도 하나의 도핑 영역 및 제1 도전 유형을 가지는 반도체 도핑 영역은, 예컨대, 반도체 디바이스의 일부일 수 있다. 반도체 디바이스는, 예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET) 구조, 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor: IGBT) 구조, 접합 전계 효과 트랜지스터(Junction Field Effect Transistor: JFET) 구조, 또는 다이오드 구조를 포함할 수 있다.
각각의 MOSFET 구조 또는 IGBT 구조는 반도체 기판의 제1 측방향 면(lateral side)(가령 전면 표면(front side surface))에 위치된 제1 소스(source)/드레인(drain) 또는 이미터/컬렉터 영역을 포함할 수 있다. 반도체 기판의 표면 상에 위치된 제1 소스/드레인 또는 이미터/컬렉터 (금속화) 접촉 구조가 제1 소스/드레인 또는 이미터/컬렉터 영역에 전기적으로 연결될 수 있다. MOSFET 구조 또는 IGBT 구조는 드리프트 영역 및 제1 소스/드레인 또는 이미터/컬렉터 영역 사이에 위치된 몸체 영역(body region)을 포함할 수 있다. 몸체 영역은 트랜지스터 게이트 또는 트렌지스터 게이트 트렌치(trench) 구조에 인접하여 위치될 수 있다.
반도체 디바이스 구조가 MOSFET 구조인 경우에, MOSFET 구조의 드리프트 영역은 MOSFET 구조의 몸체 영역 및 반도체 기판의 제2 측방향 면(가령 배면 표면)에 위치된 MOSFET 구조의 제2 소스/드레인 영역 사이에 위치될 수 있다. MOSFET 구조의 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 동일한 도전 유형을 가지는 고농도 도핑(highly doped) 영역일 수 있다. MOSFET 구조의 드리프트 영역은 MOSFET 구조의 제1 소스/드레인 영역 및 제2 소스/드레인 영역과 동일한 도전 유형을 가지는 저농도 도핑(low doped) 영역일 수 있다. 몸체 영역은, 예컨대, MOSFET 구조의 제1 소스/드레인 영역 및 제2 소스/드레인 영역과 반대되는(또는 상이한) 도전 유형을 가질 수 있다.
선택적으로, 제1 도전 유형을 가지는 반도체 도핑 영역은, 예컨대, 전계 효과 트랜지스터 구조 또는 다이오드 구조의 드리프트 영역 또는 전계 중지 영역일 수 있다.
선택적으로, 제2 도전 유형을 가지는 도핑 영역은, 예컨대, MOSFET 구조의 (제2) 소스/드레인 영역일 수 있다. 예컨대, p-n 접합은 전계 효과 트랜지스터 구조(MOSFET 구조)의 (제2) 소스/드레인 영역(제2 도전 유형을 가지는 도핑 영역) 및 드리프트 영역(제1 도전 유형을 가지는 반도체 도핑 영역) 사이에 형성될 수 있(거나 존재할 수 있)다.
반도체 디바이스 구조가 IGBT 구조인 경우에, IGBT 구조의 드리프트 영역은 반도체 기판의 제2 측방향 면(가령 배면 표면)에 위치된 IGBT 구조의 (제2) 이미터/컬렉터 영역 및 IGBT 구조의 몸체 영역 사이에 위치될 수 있다. 선택적으로, 전계 중지 영역은 IGBT 구조의 드리프트 영역 및 제2 이미터/컬렉터 영역 사이에 위치될 수 있다. 제1 컬렉터/이미터 영역은 IGBT 구조의 고농도 도핑 제2 컬렉터/이미터 영역과 반대되는(또는 상이한) 도전 유형을 가지는 고농도 도핑 영역일 수 있다. 몸체 영역은 제1 소스/드레인 영역과 반대되는(또는 상이한) 도전 유형을 가질 수 있다. MOSFET 구조의 드리프트 영역은 IGBT 구조의 제1 컬렉터/이미터 영역과 동일한 도전 유형을 가지는 저농도 도핑 영역일 수 있다. 전계 중지 영역은, 예컨대, 드리프트 영역과 동일한 도전 유형 및 드리프트 영역보다 더 높은 도핑 농도를 가질 수 있다.
선택적으로, 제2 도전 유형을 가지는 도핑 영역은, 예컨대, IGBT 구조의 (제2) 컬렉터/이미터 영역일 수 있다. 예컨대, p-n 접합은 전계 효과 트랜지스터 구조(IGBT 구조)의 (제2) 컬렉터/이미터 영역(제2 도전 유형을 가지는 도핑 영역) 및 전계 중지 영역(제1 도전 유형을 가지는 반도체 도핑 영역) 사이에 형성될 수 있(거나 존재할 수 있)다.
반도체 디바이스 구조가 JFET 구조인 경우에, JFET 구조의 채널 영역(channel region)은 반도체 기판의 제1 측방향 면에 위치된 JFET 구조의 제1 소스/드레인 영역 및 JFET 구조의 드리프트 영역 사이에 위치될 수 있다. 반도체 기판의 표면 상에 위치된 제1 소스/드레인 (금속화) 접촉 구조는 제1 소스/드레인 영역에 전기적으로 연결될 수 있다. JFET 구조의 드리프트 영역은 반도체 기판의 제2 측방향 면(가령 배면 표면)에 위치된 JFET 구조의 제2 소스/드레인 영역 및 JFET 구조의 채널 영역 사이에 위치될 수 있다.
선택적으로, 제2 도전 유형을 가지는 도핑 영역은, 예컨대, JFET 구조의 (제2) 소스/드레인 영역일 수 있다. 예컨대, p-n 접합은 전계 효과 트랜지스터 구조(JFET 구조)의 (제2) 소스/드레인 영역(제2 도전 유형을 가지는 도핑 영역) 및 드리프트 영역(제1 도전 유형을 가지는 반도체 도핑 영역) 사이에 형성될 수 있(거나 존재할 수 있)다.
반도체 디바이스 구조가 다이오드 구조인 경우에, 다이오드 구조의 제1 양극(anode)/음극(cathode) 영역이 반도체 기판의 제1 측방향 면에 위치될 수 있다. 반도체 기판의 표면 상에 위치된 제1 양극/음극 (금속화) 접촉 구조는 제1 양극/음극 영역에 전기적으로 연결될 수 있다. 다이오드 구조의 드리프트 영역은 반도체 기판의 제2 측방향 면(가령 배면 표면)에 위치된 다이오드 구조의 제2 양극/음극 영역 및 다이오드 구조의 제1 양극/음극 영역 사이에 위치될 수 있다. 선택적인 전계 중지 영역이 다이오드의 드리프트 영역 및 제2 양극/음극 영역 사이에 위치될 수 있다. 전계 중지 영역은, 예컨대, 드리프트 영역과 동일한 도전 유형 및 드리프트 영역보다 더 높은 도핑 농도를 가질 수 있다.
선택적으로, 제2 도전 유형을 가지는 도핑 영역은, 예컨대, 다이오드 구조의 (제2) 양극/음극 영역일 수 있다. 예컨대, p-n 접합은 다이오드 구조의 양극/음극 영역(제2 도전 유형을 가지는 도핑 영역) 및 드리프트 영역(제1 도전 유형을 가지는 반도체 도핑 영역) 사이에 형성될 수 있다.
제1 도전 유형을 가지는 반도체 도핑 영역이 전계 효과 트랜지스터 구조 또는 다이오드 구조의 드리프트 영역인 경우에, 반도체 도핑 영역의 평균 도핑 농도는, 예컨대, 1*1014 dopants/㎤ 및 1*1018 dopants/㎤ 사이(또는 가령 1*1014 dopants/㎤ 및 1*1016 dopants/㎤ 사이)일 수 있다. 제1 도전 유형을 가지는 반도체 도핑 영역이 전계 효과 트랜지스터 구조 또는 다이오드 구조의 전계 중지 영역인 경우에, 반도체 도핑 영역의 평균 도핑 농도는 드리프트 영역의 평균 도핑 농도보다 더 클 수 있다. 예컨대, 반도체 도핑 영역의 평균 도핑 농도는, 예컨대, 1*1014 dopants/㎤와 1*1018 dopants/㎤ 사이(또는 가령 1*1014 dopants/㎤와 1*1016 dopants/㎤ 사이)일 수 있다.
선택적으로 또는 대안적으로, 제1 도전 유형을 가지는 반도체 도핑 영역은, 예컨대, 터널링 유입 절연 게이트 양극성 트랜지스터(Tunneling Injection Insulated Gate Bipolar Transistor: TIGT) 구조의 터널링 영역일 수 있다.
TIGT 구조는 IGBT 구조와 유사할 수 있다. 그러나, TIGT 구조는 IGBT 구조의 제2 컬렉터/이미터 영역 및 전계 중지 영역 사이에 고농도 도핑 터널링 영역을 더 포함할 수 있다. 제1 도전 유형을 가지는 반도체 도핑 영역이 터널링 영역인 경우에, 반도체 도핑 영역의 평균 도핑 농도는, 예컨대, 1*1017 dopants/㎤ 및 1*1020 dopants/㎤ 사이(또는 가령 1*1018 dopants/㎤ 및 1*1020 dopants/㎤ 사이)일 수 있다.
제1 도전 유형을 포함하는 영역은 (가령 알루미늄(aluminum) 이온, 갈륨(gallium) 이온 또는 붕소(boron) 이온인 혼입된 도펀트에 의해 야기되는) p-도핑 영역(p-doped region) 또는 (질소(nitrogen) 이온, 인(phosphor) 이온, 안티몬(antimony) 이온, 셀레늄(selenium) 이온 또는 비소(arsenic) 이온 또는 비스무트(bismuth)인 혼입된 도펀트에 의해 야기되는) n-도핑 영역(n-doped region)일 수 있다. 따라서, 제2 도전 유형은 반대되는 n-도핑 영역 또는 p-도핑 영역을 가리킨다. 다시 말해, 제1 도전 유형은 p-도핑을 가리킬 수 있고 제2 도전 유형은 n-도핑을 가리킬 수 있거나, 반대로도 그렇다.
반도체 기판의 주 표면(main surface)의 측방향 표면 또는 측방향 치수(lateral dimension)(가령, 직경 또는 길이)는, 예컨대, 반도체 기판의 제1 측방향 표면 및 반도체 기판의 제2 반대 측방향 표면 간의 거리보다 100배 넘게 (또는 1000배 넘게 또는 10000배 넘게) 더 클 수 있다. 비정질 또는 다결정 반도체 층의 측방향 표면은, 예컨대, 반도체 기판의 측방향 표면에 평행한 비정질 또는 다결정 반도체 층의 표면일 수 있다.
반도체 기판의 전면 표면은 반도체 표면 상부의 금속 층, 절연 층 또는 부동(passivation) 층을 향한 반도체 기판의 반도체 표면일 수 있다. 반도체 기판의 기본적으로 수직인 모서리(반도체 기판을 다른 것으로부터 분리하는 것에서 기인함)와 비교하여, 반도체 기판의 표면은 측방향으로 연장되는 기본적으로 수평인 표면일 수 있다. 반도체 기판의 표면은 기본적으로 반반한 평면(가령 트렌치 또는 제조 공정으로 인한 반도체 구조의 울퉁불퉁함(unevenness)을 무시함)일 수 있다. 예컨대, 반도체 기판의 전면 표면은 반도체 기판의 상부의 절연 층, 금속 층 또는 부동 층 및 반도체 재료 간의 인터페이스일 수 있다. 예컨대, 반도체 기판의 배면에서보다 반도체 기판의 전면 표면에 더 복잡한 구조가 위치될 수 있다. 반도체 기판의 배면 표면은 반도체 기판의 배면 표면의 50% 넘게(또는 가령 80% 넘게) 피복하는 배면 금속화 접촉 구조(back side metallization contact structure)(가령 소스/드레인 또는 컬렉터/이미터 또는 양극/음극 접촉 구조)가 형성될(또는 형성된) 반도체 기판의 편면 또는 표면일 수 있다.
수직 방향은, 예컨대, 반도체 기판의 측방향 표면에 (또는 비정질 또는 다결정 반도체 층의 측방향 표면에) 수직이거나 직교일 수 있다. 주입 표면 또는 진입 표면은 주입된 도핑 이온이 반도체 기판 또는 층에 진입하는 (반도체 기판 또는 층)의 표면일 수 있다. (가령 도핑 이온 주입의 범위 영역의 끝에) 도핑 이온의 주입에 의해 형성되는 도핑 영역은, 예컨대, 도핑 이온을 반도체 기판 내에 주입하기 위해 사용되는 주입 표면에 대해 어떤 깊이에 위치될 수 있다.
반도체 기판은 반도체 웨이퍼(semiconductor wafer), 반도체 웨이퍼의 일부 또는 반도체 다이(semiconductor die)일 수 있다. 반도체 기판은 실리콘 기반 기판(가령 실리콘(Si) 기판 또는 실리콘 웨이퍼)일 수 있다. 대안적으로, 반도체 디바이스의 반도체 기판은, 예컨대, 탄화 규소(silicon carbide)(SiC) 기판, 비화 갈륨(gallium arsenide)(GaAs) 기판 또는 질화 갈륨(gallium nitride)(GaN) 기판일 수 있다. 반도체 기판은, 예컨대, 에피택셜(epitaxial) 반도체 기판, 초크랄스키(Czochralski)(CZ) 반도체 기판, 자기(magnetic) CZ 반도체 기판, 또는 부유 영역(float zone) 반도체 기판일 수 있다.
반도체 디바이스는 항복 전압(breakdown voltage) 또는 차단 전압(blocking voltage)이 10V를 넘거나(가령 10 V, 20 V 또는 50 V의 항복 전압), 100V를 넘거나(가령 200 V, 300 V, 400 V 또는 500 V의 항복 전압) 500 V를 넘거나(가령 600 V, 700 V, 800 V 또는 1000 V의 항복 전압) 1000 V를 넘거나(가령 1200 V, 1500 V, 1700 V 또는 2000 V의 항복 전압) 2000 V를 넘는(가령 3.3kV, 또는 4.5kV 또는 6.5kV의 항복 전압) 전력 반도체 디바이스일 수 있다.
일반적인 반도체 공정(가령 주입 및/또는 어닐링)으로써는, 특히 더한 깊이에서 예리한 프로파일(가령 p-n 접합)이 생성될 수 없다. 이것은 고온 활성화 단계 동안 도핑 확산 및 주입 프로파일의 내재적 확장 때문일 수 있다.
방법(100)은 매우 예리하고 깊은 p-n 접합을 생성하기 위해 사용될 수 있다. 예컨대, 매우 예리하고 깊은 p-n 접합이 주입, 용융 레이저 열 어닐링(LTA), 증착(depositing), 주입, 용융 레이저 열 어닐링(LTA) 및 기타 등을 통해 형성될 수 있다. 이 계층화(layering) 공정에서, 요구되거나 원하는 에너지는 LTA에 의해 매우 정확한 정의된 깊이까지 수직으로 도입될 수 있다. 예컨대, 방법(100)은 예리하고 깊은 p-n 접합 도핑 프로파일을 갖는 다이오드 구조, FET 구조 또는 IGBT 구조를 형성하기 위해 사용될 수 있다. 방법(100)은, 예컨대, 고속 스위칭 IGBT 및 다이오드를 위한 극도로 평평한(ultra-flat) 전계 중지 구조 또는 특수한 버퍼(buffer) 구조를 형성하기 위해 또한 사용될 수 있다.
방법(100)은 다층(multi-layer) 배면 이미터 구조를 형성하는 데에 사용될 수 있다. 레이저 어닐링에 의해 다층 배면 이미터 구조를 실현하기 위하여, 용융 깊이가 상이한 여러 레이저 어닐링 공정이 적용될 수 있다. 대안적으로 비용융 및 용융 레이저 어닐링의 조합이 사용될 수 있다. 웨이퍼 표면 근처의 구역 상의 제한된 유효성(effectiveness)은, 예컨대, 도펀트 층 두께를 제한할 수 있다. 이것은, 예컨대, 층의 제한된 치수화(dimensioning)로 이어질 수 있다. 예컨대, 배면 금속화의 스파이킹(spiking)이 문제일 수 있다.
도 2a 내지 도 2f는 반도체 디바이스를 형성하는 방법의 도식적 예시를 도시한다. 예컨대, 도 2a 내지 도 2f는 깊고 예리한 p-n 접합의 생성을 위한 공정 흐름을 도시한다.
도 2a는 반도체 기판(202)의 반도체 도핑 영역(201) 내로의 도펀트의 혼입(211)의 도식적 예시(210)를 도시한다. 도펀트는, 예컨대, 이온 주입에 의해 반도체 기판(202)의 반도체 도핑 영역(201) 내에 혼입될 수 있다. 반도체 기판(202)의 반도체 도핑 영역(201) 내로 혼입된 도펀트는, 예컨대, 도펀트의 활성화 후에 반도체 도핑 영역(201)이 제1 도전 유형을 가지게 할 수 있는 도펀트일 수 있다. 예컨대, 반도체 기판(202)의 반도체 도핑 영역(201) 내에 혼입된 제1 도전 유형을 야기하는 도펀트는 알루미늄 이온, 갈륨 이온 또는 붕소 이온일 수 있다.
제1 도전 유형을 야기하는 도펀트는, 예컨대, 반도체 기판(202)의 진입(또는 주입) 표면(203)으로부터(가령 배면 표면으로부터 또는 전면 표면으로부터) 반도체 기판(202)의 반도체 도핑 영역(201) 내에 혼입될 수 있다.
제1 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이는 1.5㎛ 미만(또는 가령 1.0㎛ 미만, 또는 가령 900nm 미만, 또는 가령 600nm 미만, 또는 가령 400nm 및 1.0㎛ 사이)일 수 있다.
도 2b는 제1 도전 유형을 가지는 반도체 도핑 영역(201)(가령, 형성될 p-n 접합의 제1 접합 도핑 영역)을 형성하기 위한 반도체 기판(202)의 영역의 어닐링(212)의 도식적 예시(220)를 도시한다.
선택적으로, 반도체 기판(202)의 영역의 어닐링(212)은 광 유도 어닐링(가령 레이저 열 어닐링, 또는 가령 플래시 램프 어닐링)에 의해 수행될 수 있다. 대안적으로 또는 선택적으로, 반도체 기판(202)의 영역의 어닐링(212)은, 예컨대, 급속 열 어닐링(rapid thermal annealing)에 의해 수행될 수 있다.
반도체 기판(202)의 영역의 어닐링(212)은 어닐링에 의해 야기되는 어닐링 깊이(또는 용융 깊이)가, 예컨대, 제1 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이와 같거나 이보다 더 크도록 제어될 수 있다.
어닐링(212)은 반도체 기판(202) 내에 혼입된 제1 도전 유형을 야기하는 도펀트가 활성화되고, 따라서 제1 도전 유형을 가지는 반도체 도핑을 형성하게 할 수 있다. 예컨대, 제1 도전 유형을 가지는 반도체 도핑 영역(201)은 p-도핑 영역일 수 있다.
제1 도전 유형을 가지는 반도체 도핑 영역(201)을 형성하기 위한 반도체 기판(202)의 영역의 어닐링(212)은 반도체 도핑 영역(201)에 인접하여 비정질 또는 다결정 반도체 층을 형성하기 전에 수행될 수 있다.
도 2c는 반도체 기판(202) 내에 위치된 제1 도전 유형을 가지는 반도체 도핑 영역(201)에 인접하여 비정질 또는 다결정 반도체 층(204)을 형성하는 것의 도식적 예시(230)를 도시한다.
비정질 또는 다결정 반도체 층(204)은, 예컨대, 반도체 기판(202)의 배면 표면(203)(가령 배면 측방향 표면)에 (또는 그 위에) 형성될 수 있다. 비정질 또는 다결정 반도체 층(204)은, 예컨대, 제1 도전 유형을 가지는 반도체 도핑 영역(201)에 직접적으로 인접하여 형성될 수 있다.
선택적으로, 비정질 또는 다결정 반도체 층(204)은 스퍼터링에 의해 형성될 수 있다. 위 방법은 비정질 또는 다결정 반도체 층(204)을 형성한 후에 그리고 (광 유도 어닐링에 의해) 비정질 또는 다결정 반도체 층을 어닐링하기 전에 수행되는 가스방출 공정을 포함할 수 있다. 가스방출 공정은 비정질 또는 다결정 반도체 층(204) 및/또는 반도체 기판(202)을 600℃ 미만(또는 350℃ 및 400℃ 사이)의 온도에서 가열함으로써 수행될 수 있다. 선택적으로, 가스방출 공정은 10시간 미만(가령, 1시간 내지 4시간 사이) 동안 400℃ 미만의 온도로 진공 환경에서 수행될 수 있다. 선택적으로, 그 공정은 최소의 가스 포유물(gas inclusion)로써 수행될 수 있다. 예컨대, 아르곤(argon)(Ar)이 수소(hydrogen)(H) 대신에 공정 가스로서 사용될 수 있다.
대안적으로, 비정질 또는 다결정 반도체 층(204)은 화학 기상증착(Chemical Vapor Deposition: CVD) 공정에 의해 형성될 수 있다. 예컨대, 비정질 또는 다결정 반도체 층(204)을 형성하기 (또는 성장시키기(grow)) 위한 CVD 공정 후에 그리고 (광 유도 어닐링에 의해) 비정질 또는 다결정 반도체 층을 어닐링하기 전에 가스방출 공정이 수행될 수 있다. 도펀트를 혼입하기 위한 인시츄 도핑(in-situ doping)이 가능할 수 있고, 따라서, 예컨대, 추가적인 주입 공정이 제거될 수 있다.
가스방출 공정과 함께 스퍼터링 또는 CVD에 의한 활성화 층(activation layer)(비정질 또는 다결정 반도체 층(204))을 생성하는 것을 위해 본 문서 내에 기술된 공정 변형은, 예컨대, 활성화 층의 가스방출을 감소시키는 데에 사용될 수 있다. 예컨대, 용융(용융 모드) 레이저 열 어닐링으로 인한 저온 증착된 Si 층으로부터의 가스방출이 감소되거나 회피될 수 있다. 선택적으로, 가스방출 공정은 만일 비용융 모드 레이저 열 어닐링이 비정질 또는 다결정 반도체 층의 어닐링을 위해 사용되는 경우 회피될 수 있다.
도 2d는 비정질 또는 다결정 반도체 층(204) 내로의 도펀트의 혼입(213)의 도식적 예시(240)를 도시한다.
선택적으로, 도펀트는 비정질 또는 다결정 반도체 층(204)을 형성하는 동안(인시츄) 비정질 또는 다결정 반도체 층 내에 혼입될(213) 수 있다. 선택적으로, 도펀트는 비정질 또는 다결정 반도체 층(204)을 형성한 후에 이온 주입에 의해 비정질 또는 다결정 반도체 층(204) 내에 혼입될(213) 수 있다.
비정질 또는 다결정 반도체 층(204) 내에 혼입된 도펀트는, 예컨대, 도펀트의 활성화 후에 비정질 또는 다결정 반도체 층(204)이 제2 도전 유형을 가지게 할 수 있는 도펀트일 수 있다. 예컨대, 제2 도전 유형을 야기하게 반도체 기판(202)의 비정질 또는 다결정 반도체 층(204) 내에 혼입된 도펀트는 반도체 도핑 영역(201)의 제1 도전 유형을 야기하는 도펀트와 상이할 수 있다. 예컨대, 반도체 기판(202)의 비정질 또는 다결정 반도체 층(204) 내에 혼입되어 제2 도전 유형을 야기하는 도펀트는 인(phosphorus), 안티몬 이온, 셀레늄 이온, 질소 또는 비소 도펀트일 수 있다.
제2 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이는 비정질 또는 다결정 반도체 층의 두께와 동일하거나 그보다 더 작거나, 그보다 더 클 수 있다. 예컨대, 제2 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이는 1.0 ㎛ 미만(또는 가령 1.0 ㎛ 미만, 또는 가령 900 nm 미만, 또는 가령 600 nm 미만, 또는 가령 400 nm 및 1.0 ㎛ 사이)일 수 있다.
도 2e는 광 유도 어닐링에 의한(가령 레이저 열 어닐링에 의한, 또는 가령 플래시 램프 어닐링에 의한) 비정질 또는 다결정 반도체 층의 어닐링(214)의 도식적 예시(250)를 도시한다.
광 유도 어닐링(214)은 광 유도 어닐링에 의해 야기되는 어닐링 깊이가 비정질 또는 다결정 반도체 층의 두께와 같거나 그보다 더 크도록 제어될 수 있다. 선택적으로, 광 유도 어닐링(214)은 광 유도 어닐링에 의해 야기되는 어닐링 깊이가, 예컨대, 혼입된 도펀트의 (최대) 침투 깊이와 같도록 (또는 혼입된 도펀트의 최대 침투 깊이보다 5% 넘지 않게 더 크도록) 제어될 수 있다.
비정질 또는 다결정 반도체 층의 어닐링(214)은 비정질 또는 다결정 반도체 층의 적어도 일부를 실질적 단결정 반도체 층으로 변환한다. 추가적으로, 비정질 또는 다결정 반도체 층의 어닐링(214)은 단결정 반도체 층 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역(가령 p-n 접합의 적어도 하나의 제2 접합 도핑 영역)을 형성한다. 예컨대, 제2 도전 유형을 가지는 적어도 하나의 도핑 영역은 n-도핑 영역일 수 있다.
도 2f는 제1 도전 유형을 가지는 반도체 도핑 영역(201)(가령 p-도핑 접합 도핑 영역) 및 제2 도전 유형을 가지는 적어도 하나의 도핑 영역(205)(가령 n-도핑 접합 도핑 영역) 사이에 형성되는 p-n 접합(206)의 도식적 예시(260)를 도시한다.
비정질 또는 다결정 반도체 층의 어닐링은, 적어도 부분적으로는 재결정화된 단결정 반도체 층(207) 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역(205)을 형성한다. 예컨대, 제2 도전 유형을 가지는 적어도 하나의 도핑 영역(205)은 n-도핑 영역일 수 있다.
도 2f에 도시된 바와 같이, p-n 접합(206)은, 예컨대, 단결정 반도체 층(207) 및 제1 도전 유형을 가지는 반도체 도핑 영역(201) 간의 인터페이스에 형성될 수 있다. 이것은 만일 (214 동안에) 반도체 도핑 영역(201) 내에 혼입된 (제2 도전 유형을 야기하는) 도펀트의 도핑 농도가 반도체 도핑 영역(201)의 제1 도전 유형을 야기하는 (211 동안에 혼입된) 도펀트의 도핑 농도 미만인 경우에 발생할 수 있다.
선택적으로 또는 대안적으로, 만일 제2 도전 유형을 야기하는 혼입된 도펀트의 (최대) 침투 깊이가 비정질 또는 다결정 반도체 층의 두께보다 더 큰 경우, 그리고 만일 (214 동안에) 반도체 도핑 영역(201) 내에 혼입된 (제2 도전 유형을 야기하는) 도펀트의 도핑 농도가 반도체 도핑 영역(201)의 제1 도전 유형을 야기하는 (211 동안에 혼입된) 도펀트의 도핑 농도보다 큰(더한) 경우, p-n 접합(206)은 비정질 또는 다결정 반도체 층의 두께보다 더한 깊이에 형성될 수 있다. 예컨대, 제2 도전 유형을 가지는 적어도 하나의 도핑 영역(205)은 비정질 또는 다결정 반도체 층의 두께보다 더한 깊이 내로 연장될 수 있다.
추가 세부사항 및 양상이 위에 또는 아래에 기술된 실시예와 관련하여 언급된다. 도 2a 내지 도 2f에 도시된 실시예는 위에(가령 도 1) 또는 아래에(가령 도 3 내지 도 5b) 기술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양상에 대응하는 하나 이상의 선택적인 추가적 특징을 포함할 수 있다.
도 3은 비정질 또는 다결정 반도체 층의 광 유도 어닐링을 위해 사용될 수 있는 상이한 가능한 레이저 열 어닐링(Laser Thermal Annealing: LTA) 공정 파라미터에 기반하는 p-n 접합의 순 도핑 농도 프로파일(net doping concentration profile)(dopants/㎤)(324) 대 깊이(㎛)(325)의 도해(300)를 도시한다. 도 3은, 예컨대, 상이한 LTA 공정 파라미터에 응하는 비정질 또는 다결정 반도체 층의 용융 깊이, 그리고 상이한 LTA 공정 파라미터로써 예리한 수직 p-n 접합을 형성하는 것을 도시한다.
LTA 공정에서, 비정질 또는 다결정 반도체 층은 복수의 (연속) 어닐링 시간 간격(펄스 간격) 동안 광 유도 어닐링에 의해 어닐링될 수 있다.
제1의 가능한 LTA 공정 파라미터(321)를 사용하여, 레이저에 의해 비정질 또는 다결정 반도체 층에 가해진 제1 에너지 밀도는, 예컨대, 3.6 Joules/㎠일 수 있다. 도 3은 제1 에너지 밀도로써 하나의 어닐링 레이저 펄스가 가해진 후의 도핑 농도(321(1)) 및 제1 에너지 밀도로써 4개의 어닐링 레이저 펄스가 가해진 후의 도핑 농도(321(4))를 도시한다.
제2의 가능한 LTA 공정 파라미터(322)를 사용하여, 레이저에 의해 비정질 또는 다결정 반도체 층에 가해진 제2 에너지 밀도는, 예컨대, 4 Joules/㎠일 수 있다. 도 3은 제2 에너지 밀도로써 하나의 어닐링 레이저 펄스가 가해진 후의 도핑 농도(322(1)) 및 제2 에너지 밀도로써 4개의 에너지 펄스가 가해진 후의 도핑 농도(322(4))를 도시한다.
어닐링 깊이는, 예컨대, 증가하는 에너지 밀도에 따라 (가령 비례적으로) 증가한다. 예컨대, 제2 에너지 밀도로 하나의 레이저 펄스로써 가해진 제2 도전 유형을 가지는 도핑 영역의 수직 치수(0.3 ㎛ 및 0.4 ㎛ 사이)는 제1 에너지 밀도로 하나의 레이저 펄스로써 가해진 제2 도전 유형을 가지는 도핑 영역의 수직 치수(0.2 ㎛ 및 0.3 ㎛ 사이)보다 더 크다.
제2 도전 유형을 가지는 도핑 영역의 수직 치수는, 반도체 디바이스의 진입 또는 주입 표면으로부터, 제2 도전 유형을 가지는 도핑 영역의 도핑 농도가 제2 도전 유형을 가지는 도핑 영역의 최대 도핑 농도의 5% 미만(또는 가령 1% 미만)으로 떨어지는 깊이까지의 (실질적으로 수직인) 거리(또는 거리)일 수 있다. 예컨대, 제1 에너지 밀도로 하나의 레이저 펄스로써 가해진 제2 도전 유형을 가지는 도핑 영역의 수직 치수는 도핑 영역의 도핑 농도가 약 5*1017 dopants/㎤의 최대 도핑 농도의 5% 미만(또는 가령 1% 미만)인 깊이일 수 있다.
가해진 에너지 밀도 각각과 함께, 어닐링 깊이는, 예컨대, 비정질 또는 다결정 반도체 층에 가해진 어닐링 레이저 펄스의 개수가 증가함에 따라 (가령 비례적으로) 증가한다. 나아가, 제2 도전 유형을 가지는 도핑 영역의 수직 치수는 또한, 예컨대, 비정질 또는 다결정 반도체 층에 가해진 어닐링 레이저 펄스의 개수에 따라 (가령 비례적으로) 증가한다.
예컨대, 제1 에너지 밀도로써 4개의 어닐링 레이저 펄스가 가해진 후(321(4)) 제2 도전 유형을 가지는 도핑 영역의 수직 치수(0.4 ㎛ 및 0.5 ㎛ 사이)는 제1 에너지 밀도로써 하나의 어닐링 레이저 펄스가 가해진 후(321(1)) 제2 도전 유형을 가지는 도핑 영역의 수직 치수(0.2 ㎛ 및 0.3 ㎛ 사이)보다 더 크다.
예컨대, 제2 에너지 밀도로써 4개의 어닐링 레이저 펄스가 가해진 후(322(4)) 제2 도전 유형을 가지는 도핑 영역의 수직 치수(0.4 ㎛와 0.5 ㎛ 사이)는 제2 에너지 밀도로써 하나의 어닐링 레이저 펄스가 가해진 후(322(1)) 제2 도전 유형을 가지는 도핑 영역의 수직 치수(0.3 ㎛와 0.4 ㎛ 사이)보다 더 크다.
반도체 기판의 상부 표면 근처의 실리콘(또는 비정질 또는 다결정 실리콘 층)은, 예컨대, 약 400 nm의 깊이까지 레이저의 4 Joules/㎠ 에너지 밀도로써 용융될 수 있다. 이것은, 예컨대, 혼입된 도펀트의 동질 산포(homogeneous spreading)로 이어질 수 있다. LTA는 비정질 또는 다결정 증착된 Si 층을 저온에서 (완전히) 용융시킬 수 있다. 이리하여, 그것은, 예컨대, 단결정성(monocrystallinity)으로써 재결정화될 수 있다. 용융 깊이는, 예컨대, 실리콘의 구조 및 레이저 에너지를 통해 설정될 수 있다. 예컨대, 용융점 1420℃를 가지는 결정 실리콘(crystalline silicon)(c-Si)을 위한 LTA 공정 파라미터는 약 1.7 Joules/㎠일 수 있다. 용융점 1150℃를 가지는 비정질 실리콘(amorphous silicon)(a-Si)을 위한 LTA 공정 파라미터는, 예컨대, 약 0.7 Joules/㎠일 수 있다.
레이저 에너지의 적절한 선택을 통해, 증착된 층만 용융될 수 있거나, 추가적으로 기저(underlying) 기판의 일부가 또한 용융될 수 있다. 용융 LTA 공정의 낮은 온도 버짓에 기반하여, 예컨대, 기저의 용융되지 않은 기판(underlying, non-melted substrate) 내의 도펀트 활성화는 사실상 영향을 받지 않는다. 기술된 방법으로써, 복잡한 도핑 프로파일이 실리콘 증착 및 LTA의 공정을 어떤 횟수로든 반복하는 것을 통해 실현될 수 있다. 그러나, 도핑 프로파일은 낮은 온도 버짓으로 인해 서로 안으로 확산되지 않는다.
추가 세부사항 및 양상이 위에 또는 아래에 기술된 실시예와 관련하여 언급된다. 도 3에 도시된 실시예는 위에(가령 도 1 내지 도 2f) 또는 아래에(가령 도 4a 내지 도 5b) 기술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양상에 대응하는 하나 이상의 선택적인 추가적 특징을 포함할 수 있다.
도 4a는 터널링 유입 절연 게이트 양극성 트랜지스터(TIGT) 구조를 포함하는 반도체 디바이스(400)의 도식적 예시를 도시한다. TIGT 구조의 배면은, 예컨대, 역도통(Reverse Conducting: RC) IGBT를 위한 대안적인 배면일 수 있다.
반도체 디바이스(400)의 TIGT 구조는 제1 도전 유형을 가지는 반도체 도핑 영역(201) 및 제2 도전 유형을 가지는 도핑 영역(205) 사이에 형성된 p-n 접합(206)을 포함할 수 있다.
제2 도전 유형을 가지는 도핑 영역(205)은, 예컨대, 반도체 기판(202)의 측방향 표면에 (또는 가령 배면 표면(203)에) 위치된 TIGT 구조의 (제2) 컬렉터/이미터 영역일 수 있다. 제2 도전 유형을 가지는 도핑 영역(205)은 제2 도전 유형을 가지는 도핑 영역(205) 및 제1 도전 유형을 가지는 반도체 도핑 영역(201) 사이에 형성된 예리한 p-n 접합에 (직접적으로) 인접하여 마련될 수 있다.
제1 도전 유형을 가지는 반도체 도핑 영역(201)은, 예컨대, TIGT 구조의 터널링 영역(또는 터널 층(tunnel layer))일 수 있다. 터널링 영역은, 예컨대, TIGT 구조의 전계 중지 영역(431) 및 제2 도전 유형을 가지는 도핑 영역(205) 사이에 (직접적으로) 마련될 수 있다.
제2 도전 유형을 가지는 도핑 영역(205)은, 예컨대, 1*1017 dopants/㎤ 및 1*1020 dopants/㎤ 사이(또는 가령 1*1018 dopants/㎤ 및 1*1020 dopants/㎤ 사이)의 평균 도핑 농도를 가지는 고농도 도핑 p-유형 영역(highly doped p-type region)(가령 p-이미터/컬렉터)일 수 있다.
제1 도전 유형을 가지는 반도체 도핑 영역(201)은, 예컨대, 1*1017 dopants/㎤ 및 1*1020 dopants/㎤ 사이(또는 가령 1*1018 dopants/㎤ 및 1*1020 dopants/㎤ 사이)의 평균 도핑 농도를 가지는 고농도 도핑 n-유형 영역(highly doped n-type region)(가령 n-이미터/컬렉터)일 수 있다.
만일 TIGT 구조의 (제2) 컬렉터/이미터 영역이 순방향 바이어스된(forward biased) 경우, 정공(432)이 TIGT 구조의 (제2) 컬렉터/이미터 영역(205)으로부터 TIGT 구조의 전계 중지 영역(431) 내로 그리고 TIGT 구조의 드리프트 영역 내로 유입될(injected) 수 있다. 만일 TIGT 구조의 (제2) 컬렉터/이미터 영역이 역방향 바이어스된(reverse biased) 경우, 전자(433)가 TIGT 구조의 (제2) 컬렉터/이미터 영역(205)으로부터 TIGT의 터널링 영역(201) 내로 그리고 TIGT 구조의 드리프트 영역 내로 터널링할(tunnel) 수 있다.
도 4b는 도 4c와 관련하여 기술된 도핑 농도 프로파일에 대응하여 473K에서의 컬렉터 전류 Ic(Amperes)(436) 대 컬렉터-이미터 전압 Vce(Volts)(437)의 도해(420)를 도시한다.
반도체 디바이스(400)의 IGBT 동작에서, 정공이, 예컨대, 고농도 도핑 p-이미터(가령 제2 도전 유형을 가지는 도핑 영역(205))로부터 드리프트 영역 내로 유입될 수 있다. 다이오드 동작에서, 고농도 도핑된 p-영역(가령 제2 도전 유형을 가지는 도핑 영역(205)) 및 n-영역(가령 제1 도전 유형을 가지는 반도체 도핑 영역(201)) 간의 p-n 접합은, 예컨대, 역방향으로 편극화된다(polarized). 만일 p-n 접합에서의 전기장 세기(electric field strength)가 임계치(critical value)에 도달하는 경우, 애벌런치 생성이 일어날 수 있고 전자가 드리프트 영역 내로 유입될 수 있다. 애벌런치 생성을 위한 조건에는 5V를 넘는 전압에서 도달될 수 있어서, 순방향 전압은 엄청나게 커진다. 대역 대 대역 터널링(band to band tunneling)을 통한 전자 유입은 매우 고농도 도핑의 영역의 실현을 통해 상당히 더 낮은 전압 강하에서 발생한다. 그러면, 그 특성은 도 4c에 도시된 바와 같은 IGBT 및 다이오드 사분면 내의 스냅백(snapback) 특성 없이 실현될 수 있다. 두 동작 모드 모두에서, 전체 활성 영역이 사용될 수 있다. 그러므로, 예컨대, 고비용의 배면 리소그래피(lithography)를 면할 수 있다.
TIGT 구조는 역도통 IGBT와 연관된 난제를 방지하거나 줄인다. 역도통 IGBT에 있어서, 컬렉터 측에서의 p 영역(p-유형 컬렉터/이미터)은 n 영역(전계 중지 영역)에 의해 가로막힐(interrupted) 수 있다. n 영역(전계 중지 영역)은 드리프트 영역 내에 전하 캐리어 플라즈마(charge carrier plasma)를 생성하는 역도통 동작(reverse conduction operation)에서 전자를 유입할 수 있다. 그러나, n-영역은 (IGBT 순방향 동작에서) 전면 MOS 셀(cell)로부터 전달된 전자에 컬렉터로의 단극(unipolar) 경로를 제공할 수 있는데, 이는 특히 저전류에서 전하 캐리어 플라즈마의 구축을 막을 수 있다. 이에 대항하기 위하여, p 영역은 충분히 넓어야 한다. 1200V 전압 클래스에서, 스냅백 없는 출력 특성을 위해, 점화 영역(ignition region)은 폭이 적어도 300 ㎛이고, IGBT의 두께(가령 110 ㎛)보다 상당히 더 커야 한다. 그러므로, 활성 영역의 일부는, 예컨대, 다이오드 동작에서 전류 도통(current conduction)을 위해 이용가능하지 않다. 이것은, 예컨대, 특히 강력한 전력 재생 피드백 동작(power regenerative feedback operation)을 갖는 응용에서 그리고/또는 서지 전류 저항(surge current resistance)을 위한 높은 요구사항을 갖는 응용에서 중요할 수 있다.
도 4c는 도핑 농도(dopants/㎤)(434) 대 거리(㎛)(435)의 도해(430)를 도시한다. 예컨대, 도 4c는 반도체 기판의 배면의 수직의 모의실험된 도핑 프로파일(vertical simulated doping profile)을 도시한다.
도 4c에 도시된 바와 같이, (109.8 ㎛ 및 110 ㎛ 사이의 거리에서) 제2 도전 유형을 가지는 도핑 영역(205)의 도핑 농도는, 예컨대, 1*1019 dopants/㎤ 및 1*1020 dopants/㎤ 사이에 있을 수 있다. (x= 109.7 ㎛ 및 x= 109.8 ㎛ 사이의 거리에서) 제1 도전 유형을 가지는 반도체 도핑 영역(201)의 도핑 농도는, 예컨대, 약 1*1019 dopants/㎤일 수 있다. (x= 109.7 ㎛ 미만의 거리에서) 제1 도전 유형을 가지는 전계 중지 영역(431)의 도핑 농도는, 예컨대, 1*1015 dopants/㎤ 미만일 수 있다. (제2) 컬렉터/이미터 접촉 구조(가령 컬렉터 접촉부)가, 예컨대, x= 110 ㎛에서 반도체 기판의 배면 표면에 위치될 수 있다. 거리 x는, 예컨대, 반도체 기판의 전면 표면으로부터 측정될 수 있다.
추가 세부사항 및 양상이 위에 또는 아래에 기술된 실시예와 관련하여 언급된다. 도 4a 내지 도 4c에 도시된 실시예는 위에(가령 도 1 내지 도 3) 또는 아래에(가령 도 5a 내지 도 5b) 기술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양상에 대응하는 하나 이상의 선택적인 추가적 특징을 포함할 수 있다.
도 5a는 배면 정공의 제어된 유입(Controlled Injection of Backside Holes: CIBH) 다이오드 구조를 포함하는 반도체 디바이스(500)의 도식적 예시를 도시한다.
반도체 디바이스(500)는 반도체 기판(202) 내에 측방향으로 분포된 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201)을 포함할 수 있다. 예컨대, 복수의 반도체 도핑 영역(201)은 반도체 기판(202)의 (배면) 표면(203)을 따라 측방향으로 분포될 수 있다. 선택적으로, 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201)은 반도체 디바이스(500)의 전계 중지 영역(531) 내에 측방향으로 분포될 수 있다. 전계 중지 영역(531)의 부분은 반도체 기판(202)의 (배면) 표면(203)에, 측방향으로 분포된 복수의 반도체 도핑 영역(201) 사이에 (측방향으로) 위치될 수 있다. 대안적으로 또는 선택적으로, 복수의 반도체 도핑 영역(201)은 반도체 디바이스의 다이오드 구조 또는 FET 구조의 전계 중지 영역(531)에 의해 반도체 디바이스의 다이오드 구조 또는 FET 구조의 드리프트 영역으로부터 분리될 수 있다. 예컨대, 전계 중지 영역(531)은 복수의 반도체 도핑 영역(201) 및 드리프트 영역 사이에 위치될 수 있다. 선택적으로, (드리프트 영역의 농도와 유사한 농도를 가지는) 저농도 도핑 영역이 다이오드 구조 또는 FET 구조의 전계 중지 영역(531) 및 복수의 반도체 도핑 영역(201) 사이에 위치될 수 있다. 선택적으로, 저농도 도핑 영역의 부분은, 예컨대, 측방향으로 분포된 복수의 반도체 도핑 영역(201) 사이에 (측방향으로) 위치될 수 있다.
제2 도전 유형을 가지는 도핑 영역(205)은 CIBH 다이오드 구조의 (제2) 양극/음극 영역일 수 있다. 제2 도전 유형을 가지는 도핑 영역(205)은 반도체 기판(202)의 (배면) 표면(203)에 위치될 수 있다. 제2 도전 유형을 가지는 도핑 영역(205)은 CIBH 다이오드 구조의 전계 중지 영역(531) 내부에 측방향으로 분포된 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201)에 인접하여 형성될 수 있다. 예컨대, 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201)은 제2 도전 유형을 가지는 도핑 영역(205) 및 CIBH 다이오드 구조의 전계 중지 영역(531) 사이에 위치될 수 있다.
CIBH 다이오드 구조는 반도체 기판(202)의 반대되는 측방향 표면(543)(전면 표면)에 위치된 CIBH 다이오드 구조(500)의 제1 양극/음극 영역(542) 및 전계 중지 영역(531) 사이에 위치된 드리프트 영역(541)을 더 포함할 수 있다. 드리프트 영역(541)은, 예컨대, 전계 중지 영역(531)에 그리고 다이오드 구조(500)의 제1 양극/음극 영역(542)에 (직접적으로) 인접하여 마련될 수 있다.
선택적으로, 예컨대, 전계 중지 영역(531)은 n-유형 도핑 영역(n-type doped region)일 수 있고, 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201)은 p-유형 도핑 고도(p-type doped island)일 수 있고 제2 도전 유형을 가지는 도핑 영역(205)은 고농도 도핑 n-유형 도핑 이미터 영역일 수 있다.
환류 다이오드(free-wheeling diode) 전환(commuting)의 유연도(softness)를 개선하기 위하여, n-도핑 배면 이미터는 p-도핑 층 상에 (또는 하나 이상의 p-도핑 고도(island) 또는 구조 상에) 형성될 수 있다. 다이오드 구조는 처리된 웨이퍼 내에 (가령 6인치(inch) 직경 웨이퍼 또는 더 큰 웨이퍼 상에) 긴 얇은 웨이퍼 공정 중에 형성될 수 있다. 이 공정에서, p-도핑은 n-도핑 이미터보다, 종래의 오븐(oven) 공정을 통해 더 깊은 데에 확산된다. 8 인치 직경 웨이퍼로의 이 공정의 전이(transfer)는 짧고 굵은 웨이퍼 공정에 레이저 어닐링에 의한 배면 도핑 층(back side doping layer)의 활성화를 제공한다. 예컨대, 종래의 오븐 공정으로써 도펀트를 활성화하는 것은 여기서는 가능하지 않다. CIBH 다이오드 구조 또는 p-고도 구조(p-island structure)는, 예컨대, 3.3kV EC3 다이오드로써 실현될 수 있다.
선택적으로, 반도체 디바이스(500)는 IGBT 구조를 포함할 수 있다. IGBT 구조는 전계 중지 영역 내에 측방향으로 분포된 제2 도전 유형을 가지는 복수의 반도체 도핑 영역을 포함하는 활성 CIBH 배면 구조를 또한 포함할 수 있다. 예컨대, IGBT 구조에서 p-도핑 층(또는 복수의 p-도핑 구조)은, 예컨대, IGBT 구조의 n-버퍼 (전계 중지) 영역 내에 위치될 수 있다.
도 5b는 반도체 디바이스(500)의 일부의 도핑 농도(dopants/㎤)(551) 대 거리(㎛)(552)의 도해(520)를 도시한다. 예를 들어, 도 5b는, 예컨대, CIBH 구조를 갖는 환류 다이오드의 디바이스 배면의 도식적 횡단면 및 도핑 프로파일을 도시한다.
선(553)은, 예컨대, 전계 중지 영역(531)의 도핑 농도 프로파일을 도시한다. 전계 중지 영역(531)은 복수의 반도체 도핑 영역(201)에 대해 반대되는 도전 유형을 가질 수 있다. 예를 들어, 전계 중지 영역(531)은, 예컨대, 1*1014 dopants/㎤ 및 1*1018 dopants/㎤ 사이(또는 가령 1*1014 dopants/㎤ 및 1*1016 dopants/㎤ 사이)의 평균 도핑 농도를 가지는 n-유형 도핑 영역일 수 있다.
선(554)은, 예컨대, 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201) 중의 반도체 도핑 영역(201)(가령 p-유형 고도(p-type island))의 도핑 농도 프로파일을 도시한다. 제1 도전 유형을 가지는 복수의 반도체 도핑 영역(201)은, 예컨대, 1*1016 dopants/㎤ 및 1*1018 dopants/㎤ 사이(또는 가령 1*1017 dopants/㎤ 및 1*1018 dopants/㎤ 사이)의 평균 도핑 농도를 가지는 p-유형 도핑 고도일 수 있다. 제1 도전 유형을 가지는 반도체 도핑 영역(201)의 최대 도핑 농도는, 예컨대, 전계 중지 영역(531)의 최대 도핑 농도보다 더 클 수 있다.
선(555)은, 예컨대, 제2 도전 유형을 가지는 도핑 영역(205)의 도핑 농도 프로파일을 도시한다. 제2 도전 유형을 가지는 도핑 영역(205)은, 예컨대, 1*1017 dopants/㎤와 1*1020 dopants/㎤ 사이(또는 가령 1*1018 dopants/㎤와 1*1020 dopants/㎤ 사이)의 평균 도핑 농도를 가지는 고농도 도핑 n-유형 도핑 이미터일 수 있다. 제2 도전 유형을 가지는 도핑 영역(205)의 최대 도핑 농도는, 예컨대, 제1 도전 유형을 가지는 반도체 도핑 영역(201)의 최대 도핑 농도보다 더 클 수 있다.
추가 세부사항 및 양상이 위에 또는 아래에 기술된 실시예와 관련하여 언급된다. 도 5a 및 도 5b에 도시된 실시예는 위에(가령 도 1 내지 도 4c) 또는 아래에 기술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양상에 대응하는 하나 이상의 선택적인 추가적 특징을 포함할 수 있다.
다양한 예는, 예컨대, 깊고 예리한 p-n 접합을 실현하는 것에 관련된다. 다양한 예는, 예컨대, 복잡한 도핑 프로파일을 (가령 얇은 웨이퍼 컴포넌트의 배면 상에) 생성하기 위한, 그리고 특히 깊고, 수직이며, 매우 예리한 p-n 접합을 생성하기 위한 공정 방법에 관련된다.
다양한 예는, 프로그램이 컴퓨터 또는 프로세서 상에서 실행되는 경우, 본 문서 내에 (가령 도 1 내지 도 5b에) 기술된 방법을 수행하기 위한 프로그램 코드를 가지는 프로그램이 저장된 컴퓨터 판독가능 저장 매체(computer readable storage medium)에 관련된다.
하나 이상의 구체적 예와 관련하여 언급된 양상 및 특징(가령 비정질 또는 다결정 반도체 층, 반도체 디바이스, 반도체 디바이스 구조, 반도체 기판, 제1 도전 유형을 가지는 반도체 도핑 영역, 제2 도전 유형을 가지는 적어도 하나의 도핑 영역, 단결정 반도체 층, p-n 접합, 광 유도 어닐링, 플래시 램프 어닐링, 어닐링 깊이, 침투 깊이)은 다른 예의 하나 이상의 양상 및 특징과 조합될 수 있다.
당 개시의 몇몇 예가 아래에 기술된다.
예 1. 반도체 디바이스를 형성하는 방법으로서, 상기 방법은,
반도체 기판 내에 위치된 제1 도전 유형을 가지는 적어도 하나의 반도체 도핑 영역에 인접하여 비정질 또는 다결정 반도체 층을 형성하는 단계와,
상기 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 그 후에, 상기 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 단계와,
상기 비정질 또는 다결정 반도체 층을 어닐링하여, 상기 비정질 또는 다결정 반도체 층의 적어도 일부를 실질적 단결정 반도체 층으로 변환하고 상기 단결정 반도체 층 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역을 형성하여, 상기 제1 도전 유형을 가지는 상기 적어도 하나의 반도체 도핑 영역 및 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역 간에 p-n 접합이 형성되게 하는 단계를 포함함.
예 2. 예 1에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층의 두께는 500 nm 미만임.
예 3. 예 1 내지 예 2의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층 내에 혼입된 상기 도펀트는 인, 안티몬, 셀레늄, 질소 또는 비소 도펀트임.
예 4. 예 1 내지 예 3의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층 내에 혼입된 상기 도펀트는 붕소, 알루미늄 또는 갈륨 도펀트임.
예 5. 예 1 내지 예 4의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층은 광 유도 어닐링에 의해 어닐링됨.
예 6. 예 1 내지 예 5의 임의의 조합에 따른 방법으로서, 상기 광 유도 어닐링에 의해 야기되는 어닐링 깊이가 상기 비정질 또는 다결정 반도체 층의 두께 이상이 되도록 상기 광 유도 어닐링이 제어됨.
예 7. 예 1 내지 예 6의 임의의 조합에 따른 방법으로서, 상기 광 유도 어닐링은 레이저 열 어닐링 또는 플래시 램프 어닐링에 의해 수행됨.
예 8. 예 1 내지 예 7의 임의의 조합에 따른 방법으로서, 상기 광 유도 어닐링에 의해 상기 비정질 또는 다결정 반도체 층에 가해진 에너지 밀도는 0.5 Joules/㎠와 10 Joules/㎠ 사이에 있음.
예 9. 예 1 내지 예 8의 임의의 조합에 따른 방법으로서, 상기 광 유도 어닐링은 10 ms당 적어도 500 ℃의 비율로 어닐링 깊이 내에서 상기 비정질 또는 다결정 반도체 층을 가열하도록 제어됨.
예 10. 예 1 내지 예 9의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층은 복수의 어닐링 시간 간격 동안 상기 광 유도 어닐링에 의해 어닐링되어 상기 적어도 하나의 도핑 영역을 형성함.
예 11. 예 1 내지 예 10의 임의의 조합에 따른 방법으로서, 상기 적어도 하나의 반도체 도핑 영역 내에 혼입된 상기 도펀트의 도핑 농도가 상기 적어도 하나의 반도체 도핑 영역의 상기 제1 도전 유형을 야기하는 도펀트의 도핑 농도보다 더 큰 경우 그리고 상기 광 유도 어닐링에 의해 야기된 어닐링 깊이가 상기 비정질 또는 다결정 반도체 층의 두께보다 더 큰 경우, 상기 p-n 접합은 상기 비정질 또는 다결정 반도체 층의 두께보다 더 큰 깊이에서 형성됨.
예 12. 예 1 내지 예 11의 임의의 조합에 따른 방법으로서, 상기 적어도 하나의 반도체 도핑 영역 내에 혼입된 상기 도펀트의 도핑 농도가 상기 적어도 하나의 반도체 도핑 영역의 상기 제1 도전 유형을 야기하는 도펀트의 도핑 농도보다 더 작은 경우 그리고 상기 광 유도 어닐링에 의해 야기된 어닐링 깊이가 상기 비정질 또는 다결정 반도체 층의 두께와 적어도 같은 경우, 상기 p-n 접합은 상기 제1 도전 유형을 가지는 상기 적어도 하나의 반도체 도핑 영역과 상기 단결정 반도체 층 사이의 인터페이스에 형성됨.
예 13. 예 1 내지 예 12의 임의의 조합에 따른 방법으로서, 상기 도펀트의 혼입 후에 상기 비정질 또는 다결정 반도체 층의 두께 이하인 깊이에 상기 혼입된 도펀트의 과반이 위치됨.
예 14. 예 1 내지 예 13의 임의의 조합에 따른 방법으로서, 상기 도펀트는, 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역의 도핑 농도가 적어도 1*1017 dopants/㎤이 되도록, 상기 비정질 또는 다결정 반도체 층 내에 혼입됨.
예 15. 예 1 내지 예 14의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층은 상기 반도체 기판의 배면에 형성됨.
예 16. 예 1 내지 예 15의 임의의 조합에 따른 방법으로서,
상기 실질적 단결정 반도체 층에 인접하여 제2 비정질 또는 다결정 반도체 층을 형성하는 단계와,
상기 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 후에, 위 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 단계와,
상기 제2 비정질 또는 다결정 반도체 층을 어닐링하여, 상기 제2 비정질 또는 다결정 반도체 층의 적어도 일부를 제2 실질적 단결정 반도체 층으로 변환하고 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역을 상기 단결정 반도체 층 내로 확대하는 단계를 포함함.
예 17. 예 1 내지 예 16의 임의의 조합에 따른 방법으로서,
상기 실질적 단결정 반도체 층에 인접하여 제2 비정질 또는 다결정 반도체 층을 형성하는 단계와,
상기 제2 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 후에 상기 제2 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 단계와,
상기 제2 비정질 또는 다결정 반도체 층을 어닐링하여, 상기 제2 비정질 또는 다결정 반도체 층의 적어도 일부를 제2 실질적 단결정 반도체 층으로 변환하고 상기 제2 실질적 단결정 반도체 층 내에 상기 제1 도전 유형을 가지는 적어도 하나의 제2 도핑 영역을 형성하여, 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역과 상기 제1 도전 유형을 가지는 상기 적어도 하나의 제2 도핑 영역 사이에 제2 p-n 접합이 형성되게 하는 단계를 포함함.
예 18. 예 1 내지 예 17의 임의의 조합에 따른 방법으로서, 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역은 전계 효과 트랜지스터 구조의 소스/드레인 또는 컬렉터/이미터 영역이고/이거나, 다이오드 구조의 양극/음극 영역임.
예 19. 예 1 내지 예 18의 임의의 조합에 따른 방법으로서, 상기 제1 도전 유형을 가지는 상기 적어도 하나의 반도체 도핑 영역은 전계 효과 트랜지스터 구조 또는 다이오드 구조의 드리프트 영역 또는 전계 중지 영역이거나, 터널링 유입 절연 게이트 양극성 트랜지스터의 터널링 영역임.
예 20. 예 1 내지 예 19의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층은 상기 제1 도전 유형을 가지는 복수의 측방향 분포(laterally distributed) 반도체 도핑 영역에 인접하여 형성되되, 상기 복수의 측방향 분포 반도체 도핑 영역은 다이오드 구조 또는 전계 효과 트랜지스터 구조의 전계 중지 영역에 의해 상기 다이오드 구조 또는 상기 전계 효과 트랜지스터 구조의 드리프트 영역에서 분리됨.
예 21. 예 1 내지 예 20의 임의의 조합에 따른 방법으로서, 상기 도펀트는 마스킹 구조를 통해 상기 비정질 또는 다결정 반도체 층 내에 혼입되어 상기 비정질 또는 다결정 반도체 층 내에 복수의 도핑 영역을 형성함.
예 22. 예 1 내지 예 21의 임의의 조합에 따른 방법으로서, 상기 비정질 또는 다결정 반도체 층으로부터 가스방출이 일어나도록 상기 비정질 또는 다결정 반도체 층을 어닐링하기 전에 상기 비정질 또는 다결정 반도체 층을 가열하는 단계를 더 포함함.
예시적 실시예는, 컴퓨터 프로그램이 컴퓨터 또는 프로세서 상에서 실행되는 경우, 위의 방법 중 하나를 수행하기 위한 프로그램 코드를 가지는 컴퓨터 프로그램을 또한 제공할 수 있다. 당업자는 프로그래밍된(programmed) 컴퓨터에 의해 다양한 전술된 방법의 행위가 수행될 수 있음을 쉽게 인식할 것이다. 본 문서에서, 몇몇 예시적 실시예는, 머신 또는 컴퓨터 판독가능하고 명령어의 머신 실행가능(machine-executable) 또는 컴퓨터 실행가능(computer-executable) 프로그램을 인코딩하는 프로그램 저장 디바이스, 가령 디지털 데이터 저장 매체를 포섭하도록 또한 의도되는데, 명령어는 전술된 방법의 행위 중 일부 또는 전부를 수행한다. 프로그램 저장 디바이스는, 가령, 디지털 메모리, 자기 저장 매체, 예를 들어 자기 디스크 및 자기 테이프, 하드 드라이브, 또는 광학적으로 판독가능한(optically readable) 디지털 데이터 저장 매체일 수 있다. 추가의 예시적 실시예는 전술된 방법의 행위를 수행하도록 프로그래밍된 컴퓨터 또는, 전술된 방법의 행위를 수행하도록 프로그래밍된 (필드) 프로그램가능 로직 어레이((Field) Programmable Logic Array: (F)PLA) 또는 (필드) 프로그램가능 게이트 어레이((Field) Programmable Gate Array: (F)PGA)를 포섭하도록 또한 의도된다.
설명 및 도면은 당 개시의 원리를 예시할 뿐이다. 그러므로, 비록 본 문서에 명시적으로 기술되거나 도시되지는 않지만, 당 개시의 원리를 실체화하고 그것의 사상 및 범주 내에 포함되는 다양한 구성을 당업자가 안출하는 것이 가능할 것임이 인식될 것이다. 나아가, 본 문서에 상술된 모든 예는 주로 업계를 발전시키는 데에 발명자(들)가 기여한 개념 및 당 개시의 원리를 독자가 이해하는 것을 도우려는 교육적 목적만을 위한 것이도록 분명히 의도되며, 그러한 구체적으로 상술된 예 및 조건에 대한 한정이 없는 것으로 해석되어야 한다. 더욱이, 당 개시의 원리, 양상 및 실시예를, 또 곁들여 이의 구체적 예를 상술하는 본 문서 내의 모든 진술은, 이의 균등물을 망라하도록 의도된다.
(어떤 기능을 수행하는) "... 위한 수단"(means for ...)으로 표기된 기능적 블록은 각각 어떤 기능을 수행하도록 구성된 회로를 포함하는 기능적 블록으로서 이해될 것이다. 그러므로, "무엇을 위한 수단"은 "무엇에 적합한 또는 무엇을 하도록 구성된 수단"으로 이해되어도 좋다. 그러므로, 어떤 기능을 수행하도록 구성된 수단은, 그러한 수단이 반드시 (주어진 순간(time instant)에) 그 기능을 수행하고 있음을 시사하지는 않는다.
본 문서 내의 임의의 블록 도해는 당 개시의 원리를 실체화하는 예시적인 회로의 개념도를 나타냄이 당업자에 의해 인식되어야 한다. 유사하게, 임의의 흐름도, 흐름 도해, 상태 천이(state transition) 도해, 의사 코드(pseudo code) 및 유사한 것은, 컴퓨터 판독가능 매체 내에 실질적으로 나타내어지고 컴퓨터 또는 프로세서에 의해 그와 같이 실행될 수 있는 다양한 프로세스를, 그러한 컴퓨터 또는 프로세스가 명시적으로 도시되든 그렇지 않든 나타낸다는 점이 인식될 것이다.
나아가, 이하의 청구항은 상세한 설명 내에 이로써 포함되는데, 각각의 청구항은 별개의 실시예로서 자립할 수 있다. 각각의 청구항이 별개의 실시예로서 자립할 수 있으나, - 비록 종속 청구항은 청구범위에서 하나 이상의 다른 청구항과의 특정 조합을 나타낼 수 있지만 - 다른 실시예는 종속 청구항과 각각의 다른 종속 또는 독립 청구항의 대상물(subject matter)과의 조합을 또한 포함할 수 있다는 점에 유의하여야 한다. 그러한 조합은 특정 조합이 의도되지 않는다고 진술되지 않는 한 본 문서에 제안된 것이다. 나아가, 또한 청구항의 특징을 임의의 다른 독립 청구항에 대해, 설령 이 청구항이 직접적으로, 독립 청구항에 종속적이게 되지 않은 경우에도 포함하도록 의도된다.
명세서 내에 또는 청구항 내에 개시된 방법은 이들 방법의 각개의 행위 각각을 수행하기 위한 수단을 가지는 디바이스에 의해 구현될 수 있음에 또한 유의하여야 한다.
또한, 명세서 또는 청구항 내에 개시된 여러 행위 또는 기능의 개시는 특정 순서 내에 있는 것으로 해석되지 않을 수 있음이 이해되어야 한다. 따라서, 여러 행위 또는 기능의 개시는 그러한 행위 또는 기능이 기술적 이유로 상호교환할 수 없지 않는 한 이것들을 특정한 순서에 한정하지 않을 것이다. 나아가, 몇몇 실시예에서, 단일 행위는 여러 하위 행위를 포함할 수 있거나 여러 하위 행위로 나뉠 수 있다. 그러한 하위 행위는 명시적으로 배제되지 않는 한 이 단일 행위의 개시의 일부이고 포함될 수 있다.

Claims (22)

  1. 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판 내에 위치된 제1 도전 유형(conductivity type)을 가지는 적어도 하나의 반도체 도핑 영역에 인접하여 비정질(amorphous) 또는 다결정(polycrystalline) 반도체 층을 형성하는 단계와,
    상기 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 그 후에, 상기 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는(incorporating) 단계와,
    상기 비정질 또는 다결정 반도체 층을 어닐링하여(annealing), 상기 비정질 또는 다결정 반도체 층의 적어도 일부를 단결정(monocrystalline) 반도체 층으로 변환하고 상기 단결정 반도체 층 내에 제2 도전 유형을 가지는 적어도 하나의 도핑 영역을 형성하여, 상기 제1 도전 유형을 가지는 상기 적어도 하나의 반도체 도핑 영역과 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역 사이에 p-n 접합이 형성되게 하는 단계를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층의 두께는 500 nm 미만인
    방법.
  3. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층 내에 혼입된 상기 도펀트는 인(phosphorus), 안티몬(antimony), 셀레늄(selenium), 질소(nitrogen) 또는 비소(arsenic) 도펀트인
    방법.
  4. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층 내에 혼입된 상기 도펀트는 붕소(boron), 알루미늄(aluminum) 또는 갈륨(gallium) 도펀트인
    방법.
  5. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층은 광 유도 어닐링(light induced annealing)에 의해 어닐링되는
    방법.
  6. 제5항에 있어서,
    상기 광 유도 어닐링에 의해 야기되는 어닐링 깊이(annealing depth)가 상기 비정질 또는 다결정 반도체 층의 두께 이상이 되도록 상기 광 유도 어닐링이 제어되는
    방법.
  7. 제5항에 있어서,
    상기 광 유도 어닐링은 레이저 열 어닐링(laser thermal annealing) 또는 플래시 램프 어닐링(flash lamp annealing)에 의해 수행되는
    방법.
  8. 제5항에 있어서,
    상기 광 유도 어닐링에 의해 상기 비정질 또는 다결정 반도체 층에 가해진 에너지 밀도는 0.5 Joules/㎠(Joules per ㎠)와 10 Joules/㎠ 사이인
    방법.
  9. 제5항에 있어서,
    상기 광 유도 어닐링은 10 밀리초(ms)당 적어도 500 ℃의 비율(rate)로 어닐링 깊이 내에서 상기 비정질 또는 다결정 반도체 층을 가열하도록 제어되는
    방법.
  10. 제5항에 있어서,
    상기 비정질 또는 다결정 반도체 층은 복수의 어닐링 시간 간격 동안 상기 광 유도 어닐링에 의해 어닐링되어 상기 적어도 하나의 도핑 영역을 형성하는
    방법.
  11. 제5항에 있어서,
    상기 적어도 하나의 반도체 도핑 영역 내에 혼입된 상기 도펀트의 도핑 농도(doping concentration)가 상기 적어도 하나의 반도체 도핑 영역의 상기 제1 도전 유형을 야기하는 도펀트의 도핑 농도보다 더 큰 경우 그리고 상기 광 유도 어닐링에 의해 야기된 어닐링 깊이가 상기 비정질 또는 다결정 반도체 층의 두께보다 더 큰 경우, 상기 p-n 접합은 상기 비정질 또는 다결정 반도체 층의 두께보다 더 큰 깊이에서 형성되는
    방법.
  12. 제5항에 있어서,
    상기 적어도 하나의 반도체 도핑 영역 내에 혼입된 상기 도펀트의 도핑 농도가 상기 적어도 하나의 반도체 도핑 영역의 상기 제1 도전 유형을 야기하는 도펀트의 도핑 농도보다 더 작은 경우 그리고 상기 광 유도 어닐링에 의해 야기된 어닐링 깊이가 상기 비정질 또는 다결정 반도체 층의 두께와 적어도 같은 경우, 상기 p-n 접합은 상기 제1 도전 유형을 가지는 상기 적어도 하나의 반도체 도핑 영역과 상기 단결정 반도체 층 사이의 인터페이스(interface)에 형성되는
    방법.
  13. 제1항에 있어서,
    상기 도펀트의 상기 혼입 후에 상기 비정질 또는 다결정 반도체 층의 두께 이하인 깊이에 상기 혼입된 도펀트의 과반(more than 50%)이 위치되는
    방법.
  14. 제1항에 있어서,
    상기 도펀트는, 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역의 도핑 농도가 적어도 1*1017 dopants/㎤(dopants per ㎤)이 되도록, 상기 비정질 또는 다결정 반도체 층 내에 혼입되는
    방법.
  15. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층은 상기 반도체 기판의 배면(back side)에 형성되는
    방법.
  16. 제1항에 있어서,
    상기 단결정 반도체 층에 인접하여 제2 비정질 또는 다결정 반도체 층을 형성하는 단계와,
    상기 제2 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 후에, 상기 제2 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 단계와,
    상기 제2 비정질 또는 다결정 반도체 층을 어닐링하여, 상기 제2 비정질 또는 다결정 반도체 층의 적어도 일부를 제2 단결정 반도체 층으로 변환하고 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역을 상기 제 2 단결정 반도체 층 내로 확대하는 단계를 포함하는
    방법.
  17. 제1항에 있어서,
    상기 단결정 반도체 층에 인접하여 제2 비정질 또는 다결정 반도체 층을 형성하는 단계와,
    상기 제2 비정질 또는 다결정 반도체 층을 형성하는 동안 또는 그 후에 상기 제2 비정질 또는 다결정 반도체 층 내에 도펀트를 혼입하는 단계와,
    상기 제2 비정질 또는 다결정 반도체 층을 어닐링하여, 상기 제2 비정질 또는 다결정 반도체 층의 적어도 일부를 제2 단결정 반도체 층으로 변환하고 상기 제2 단결정 반도체 층 내에 상기 제1 도전 유형을 가지는 적어도 하나의 제2 도핑 영역을 형성하여, 상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역과 상기 제1 도전 유형을 가지는 상기 적어도 하나의 제2 도핑 영역 사이에 제2 p-n 접합이 형성되게 하는 단계를 포함하는
    방법.
  18. 제1항에 있어서,
    상기 제2 도전 유형을 가지는 상기 적어도 하나의 도핑 영역은 전계 효과 트랜지스터(field effect transistor) 구조의 소스(source)/드레인(drain) 또는 컬렉터(collector)/이미터(emitter) 영역이거나, 다이오드(diode) 구조의 양극(anode)/음극(cathode) 영역인
    방법.
  19. 제1항에 있어서,
    상기 제1 도전 유형을 가지는 상기 적어도 하나의 반도체 도핑 영역은 전계 효과 트랜지스터 구조 또는 다이오드 구조의 드리프트(drift) 영역 또는 전계 중지(field stop) 영역이거나, 터널링 유입 절연 게이트 양극성 트랜지스터(tunneling injection insulated gate bipolar transistor)의 터널링 영역인
    방법.
  20. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층은 상기 제1 도전 유형을 가지는 복수의 측방향 분포(laterally distributed) 반도체 도핑 영역에 인접하여 형성되되, 상기 복수의 측방향 분포 반도체 도핑 영역은 다이오드 구조 또는 전계 효과 트랜지스터 구조의 전계 중지 영역에 의해 상기 다이오드 구조 또는 상기 전계 효과 트랜지스터 구조의 드리프트 영역에서 분리된
    방법.
  21. 제1항에 있어서,
    상기 도펀트는 마스킹 구조(masking structure)를 통해 상기 비정질 또는 다결정 반도체 층 내에 혼입되어 상기 비정질 또는 다결정 반도체 층 내에 복수의 도핑 영역을 형성하는
    방법.
  22. 제1항에 있어서,
    상기 비정질 또는 다결정 반도체 층으로부터 가스방출(outgassing)이 일어나도록 상기 비정질 또는 다결정 반도체 층을 어닐링하기 전에 상기 비정질 또는 다결정 반도체 층을 가열하는 단계를 더 포함하는
    방법.
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