DE112013007163T5 - Halbleitervorrichtung - Google Patents

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Fumihito MASUOKA
Katsumi Nakamura
Akito Nishii
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Abstract

Eine p-Typ-Anodenschicht (2) ist auf einer oberen Oberfläche einer n–-Typ-Drift-Schicht (1) vorgesehen. Eine n-Typ-Kathodenschicht (3) ist auf einer unteren Oberfläche der n–-Typ-Drift-Schicht (1) vorgesehen. Eine n-Typ-Pufferschicht (4) ist zwischen der n–-Typ-Drift-Schicht (1) und der n-Typ-Kathodenschicht (3) vorgesehen. Eine höchste Störstellenkonzentration in der n-Typ-Pufferschicht (4) ist höher als die in der n–-Typ-Drift-Schicht (1) und geringer als die in der n-Typ-Kathodenschicht (3). Ein Gradient einer Ladungsträgerkonzentration an einer Verbindung zwischen der n–-Typ-Drift-Schicht (1) und der n-Typ-Pufferschicht (4) ist 20 bis 2000 cm–4.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung wie eine Diode zur Verwendung in einem Leistungsmodul mit hoher Spannungsfestigkeit (≥ 600 V).
  • Stand der Technik
  • Seit Beginn der Halbleitertechnologie in den 1950-er Jahren sind verschiedene Untersuchungen über eine Hochfrequenzschwingungserscheinung (siehe zum Beispiel Nicht-Patentliteratur 1) und eine Ausfallerscheinung (siehe zum Beispiel Nicht-Patentliteratur 2) in einer Si-basierten p-i-n-Diode durchgeführt worden. Diese Erscheinungen in Leistungsvorrichtungen, die für einen Betrieb bei zunehmend höheren Geschwindigkeiten funktionsfähig sind, führen zu Fehlverhalten von umgebenden Schaltungen und Stromstoßausfällen der Vorrichtungen. In den vergangenen Jahren haben diese Erscheinungen wieder Aufmerksamkeit erregt (siehe zum Beispiel, Nicht-Patentliteratur 3).
  • Es ist bekannt, dass in einer Hochgeschwindigkeits-Erholungs-Diode diese Erscheinungen unter harten Erholungsbedingungen bemerkbar sind, wie einer hohen Vcc, einer hohen Verdrahtungsinduktivität (Ls), einer geringen Betriebstemperatur und einer niedrigen Stromdichte (JA) (siehe zum Beispiel Nicht-Patentliteratur 5 und 11). Lösungen für das vorstehend beschriebene Problem mit Hochgeschwindigkeits-Erholungs-Dioden sind durch Ermöglichen von ”Soft-Recovery” erzielt worden, z. B. durch Einsetzen einer dicken n–-Typ-Drift-Schicht oder einer dicken n-Typ-Pufferschicht und durch Anwenden einer Lebensdauersteuerungstechnik (siehe zum Beispiel Nicht-Patentliteratur 5 bis 7). Diese Verfahren bringen jedoch Kompromisse zwischen EMI-(elektromagnetische Kompatibilitäts-)Störungen, der Ausfalltoleranz und dem totalen Verlust mit sich, und es ist schwierig, ein hohes Maß an Kompatibilität zwischen ihnen sicherzustellen.
  • Andererseits sind die Haupteigenschaften von Dioden durch Maßnahmen bemerkenswert verbessert worden, bei denen Dioden eine p+-Typ-Schicht in ihren rückseitigen Oberflächen aufweisen (siehe zum Beispiel Nicht-Patentliteratur 4, 8 und 9), einschließlich RFC-Dioden (siehe zum Beispiel Nicht-Patentliteratur 10 bis 14). Als weitere Entwicklungsprobleme bleiben jedoch eine Schwierigkeit, den Betriebstemperaturbereich auf der Seite der hohen Temperaturen durch Reduzieren eines Leckstroms zu erweitern, eine Schwierigkeit, die maximale Zerstörungsstromdichte durch Reduzieren von VF (eines Spannungsabfalls bei eingeschalteter Diode) in einem Bereich mit hoher Stromdichte zu verbessern, und eine Schwierigkeit, die Stoßentladungsverträglichkeit durch Verstärken der Pufferstruktur zu verbessern.
  • Eine Diode, die eine zwischen einer n–-Typ-Drift-Schicht und einer n-Typ-Kathodenschicht vorgesehene n-Typ-Pufferschicht aufweist und eine mittlere Störstellenkonzentration zwischen denjenigen der n–-Typ-Drift-Schicht und der n-Typ-Kathodenschicht aufweist, ist vorgeschlagen worden (siehe zum Beispiel Nicht-Patentliteratur 1 und 2). Obwohl in der Patentliteratur 1 kein bestimmter Zahlenwert des Konzentrationsgradienten in der n-Typ-Pufferschicht beschrieben wird, kann ein Konzentrationsgradient von 8 × 103 cm–4 aus 3 in der Patentliteratur 1 abgeschätzt werden. Die n-Typ-Pufferschicht in Patentliteratur 2 besteht aus dem Aufbau, der in der Nicht-Patentliteratur 10 beschrieben ist, und der Konzentrationsgradient darin ist 1 × 105 cm–4.
  • Literaturliste
  • Patentliteratur
    • Patentliteratur 1: Offengelegtes, japanisches Patent Nr. 2007-158320
    • Patentliteratur 2: Offengelegtes, japanisches Patent Nr. 2010-283132
  • Nicht-Patentliteratur
    • Nicht-Patentliteratur 1: W. T. READ, Jr. ”A Proposed High-Frequency, Negative-Resistance Diode”, The Bell system technical journal, S. 401–446 (März 1958)
    • Nicht-Patentliteratur 2: H. Egawa, ”Avalanche Characteristics and Failure Mechanism of High Voltage Diodes” IEEE Trans. Electron Devices, Ausgabe ED-13, Nr. 11, S. 754–758 (1966)
    • Nicht-Patentliteratur 3: R. Siemieniec, P. Mourick, J. Lutz, M. Netzel, ”Analysis of Plasma Extraction Transit Time Oscillations in Bipolar Power Devices,” Proc. ISPSD'04, S. 249–252, Kitakyushu, Japan (2004)
    • Nicht-Patentliteratur 4: K. Satoh, K. Morishita, Y. Yamaguchi, N. Hirano, H. Iwamoto and A. Kawakami, ”A Newly Structured High Voltage Diode Highlighting Oscillation Free Function in Recovery Process,” Proc. ISPSD'2000, S. 249–252, Toulouse, Frankreich (2000)
    • Nicht-Patentliteratur 5: M.T. Rahimo and N. Y. A. Shammas, ”Optimization of the Reverse Recovery Behavior of Fast Power Diodes Using Injection Efficiency And Lifetime Control Techniques,” Proc. EPE'97, S. 2099–2104, Trondheim, Norwegen (1997)
    • Nicht-Patentliteratur 6: M. Nemoto, T. Naito, A. Nishihara, K. Ueno, ”MBBL diode: a novel soft recovery diode,” Proc. ISPSD'04, S. 433–436, Kitakyushu, Japan
    • Nicht-Patentliteratur 7: H. Fujii, M. Inoue, K. Hatade and Y. Tomomatsu, ”A Novel Buffer Structure and lifetime control Technique with Poly-Si for Thin Wafer Diode,” Proc. ISPSD'09, S. 140–143, Barcelona, Spain (2009)
    • Nicht-Patentliteratur 8: A. Kopta and M. Rahimo, ”The Field Charge Extraction (FCE) Diode A Novel Technology for Soft Recovery High Voltage Diodes,” Proc. ISPSD'05, S. 83–86, Santa Barbara, Kalifornien, USA (2005)
    • Nicht-Patentliteratur 9: H. P. Felsl, M. Pfaffenlehner, H. Schulze, J. Biermann, Th. Gutt, H.–J. Schulze, M. Chen and J. Luts, ”The CIBH Diode – Great Improvement for Ruggedness and Softness of High Voltage Diodes,” Proc. ISPSD'08, S. 173–176, Orlando, Florida, USA (2008)
    • Nicht-Patentliteratur 10: K. Nakamura, Y. Hisamoto, T. Matsumura, T. Minato and J. Moritani, ”The Second Stage of a Thin Wafer IGBT Low Loss 1200 V LPT-CSTBTTM with a Backside Doping Optimization Process,” Proc. ISPSD'06, S. 133–136, Neapel, Italien (2006)
    • Nicht-Patentliteratur 11: K. Nakamura, H. Iwanaga, H. Okabe, S. Saito and K. Hatade, ”Evaluation of Oscillatory Phenomena in Reverse Operation for High Voltage Diodes,” Proc. ISPSD'09, S. 156–159, Barcelona, Spanien (2009)
    • Nicht-Patentliteratur 12: K. Nakamura, F. Masuoka, A. Nishii, K. Sadamatsu, S. Kitajima and K. Hatade, ”Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode,” Proc. ISPSD'10, pp. 133–136, Hiroshima, Japan (2010)
    • Nicht-Patentliteratur 13: A. Nishii, K. Nakamura, F. Masuoka and T. Terashima, ”Relaxation of Current Filament due to RFC Technology and Ballast Resistor for Robust FWD Operation,” Proc. ISPSD'11, S. 96–99, San Diego, Kalifornien, USA (2011)
    • Nicht-Patentliteratur 14: F. Masuoka, K. Nakamura, A. Nishii and T. Terashima, ”Great Impact of RFC Technology an Fast Recovery Diode towards 600 V for Low Loss and High Dynamic Ruggedness,” Proc. ISPSD'12, S. 373–376, Bruges, Belgien (2012)
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • In den herkömmlichen Halbleitervorrichtungen ist der Gradient der Ladungsträgerkonzentration in der Verbindung zwischen der n–-Typ-Drift-Schicht und der n-Typ-Pufferschicht so steil wie 8 × 103 cm–4 oder 8 × 105 cm–4, und deshalb tritt mit einem Anwachsen der Intensität des elektrischen Feldes an der Verbindung ein Snap-Off auf. Weiter besteht ein Problem, dass mit einem Snap-Off als Auslöser eine Hochfrequenzschwingung auftritt.
  • VF-Erholungsverlust-EREC-Ausgleichseigenschaften von herkömmlichen Dioden sind durch ein Lebenszeitsteuerungsverfahren angepasst worden, das eine Schwermetalldiffusion oder eine Bestrahlung mit Elektronen oder Ionen verwendet. Variationen von VF und EREC werden jedoch zum Beispiel abhängig von dem Bestrahlungswinkel und der Temperatur des zu bestrahlenden Teils zu der Zeit einer Bestrahlung mit Elektronen oder Ionen erhöht. Außerdem werden Kristallgitterdefekte durch Selbsterwärmung während eines Chip-Erregungsbetriebs verändert, wodurch Veränderungen von elektrischen Eigenschaften verursacht werden. Weiter tritt während eines Hochtemperaturbetriebs wegen eines hohen Leckstroms aufgrund von Kristallgitterdefekten ein thermisches Durchgehen auf. Deshalb hat es einen Bedarf zum Einführen eines Verfahrens gegeben, eine VF-EREC-Ausgleichseigenschaft zu steuern, ohne von dem Lebenszeitsteuerungsverfahren abhängig zu sein.
  • Leistungsvorrichtungen sind für verschiedene Verwendungen eingesetzt worden, und ein Bedarf an einer Stoßentladungsverträglichkeit von IGBTs, Dioden, usw. ist entstanden. Eine Halbleitervorrichtung, die eine parasitäre Bipolartransistorstruktur aufweist, weist jedoch im Vergleich zu Halbleitervorrichtung, die keine solche Struktur aufweisen, eine reduzierte Stoßentladungsverträglichkeit auf. Wenn die Dicke der n–-Typ-Drift-Schicht mit dem Ziel reduziert wird, eine VF-EREC-Charakteristik zu verbessern, dann wird die Stoßentladungsverträglichkeit merklich reduziert. Außerdem weist eine Halbleitervorrichtung, die eine parasitäre Bipolartransistorstruktur aufweist, eine reduzierte maximale steuerbare Stromdichte im Vergleich zu Halbleitervorrichtungen auf, die eine solche Struktur nicht aufweisen.
  • Die vorliegende Erfindung ist verwirklicht worden, um die vorstehend beschriebenen Probleme zu lösen, und eine erste Aufgabe der vorliegenden Erfindung ist, eine Halbleitervorrichtung zu erhalten, die in der Lage ist, eine hohe Schwingungstoleranz zu erreichen. Eine zweite Aufgabe der vorliegenden Erfindung ist, eine Halbleitervorrichtung zu erhalten, die in der Lage ist, die Stoßentladungsverträglichkeit und die maximale steuerbare Stromdichte durch Verbessern einer VF-EREC-Ausgleichscharakteristik zu erhöhen, ohne von dem Lebenszeitsteuerungsverfahren abhängig zu sein.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist auf: eine n-Typ-Drift-Schicht; eine p-Typ-Anodenschicht, die auf einer oberen Oberfläche der n-Typ-Drift-Schicht vorgesehen ist; eine Kathodenschicht, die auf einer unteren Oberfläche der n-Typ-Drift-Schicht vorgesehen ist; und eine n-Typ-Pufferschicht, die zwischen der n-Typ-Drift-Schicht und der Kathodenschicht vorgesehen ist, wobei eine höchste Störstellenkonzentration in der n-Typ-Pufferschicht höher ist als die in der n-Typ-Drift-Schicht und geringer als die in der Kathodenschicht, und ein Gradient einer Ladungsträgerkonzentration an einer Verbindung zwischen der n-Typ-Drift-Schicht und der n-Typ-Pufferschicht 20 bis 2000 cm–4 ist.
  • Vorteilige Wirkungen der Erfindung
  • Die vorliegende Erfindung ermöglicht es, eine hohe Schwingungstoleranz zu erreichen.
  • Kurze Beschreibung der Zeichnungen
  • 1 und 2 sind jeweils eine Draufsicht und eine Unterseitenansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung.
  • 3 ist eine Schnittansicht, aufgenommen entlang einer Linie I-II in 1 und 2.
  • 4 ist ein Graph, der Ladungsträgerkonzentrationen in Abhängigkeit von einer Tiefe zeigt.
  • 5 ist ein Graph, der VF, EREC, Vsnap-off und JA(break) in Abhängigkeit von dem Gradienten ∇nbuffer der Ladungsträgerkonzentration zeigt.
  • 6 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung.
  • 7 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung.
  • 8 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem vergleichenden Beispiel.
  • 9 ist ein Graph, der die höchste Störstellenkonzentration und Diffusionstiefe in einer n-Typ-Pufferschicht zeigt, die für eine Simulation verwendet wird.
  • 10 ist ein Graph, der die Ergebnisse einer Simulation der Abhängigkeit des Spannungsfestigkeitsverlaufs von der Pufferschichtdicke in dem vergleichenden Beispiel und der Ausführungsform 3 zeigt.
  • 11 und 12 sind Graphen, welche die Ergebnisse einer Simulation der Vcc-Abhängigkeit von der Snappy-Erholungswellenform in dem vergleichenden Beispiel und in der Ausführungsform 3 zeigen.
  • 13 ist eine Ansicht einer rückseitigen Oberfläche einer Halbleitervorrichtung gemäß einer Ausführungsform 4 der vorliegenden Erfindung.
  • 14 ist eine Schnittansicht, aufgenommen entlang einer Linie I-II in 13.
  • 15 ist eine Schnittansicht, aufgenommen entlang einer Linie III-IV in 13.
  • 16 ist eine Unterseitenansicht eines modifizierten Beispiels 1 der Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung.
  • 17 ist eine Unterseitenansicht eines modifizierten Beispiels 2 der Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung.
  • 18 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 5 der vorliegenden Erfindung.
  • 19 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 6 der vorliegenden Erfindung.
  • 20 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 7 der vorliegenden Erfindung.
  • 21 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 8 der vorliegenden Erfindung.
  • 22 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 9 der vorliegenden Erfindung.
  • 23 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 10 der vorliegenden Erfindung.
  • 24 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 11 der vorliegenden Erfindung.
  • 25 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 12 der vorliegenden Erfindung.
  • 26 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 13 der vorliegenden Erfindung.
  • Beschreibung der Ausführungsformen
  • Eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung wird unter Bezugnahme auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung davon kann weggelassen sein.
  • Ausführungsform 1
  • 1 und 2 sind jeweils eine Draufsicht und eine Unterseitenansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung. 3 ist eine Schnittansicht, aufgenommen entlang einer Linie I-II in 1 und 2. Eine p-Typ-Anodenschicht 2 ist auf einer oberen Oberfläche einer n–-Typ-Drift-Schicht 1 vorgesehen. Eine n-Typ-Kathodenschicht 3 ist auf einer unteren Oberfläche der n–-Typ-Drift-Schicht 1 vorgesehen.
  • Eine n-Typ-Pufferschicht 4 ist zwischen der n–-Typ-Drift-Schicht 1 und der n-Typ-Kathodenschicht 3 vorgesehen. Die höchste Störstellenkonzentration in der n-Typ-Pufferschicht 4 ist höher als die in der n–-Typ-Drift-Schicht 1 und geringer als die in der n-Typ-Kathodenschicht 3. Eine Anodenelektrode 5 hat ohmschen Kontakt mit der p-Typ-Anodenschicht 2, während eine Kathodenelektrode 6 ohmschen Kontakt mit der n-Typ-Kathodenschicht 3 hat.
  • 4 ist ein Graph, der eine Ladungsträgerkonzentration in Abhängigkeit von einer Tiefe zeigt. Die Tiefe der n-Typ-Pufferschicht 4 ist durch Dbuffer bezeichnet; der Gradient der Ladungsträgerkonzentration an der Verbindung zwischen der n–-Typ-Drift-Schicht und der n-Typ-Pufferschicht, ein Konzentrationsgradient ist ∇nbuffer [cm–4]; eine wirksame Dosis in der n-Typ-Pufferschicht 4 ist Φeff [cm–2]; und die Ladungsträgerkonzentration in der n–-Typ-Drift-Schicht 1 ist n0 [cm–3]. Die Beziehung zwischen diesen wird durch die folgende Gleichung ausgedrückt: [Gleichung 1]
    Figure DE112013007163T5_0002
  • 5 ist ein Graph, der VF, EREC, Vsnap-off und JA(break) in Abhängigkeit von dem Gradienten ∇nbuffer der Ladungsträgerkonzentration zeigt. VF ist ein Spannungsabfall in dem EIN-Zustand; EREC ist ein Erholungsverlust; Vsnap-off ist eine Überspannung zu der Zeit einer Erholung; und JA(break) ist die maximale steuerbare Stromdichte. Der Konzentrationsgradient ∇nbuffer ist auf 20 bis 2000 cm–4 festgelegt, auf der Basis dieser Daten um VF, EREC und Vsnap-off zu erhöhen und JA(break) zu erhöhen. Im Stand der Technik ist der Konzentrationsgradient etwa 105 cm–4 und ist steiler als der in der vorliegenden Ausführungsform.
  • Eine tiefe Pufferstruktur, in der die Ladungsträgerkonzentration an der Verbindung zwischen der n–-Typ-Drift-Schicht 1 und der n-Typ-Pufferschicht 4 wie in der vorliegenden Ausführungsform allmählich und umfassend verteilt ist, wird eine CPL (Controlling Plasma Layer) genannt. Diese CPL-Pufferstruktur ermöglicht eine Limitierung eines Ansteigens einer elektrischen Feldstärke an dieser Grenze zu der Zeit einer Erholung. Als eine Folge können Snap-Off, das durch das Ansteigen einer elektrischen Feldstärke auf der Kathodenseite verursacht wird, und eine Hochfrequenzschwingung, die durch den Snap-Off angestoßen wird, verhindert werden, sodass eine hohe Schwingungstoleranz erzielt wird.
  • Außerdem ist die wirksame Dosis Φeff in der n-Typ-Pufferschicht 4 auf 1 × 1012 bis 5 × 1012 cm–2 höher festgelegt als die in der n–-Typ-Drift-Schicht 1. Die gesamte Dosis in der n-Typ-Pufferschicht 4 ist dadurch im Wesentlichen der gesamten Dosis in der n–-Typ-Drift-Schicht 1 angeglichen, sodass die Spannungsfestigkeit mit jeder der n–-Typ-Drift-Schicht 1 und der n-Typ-Pufferschicht 4 beibehalten werden kann. Als eine Folge kann im Vergleich zu dem Fall, in welchem die n-Typ-Pufferschicht 4 nicht vorhanden ist, die Dicke der n–-Typ-Drift-Schicht 1, die zum Beibehalten der gleichen Spannungsfestigkeit notwendig ist, reduziert werden, und der Gesamtverlust kann reduziert werden.
  • Die Ladungsträgerkonzentration n0 in der n–-Typ-Drift-Schicht 1 wird abhängig von der Spannungsfestigkeitsklasse bestimmt. Zum Beispiel ist in dem Fall einer 600 bis 6500 V Klasse die Ladungsträgerkonzentration n0 1 × 1012 bis 1 × 1015 cm–3. Die Oberflächenkonzentration in der n-Typ-Kathodenschicht 3 ist 1 × 1019 bis 5 × 1020 cm–3 und die Diffusionstiefe in der n-Typ-Kathodenschicht 3 ist 0,5 bis 2 μm. Die Dicke Dbuffer der n-Typ-Pufferschicht 4 ist eine Funktion von n0, ∇nbuffer und Φeff, wie in der vorstehenden Gleichung gezeigt.
  • Das Verhältnis der höchsten Störstellenkonzentration in der n-Typ-Pufferschicht 4 und der höchsten Störstellenkonzentration in der n–-Typ-Drift-Schicht 1 ist 1 × cm–4 bis 5 × 10–1. Das Verhältnis der Tiefen der n-Typ-Puffer-Schicht 4 und der n–-Typ-Drift-Schicht 1 ist 0,1 bis 10.
  • Ausführungsform 2
  • 6 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung. Während Ausführungsform 1 eine Diode ist, ist die vorliegende Ausführungsform ein IGBT (Bipolartransistor mit isoliertem Gate).
  • Die p-Typ-Anodenschicht 2 ist eine p-Typ-Basisschicht, und die höchste Störstellenkonzentration darin ist 1,0 × 1016 bis 1,0 × 1018 cm–3. Eine p+-Typ-Diffusionsschicht 7 und eine n+-Typ-Emitterschicht 8 sind teilweise in einem Wafer-Oberflächenbereich auf der p-Typ-Anodenschicht 2 ausgebildet. Die höchste Störstellenkonzentration in der n+-Typ-Emitterschicht 8 ist 1,0 × 1018 bis 1,0 × 1021 cm–3, und die Tiefe der n+-Typ-Emitterschicht 8 ist 0,2 bis 1,0 μm.
  • Eine n+-Typ-Schicht 9 ist zwischen der p-Typ-Anodenschicht 2 und der n–-Typ-Drift-Schicht 1 ausgebildet. Die höchste Störstellenkonzentration in der n+-Typ-Schicht 9 ist 1,0 × 1015 bis 1,0 × 1017 cm–3. Die n+-Typ-Schicht 9 ist um 0,5 bis 1,0 μm tiefer als die p-Typ-Anodenschicht 2.
  • Ein Trenchgate 10 ist so vorgesehen, dass es sich durch die n+-Typ-Emitterschicht 8, die p-Typ-Anodenschicht 2 und die n+-Typ-Schicht 9 erstreckt. Eine Zwischenlagen-Isolierungsschicht 11 ist auf dem Trenchgate 10 vorgesehen. Die Anodenelektrode 5 ist eine Emitterelektrode, die mit der p+-Typ-Diffusionsschicht 7 verbunden ist. Eine p-Typ-Kollektorschicht 12 ist anstelle der n-Typ-Kathodenschicht 3 vorgesehen. Die Kathodenelektrode 6 ist eine Kollektorelektrode, die ohmschen Kontakt zu der p-Typ-Kollektorschicht 12 hat.
  • Die höchste Störstellenkonzentration in der n-Typ-Pufferschicht 4 ist höher als die in der n–-Typ-Drift-Schicht 1 und geringer als die in der p-Typ-Kollektorschicht 12. Der Gradient einer Ladungsträgerkonzentration an der Verbindung zwischen der n–-Typ-Drift-Schicht 1 und der n-Typ-Pufferschicht 4 ist auf 20 bis 2000 cm–4 festgelegt, wie in Ausführungsform 1. Außerdem ist die wirksame Dosis Φeff in der n-Typ-Pufferschicht 4 auf 1,0 × 1012 bis 5 × 1012 cm–2 höher festgelegt als die wirksame Dosis in der n–-Typ-Drift-Schicht 1. Die gleichen Wirkungen wie die von Ausführungsform 1 können somit selbst in dem Fall des IGBT erzielt werden.
  • Ausführungsform 3
  • 7 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung. Die n-Typ-Kathodenschicht 3 und eine p-Typ-Kathodenschicht 13 sind alternierend angeordnet, wobei sie Seite an Seite anstelle der einzelnen n-Typ-Kathodenschicht 3 in Ausführungsform 1 angeordnet sind. Die Kathodenelektrode 6 hat ohmschen Kontakt mit der n-Typ-Kathodenschicht 3 und der p-Typ-Kathodenschicht 13. Deshalb ist die p-Typ-Kathodenschicht 13 durch die Kathodenelektrode 6 mit der n-Typ-Kathodenschicht 3 kurzgeschlossen. Die höchste Störstellenkonzentration in der n-Typ-Kathodenschicht 3 ist höher als die in der p-Typ-Kathodenschicht 13.
  • Das im Folgenden gezeigte Verhältnis ist zwischen der Tiefe tn– der n–-Typ-Drift-Schicht 1, der Breite Wn der n-Typ-Kathodenschicht 3 und der Breite Wp der p-Typ-Kathodenschicht 13 eingerichtet. 2tn– ≥ (Wn + Wp) ≥ tn–/10.
  • Die Wirkungen der vorliegenden Ausführungsform werden im Vergleich zu einem vergleichenden Beispiel beschrieben. Genauer werden eine Abhängigkeit der höchsten Störstellenkonzentration und der Diffusionstiefe in der n-Typ-Pufferschicht 4 von Vrrm, Snap-Off-Toleranz und Erholungstoleranz in der vorliegenden Ausführungsform, die ausgelegt ist, eine Spannungsfestigkeit von 1700 V aufzuweisen, und einer Diode in dem vergleichenden Beispiel beschrieben. 8 ist eine Schnittansicht der Halbleitervorrichtung gemäß dem vergleichenden Beispiel. In dem vergleichenden Beispiel ist die n-Typ-Pufferschicht 4 nicht vorhanden und die n-Typ-Kathodenschicht 3 ist eine einzelne Schicht.
  • Das Maß an Toleranz einer Erholungsbedingung in Bezug auf die Spitzenspannung Vsnap-off in 4 der Nicht-Patentliteratur 14 wird als Snap-Off-Toleranz bezeichnet. Wenn die Snap-Off-Toleranz größer ist, kann der Betrieb unter harten Erholungsbedingungen von zum Beispiel einer höheren angelegten Spannung, einem geringeren Strom, einer niedrigeren Temperatur und einer schnelleren Stromabschaltung erlaubt werden. Außerdem wird ein sicherer Betriebsbereich, der, wie in 7 der Nicht-Patentliteratur 14 gezeigt, durch die angelegte Spannung Vcc und die maximale Abschaltstromdichte JA(break) gebildet wird, als Erholungstoleranz bezeichnet. Wenn die Erholungstoleranz größer ist, kann der Erholungsbetrieb unter Bedingungen einer höheren angelegten Spannung und einer höheren Stromdichte erlaubt werden.
  • 9 ist ein Graph, der die höchste Störstellenkonzentration und Diffusionstiefe in einer n-Typ-Pufferschicht zeigt, die für eine Simulation verwendet wird. Wie in dem Graphen gezeigt, wurde die n-Typ-Pufferschicht 4 in Näherung als eine Gaus'sche Verteilung mit Festlegen der Dosis auf 3,75 × 1012 cm–2 und Einstellen einer höchsten Störstellenkonzentration und einer Diffusionstiefe simuliert, die durch eine Dreieckssimulation eingestellt sind. Die Dicke der n–-Typ-Drift-Schicht 1 wurde konstant eingestellt, unabhängig von der Dicke der n-Typ-Pufferschicht 4.
  • 10 ist ein Graph, der die Ergebnisse einer Simulation der Abhängigkeit des Spannungsfestigkeitsverlaufs von der Pufferschichtdicke in dem vergleichenden Beispiel und Ausführungsform 3 zeigt. Jede Diode wurde so ausgelegt, dass sie eine Spannungsfestigkeit von 1700 V aufweist. 11 und 12 sind Graphen, die Ergebnisse von Simulationen der Vcc-Abhängigkeit von dem raschen Erholungsverlauf in dem vergleichenden Beispiel und der Ausführungsform 3. Die höchste Störstellenkonzentration in der n-Typ-Pufferschicht 4 ist 5 × 1016 cm–3 und die Dicke der n-Typ-Pufferschicht 4 ist 1,5 μm für die in 11 gezeigten Ergebnisse und 50 μm für die in 12 gezeigten Ergebnisse.
  • In dem vergleichenden Beispiel fließen Elektronen, die durch Aufprallionisierung aufgrund eines Anstiegs einer elektrischen Feldstärke an der Hauptverbindung generiert werden, unter dem hohen elektrischen Feld in der n–-Typ-Drift-Schicht 1 zu der Kathodenseite. Die Konzentration von Elektronen wird dadurch höher vorgesehen als die Ladungsträgerkonzentration in der Pufferschicht, sodass der Gradient des elektrischen Felds in der n-Typ-Pufferschicht 4 gemäß der Poisson'schen Gleichung umgekehrt ist und die elektrische Feldstärke sowohl an der Kathodenseite als auch an der Hauptverbindung erhöht wird. In dem vergleichenden Beispiel erscheint deshalb eine Charakteristik eines negativen differentiellen Widerstands NDR deutlicher von etwa JR = 10 A/cm2, wenn die Dicke der n-Typ-Pufferschicht 4 vergrößert wird. Bei etwa JR = 100 bis 1000 A/cm2 wird eine Aufprallionisierung sowohl an der Hauptverbindung als auch an der Kathodenseite verursacht, und Elektronen und positive Löcher werden von der Hauptverbindungsseite und der Kathodenseite in die n–-Typ-Drift-Schicht geliefert, was zu einem sekundären Zusammenbruch führt.
  • Andererseits erscheint in der vorliegenden Ausführungsform ein sekundärer Zusammenbruch bei etwa JR = 1 A/cm2 in dem Spannungsfestigkeitsverlauf, wenn keine NDR-Charakteristik in dem Spannungsfestigkeitsverlauf erscheint, und wenn die Dicke der n-Typ-Pufferschicht 4 klein ist. Ein sekundärer Zusammenbruch in diesem kleinen Strombereich führt zu einer Reduzierung einer maximalen Abschaltstromdichte und zu einer Reduzierung einer Stoßentladungsverträglichkeit in einer Erholungs-SOA der Diode. Es gibt deshalb einen Bedarf zum Erhöhen des Stroms an dem Punkt des Auftretens eines sekundären Zusammenbruchs. In einer Diodenstruktur, die eine Tendenz aufweist, eine NDR-Charakteristik zu zeigen, treten mit einem Zunehmen des elektrischen Feldes an der Kathodenseite zu der Zeit einer Erholung ein Spannungsstoß und ein Snap-Off auf, und eine davon angestoßene Hochfrequenzschwingung kann leicht auftreten (siehe 11 und 12). Es besteht deshalb eine Notwendigkeit, den Spannungsfestigkeitsverlauf der Diode näher an eine gerade Linie zu bringen, sodass eine S-förmige Kurve aufgrund einer NDR-Charakteristik und ein sekundärer Zusammenbruch nicht gezeigt werden. Durch Auslesen aus 10 kann gesagt werden, dass ein Verdicken der n-Typ-Pufferschicht 4 bevorzugt ist.
  • Wenn die n-Typ-Pufferschicht 4 einfach dicker ausgelegt wird, während die Dicke der n–-Typ-Drift-Schicht 1 unverändert bleibt, wird jedoch die Widerstandskomponente in dem EIN-Zustand vergrößert, was zu einer Erhöhung (Verschlechterung) von VF führt. In der vorliegenden Ausführungsform wird deshalb der Gradient einer Ladungsträgerkonzentration an der Verbindung zwischen der n–-Typ-Drift-Schicht 1 und der n-Typ-Pufferschicht 4 auf 20 bis 2000 cm–4 festgelegt. Die Veränderung einer Konzentration an dem Übergang graduell vorzusehen, ermöglicht ein Begrenzen des Anstiegs einer elektrischen Feldstärke an der Verbindung zu der Zeit einer Erholung, während Secondary Breakdown und NDR in dem Spannungsfestigkeitsverlauf verhindert werden und der Erhöhen von VF begrenzt wird. Als eine Folge können durch den Anstieg einer elektrischen Feldstärke an der Kathodenseite verursachter Snap-Off und eine Hochfrequenzschwingung, die auftritt, weil sie davon angestoßen wird, dadurch verhindert werden, sodass eine hohe Schwingungstoleranz erzielt wird.
  • Die Breite, die durch (Wn + Wp) ausgedrückt wird, wird als ein RFC-Zellenzwischenraum bezeichnet. Wenn der RFC-Zellenzwischenraum klein vorgesehen wird, wird VF vergrößert und EREC wird reduziert. Das heißt, die VF-EREC-Ausgleichskurve wird zu der Hochgeschwindigkeitsseite verschoben. In einem Fall, in welchem die vorliegende Erfindung auf eine Freilaufdiode angewendet wird, die in einem Inverter eingesetzt werden soll, kann deshalb die VF-EREC-Ausgleichscharakteristik durch Anpassen des RFC-Zellenzwischenraums gemäß der Verwendung angepasst werden. Wenn jedoch der RFC-Zellenzwischenraum übermäßig klein festgelegt wird, wird die Snap-Off-Toleranz reduziert. Umgekehrt wird, wenn der RFC-Zellenzwischenraum übermäßig groß festgelegt wird, die Erholungstoleranz reduziert.
  • Das Verhältnis, das durch (Wp/(Wn + Wp)) ausgedrückt wird, wird als RFC-Zellen-Short-Rate bezeichnet. Wenn die RFC-Zellen-Short-Rate reduziert wird, wird VF vergrößert und EREC wird reduziert. Das heißt, die VF-EREC-Ausgleichskurve wird zu der Hochgeschwindigkeitsseite verschoben. In einem Fall, in welchem die vorliegende Erfindung auf eine Freilaufdiode angewendet wird, die in einem Inverter eingesetzt werden soll, kann deshalb die VF-EREC-Ausgleichscharakteristik durch Anpassen der RFC-Zellen-Short-Rate gemäß der Verwendung angepasst werden. Wenn jedoch die RFC-Zellen-Short-Rate übermäßig klein festgelegt wird, wird die Snap-Off-Toleranz reduziert und der Schnittpunkt wird erhöht. Umgekehrt wird, wenn die RFC-Zellen-Short-Rate übermäßig groß festgelegt wird, die Erholungstoleranz reduziert.
  • Somit kann in der vorliegenden Ausführungsform die VF-EREC-Ausgleichscharakteristik durch Anpassen des RFC-Zellenzwischenraums oder der RFC-Zellen-Short-Rate gesteuert werden, ohne von dem Lebenszeitsteuerungsverfahren abhängig zu sein.
  • Wenn die Dosis in der p-Typ-Kathodenschicht 13 reduziert wird, wird die Snap-Off-Toleranz reduziert. EREC und ein Leckstrom können dadurch jedoch begrenzt werden. Wenn die Dosis in der p-Typ-Kathodenschicht 13 erhöht wird, wird das umgekehrte Ergebnis erhalten. Diesbezüglich können in der vorliegenden Ausführungsform die Snap-Off-Toleranz und die Erholungstoleranz sichergestellt werden und der erlaubte einstellbare Bereich der Dosis in der p-Typ-Kathodenschicht 13 kann erweitert werden.
  • In einer einfachen p-n-Verbindung ist die Temperaturabhängigkeit von VF im Wesentlichen positiv, und ein Strom kann einfacher fließen, wenn die Temperatur erhöht wird. Wenn eine Ungleichmäßigkeit in einer Temperaturverteilung von parallel miteinander verbundenen Leistungs-Chips in einem hochleistungsfähigen Leistungsmodul auftritt, kann eine positive Rückkopplung auftreten, sodass der Strom, der durch einen der Chips fließt und dabei mehr Wärme erzeugt, weiter erhöht wird, sodass er Wärme erzeugt, und es besteht die Möglichkeit eines dadurch verursachten Ausfalls des Moduls. Es ist deshalb wünschenswert, dass der Stromwert (Kreuzungspunkt), bei dem eine Raumtemperatur-VF-Kurve und eine Hochtemperatur-VF-Kurve einander schneiden, niedriger ist. In der vorliegenden Ausführungsform kann die Effizienz einer Ladungsträgerinjektion von der Anode und Kathode durch Reduzieren der wirksamen Dosen in der Anode und Kathode reduziert werden. Der Kreuzungspunkt bei einem niedrigeren Stromwert kann deshalb erreicht werden.
  • Die Anordnung kann alternativ so aussehen, dass die Kathodenelektrode 6 ohmschen Kontakt mit der n-Typ-Kathodenschicht 3 und Schottky-Kontakt mit der p-Typ-Kathodenschicht 13 hat. Weil die Schottky-Sperrdifferenz zwischen der Kathodenelektrode 6 und der p-Typ-Kathodenschicht 13 groß ist, wird ein Zustand erreicht, der ähnlich dem in einem Fall ist, in welchem eine Widerstandskomponente zu dem parasitären pnp-Transistor hinzugefügt wird, wodurch ein Begrenzen des Stroms in der vertikalen Vorrichtungsrichtung, die durch den Betrieb des parasitären pnp-Transistors erzeugt wird, ermöglicht wird. Als ein Ergebnis können eine hohe Erholungs-SOA und eine hohe Stoßentladungsverträglichkeit erreicht werden.
  • Ausführungsform 4
  • 13 ist eine rückseitige Oberflächenansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 4 der vorliegenden Erfindung. 14 ist eine Schnittansicht, aufgenommen entlang einer Linie I-II in 13. Die n-Typ-Pufferschicht 4 und die n-Typ-Pufferschicht 14 sind alternierend angebracht, indem sie Seite an Seite anstelle der einzelnen n-Typ-Pufferschicht 4 in Ausführungsform 3 angeordnet sind. Die n-Typ-Pufferschicht 4 ist zwischen der n–-Typ-Drift-Schicht 1 und der n-Typ-Kathodenschicht 3 vorgesehen, während die n-Typ-Pufferschicht 14 zwischen der n–-Typ-Drift-Schicht 1 und der p-Typ-Kathodenschicht 13 vorgesehen ist. Die höchste Störstellenkonzentration in den n-Typ-Pufferschichten 4 und 14 sind höher als die in der n–-Typ-Drift-Schicht 1 und geringer als die in der n-Typ-Kathodenschicht 3. Die höchste Störstellendichte in der n-Typ-Pufferschicht 4 ist höher als die in der n-Typ-Pufferschicht 14. Ansonsten ist der Aufbau der gleiche wie der in Ausführungsform 3.
  • 15 ist eine Schnittansicht, aufgenommen entlang einer Linie III-IV in 13. Ein Bereich, in dem die p-Typ-Anodenschicht 2 vorgesehen ist, ist ein aktiver Bereich. Ein Bereich außerhalb des aktiven Bereichs ist ein Anschlussbereich. Eine gewöhnliche p-Typ-Schutzringschicht 15 ist in dem Anschlussbereich an einer Anodenseite vorgesehen, und eine n-Typ-Kanalstopperschicht 16 ist in einem äußersten Umfangsteil der Anschlussbereichs vorgesehen. Die höchste Störstellenkonzentration in der p-Typ-Schutzringschicht 15 ist höher als die in der p-Typ-Anodenschicht 2. Die höchste Störstellenkonzentration in der n-Typ-Kanalstopperschicht 16 ist höher als die in der n–-Typ-Drift-Schicht 1.
  • Eine Kathodenstruktur in dem Anschlussbereich erstreckt sich von einer Position bei einem Abstand WGR: 10 bis 500 μm auf der Seite des aktiven Bereichs von einem äußersten Umfangsteil der p-Typ-Anodenschicht 2. Die Kathodenstruktur in dem Anschlussbereich besteht aus einer zweilagigen Struktur, die aus einer n-Typ-Schicht 17 und einer p-Typ-Schicht 18 gebildet ist.
  • In der vorliegenden Ausführungsform wird die Effizienz einer Injektion von Elektronen von der Kathodenseite in dem EIN-Zustand durch Erhöhen der Dosis in der n-Typ-Pufferschicht 4 auf der n-Typ-Kathodenschicht 3 verbessert. Wenn eine elektromotorische Kraft, die in eine L-Lastschaltung induziert wird, angewendet wird, sodass die Vorrichtung zum Eintreten in einen Stoßentladungs-Zustand gebracht wird, ist es für die Verarmungsschicht schwierig, die p-Typ-Kathodenschicht 13 zu erreichen, und NDR (Secondary Breakdown) in dem Spannungsfestigkeitsverlauf wird verhindert. Als eine Folge können niedrige VF und eine hohe Stoßentladungsverträglichkeit erzielt werden. Das Maß an Verträglichkeit eines Stoßentladungs-Zustands wird als Stoßentladungsverträglichkeit bezeichnet.
  • Die n-Typ-Kathodenschicht 3 und die p-Typ-Kathodenschicht 13 bilden ein Streifenmuster. Ein Muster, in welchem ein angenommenes Verhältnis der n-Typ-Kathodenschicht 3 und der p-Typ-Kathodenschicht 13 reflektiert wird, kann deshalb einfach entworfen werden.
  • 16 ist eine Unterseitenansicht eines modifizierten Beispiels 1 der Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung. Selbst in einem Fall, in welchem die Kathode in dem Anschlussbereich von dem n-Typ ist, wie in diesem Beispiel, können auch die gleichen Wirkungen wie die vorstehend beschriebenen erzielt werden.
  • 17 ist eine Unterseitenansicht eines modifizierten Beispiels 2 der Halbleitervorrichtung gemäß der Ausführungsform 4 der vorliegenden Erfindung. Die n-Typ-Kathodenschicht 3 ist ein Punktmuster. Dadurch wird eine Mustergestaltung ermöglicht, in welcher auch die Eckbereiche berücksichtigt werden, um einen einheitlichen Vorrichtungsbetrieb zu verwirklichen. Als ein Ergebnis kann eine hohe Erholungs-SOA erzielt werden. Selbst in dem Fall, in welchem die p-Typ-Kathodenschicht 13 ein Punktmuster ist, können auch die gleichen Wirkungen erzielt werden.
  • Ausführungsform 5
  • 18 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 5 der vorliegenden Erfindung. Die Tiefe der n-Typ-Pufferschicht 4 ist größer als die der n-Typ-Pufferschicht 14. Ansonsten ist der Aufbau der gleiche wie der in Ausführungsform 4. Auch in diesem Fall können die gleichen Wirkungen wie die von Ausführungsform 4 erzielt werden.
  • Ausführungsform 6
  • 19 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 6 der vorliegenden Erfindung. Die p-Typ-Anodenschicht 2 und eine p-Typ-Anodenschicht 19 sind alternierend angebracht, indem sie Seite an Seite anstelle der einzelnen p-Typ-Anodenschicht 2 in Ausführungsform 4 angeordnet sind. Die Anodenelektrode 5 hat ohmschen Kontakt mit den p-Typ-Anodenschichten 2 und 19. Deshalb ist die p-Typ-Anodenschicht 19 durch die Anodenelektrode 5 mit der p-Typ-Anodenschicht 2 kurzgeschlossen. Die höchste Störstellenkonzentration in der p-Typ-Anodenschicht 19 ist geringer als die in der p-Typ-Anodenschicht 2. Das Verhältnis der höchsten Störstellenkonzentration der p-Typ-Anodenschicht 2 zu der der p-Typ-Anodenschicht 19 ist 0,5 bis 500.
  • Als eine Folge des Bereitstellens der p-Typ-Anodenschicht 19 mit geringer Konzentration wird die Effizienz einer Injektion auf der Anodenseite in dem EIN-Zustand begrenzt, und die Ladungsträgerkonzentration auf der Anodenseite in dem EIN-Zustand wird deshalb reduziert, wodurch eine Begrenzung eines Anstiegs einer elektrischen Feldstärke auf der Kathodenseite, die als ein Schwingungsanstoß wirkt, ermöglicht wird. Außerdem wird der Träger in der n–-Typ-Drift-Schicht 1 in dem EIN-Zustand reduziert. Eine Erscheinung, in welcher der Träger zu der Zeit einer Erholung an der Grenze zwischen dem Anschlussbereich und dem aktiven Bereich konzentriert ist, sodass ein Ausfall verursacht wird, kann deshalb verhindert werden. Als ein Ergebnis können eine hohe Erholungs-SOA, eine hohe Schwingungstoleranz, niedriges VF, ein niedriger Kreuzungspunkt und eine hohe Stoßstromtoleranz erzielt werden.
  • Ausführungsform 7
  • 20 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 7 der vorliegenden Erfindung. Die p-Typ-Anodenschicht 19 ist nur in einem Teil der oberen Oberfläche der p-Typ-Anodenschicht 2 vorgesehen. Das Verhältnis der Tiefe der p-Typ-Anodenschicht 19 zu der Tiefe der p-Typ-Anodenschicht 2 ist 0,1 bis 0,9. Auch in diesem Fall können die gleichen Wirkungen erzielt werden wie die von Ausführungsform 6.
  • Ausführungsform 8
  • 21 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 8 der vorliegenden Erfindung. Nur die einzelne n-Typ-Schicht 17 ist auf der unteren Oberfläche der n–-Typ-Drift-Schicht 1 in dem Anschlussbereich vorgesehen. Die Kathodenelektrode 6 ist elektrisch durch Herstellen eines Kontaktes mit der n-Typ-Schicht 17 verbunden. Die n-Typ-Schicht 17 weist eine höchste Störstellenkonzentration von 1 × 1015 bis 1 × 1016 cm–3 auf. Der Kontaktwiderstand der n-Typ-Pufferschicht 14 zu der Kathodenelektrode 6 wird dadurch vergrößert. Eine Injektion von Elektronen von der Kathodenseite des Anschlussbereichs in dem EIN-Zustand kann deshalb begrenzt werden, um eine Erholungs-SOA zu verbessern.
  • Ausführungsform 9
  • 22 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 9 der vorliegenden Erfindung. Die n-Typ-Pufferschicht 4 ist einlagig. Die n-Typ-Schicht 17 in der Kathodenstruktur in dem Anschlussbereich ist ebenfalls einlagig. Somit kann der Aufbau von dem in Ausführungsform 8 weiter vereinfacht werden.
  • Ausführungsform 10
  • 23 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 10 der vorliegenden Erfindung. Eine n-Typ-Kanalstopper-Pufferschicht 20 ist in einem äußersten Umfangsteil des Anschlussbereichs vorgesehen. Eine n-Typ-Kanalstopperschicht 21 und eine p-Typ-Kanalstopperschicht 22 sind in der n-Typ-Kanalstopper-Pufferschicht 20 vorgesehen. Die höchste Störstellenkonzentration in der n-Typ-Kanalstopper-Pufferschicht 20 ist höher als die in der n–-Typ-Drift-Schicht 1. Die höchste Störstellenkonzentration in der n-Typ-Kanalstopperschicht 21 ist höher als die in der n-Typ-Kanalstopper-Pufferschicht 20 und als die in der p-Typ-Kanalstopperschicht 21. Dadurch kann eine hohe Erholungs-SOA erzielt werden.
  • Ausführungsform 11
  • 24 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 11 der vorliegenden Erfindung. Eine LNFLR-(Linearly-Narrowed Field Limiting Ring-)Struktur 23 ist anstelle der gewöhnlichen p-Typ-Schutzringschicht 15 vorgesehen. Die LNFLR-Struktur 23 ist eine Mehrzahl von p-Typ-Schichten, die periodisch parallel von dem aktiven Bereich in Richtung des Anschlussbereichs angeordnet ist. Die Mehrzahl von p-Typ-Schichten hat einen linearen Konzentrationsgradienten in Richtung des Anschlussbereichs.
  • Eine RESURF-(Reduced Surface Field)Struktur 24 ist zwischen der p-Typ-Anodenschicht 2 in dem aktiven Bereich und der LNFLR-Struktur 23 vorgesehen. Die RESURF-Struktur 24 weist eine tiefe p-Schicht, die an dem Ende des aktiven Bereichs gebildet ist, und eine p-Schicht der gleichen Diffusionstiefe wie die der Diffusionsschicht in der LNFLR-Struktur 23 auf. Die Dosis in der RESURF-Struktur 24 ist 2 × 1012/m2, und die Breite der RESURF-Struktur 24 ist 5 bis 100 μm. Die Steilheit des Spitzenwerts der elektrischen Feldstärke zu der Zeit einer Erholung kann durch Vorsehen der RESURF-Struktur 24 reduziert werden.
  • Ausführungsform 12
  • 25 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 12 der vorliegenden Erfindung. In der vorliegenden Ausführungsform ist eine VLD-(Variation of Lateral Doping)Struktur 25 anstelle der RESURF-Struktur 24 in Ausführungsform 11 vorgesehen. Die VLD-Struktur 25 weist eine tiefe p-Schicht, die an dem Ende des aktiven Bereichs gebildet ist, und eine p-Schicht mit einem Gradienten für eine Verbindung zwischen der Tiefe der tiefen p-Schicht und der Tiefe der LNFLR-Diffusionsschicht auf.
  • Ausführungsform 13
  • 26 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 13 der vorliegenden Erfindung. Ein IGBT ist in dem aktiven Bereich vorgesehen, während die LNFLR-Struktur 23 in dem Anschlussbereich vorgesehen ist. Auch in diesem Fall können die gleichen Wirkungen wie die von Ausführungsform 11 erzielt werden.
  • Die Halbleitervorrichtung in der vorliegenden Anwendung ist nicht auf diejenigen beschränkt, die aus Silizium gebildet sind. Die Halbleitervorrichtung in der vorliegenden Anwendung kann auch eine Vorrichtung sein, die aus einem Halbleiter mit breiter Bandlücke gebildet ist, der eine Bandlücke aufweist, die größer ist als die von Silizium. Der Halbleiter mit breiter Bandlücke ist zum Beispiel Siliziumkarbid, ein auf Galliumnitrid basierendes Material oder Diamant. Eine Halbleitervorrichtung, die aus einem solchen Halbleiter mit breiter Bandlücke gebildet ist, weist eine hohe Spannungsfestigkeitscharakteristik und erlaubte Stromdichte auf und kann deshalb klein ausgelegt werden. Diese klein ausgelegte Vorrichtung kann verwendet werden, um zu ermöglichen, dass das Halbleitermodul, welches diese Vorrichtung beinhaltet, klein ausgelegt werden kann. Da der Wärmewiderstand des Elements hoch ist, können die wärmeableitenden Lamellen des Kühlkörpers in der Größe reduziert werden, und ein wassergekühltes Teil kann durch ein luftgekühltes Teil ersetzt werden. Das Halbleitermodul kann deshalb weiter in der Größe reduziert werden. Auch der Leistungsverlust in dem Element ist gering und die Effizienz des Elements ist hoch. Das Halbleitermodul kann deshalb in der Effizienz verbessert werden.
  • Obwohl Vorrichtungen in einer unteren oder mittleren Klasse, wie die 1200 V- oder 1700 V-Klasse, in den Beschreibungen der Ausführungsformen durch Beispiele beschrieben worden sind, können die vorstehend beschriebenen Wirkungen unabhängig von der Spannungsfestigkeitsklasse erzielt werden.
  • Beschreibung der Bezugszeichen
    • 1 n–-Typ-Drift-Schicht; 2, 19 p-Typ-Anoden-Schicht; 3 n-Typ-Kathodenschicht; 4, 14 n-Typ-Pufferschicht; 6 Kathodenelektrode; 12 p-Typ-Kollektorschicht; 13 p-Typ-Kathodenschicht; 17 n-Typ-Schicht; 20 n-Typ-Kanalstopper-Pufferschicht; 21 n-Typ-Kanalstopperschicht; 21 p-Typ-Kanalstopperschicht; 23 LNFLR-Struktur; 24 RESURF-Struktur; 25 VLD-Struktur

Claims (15)

  1. Halbleitervorrichtung, aufweisend: eine n-Typ-Drift-Schicht; eine p-Typ-Anodenschicht, die auf einer oberen Oberfläche der n-Typ-Drift-Schicht vorgesehen ist; eine Kathodenschicht, die auf einer unteren Oberfläche der n-Typ-Drift-Schicht vorgesehen ist; und eine n-Typ-Pufferschicht, die zwischen der n-Typ-Drift-Schicht und der Kathodenschicht vorgesehen ist, wobei eine höchste Störstellenkonzentration in der n-Typ-Pufferschicht höher ist als die in der n-Typ-Drift-Schicht und geringer als die in der Kathodenschicht, und ein Gradient einer Ladungsträgerkonzentration an einer Verbindung zwischen der n-Typ-Drift-Schicht und der n-Typ-Pufferschicht auf 20 bis 2000 cm–4 festgelegt ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei eine wirksame Dosis in der n-Typ-Pufferschicht 1 × 1012 bis 5 × 1012 cm–2 höher ist als die in der n-Typ-Drift-Schicht.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Kathodenschicht von einem n-Typ ist.
  4. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Kathodenschicht von einem p-Typ ist.
  5. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Kathodenschicht eine n-Typ-Kathodenschicht und eine p-Typ-Kathodenschicht aufweist, die Seite an Seite angeordnet sind.
  6. Halbleitervorrichtung gemäß Anspruch 5, wobei die n-Typ-Pufferschicht eine erste n-Typ-Pufferschicht, die zwischen der n-Typ-Drift-Schicht und der n-Typ-Kathodenschicht vorgesehen ist, und eine zweite n-Typ-Pufferschicht, die zwischen der n-Typ-Drift-Schicht und der p-Typ-Kathodenschicht vorgesehen ist, aufweist, und eine höchste Störstellenkonzentration in der ersten n-Typ-Pufferschicht höher ist als die in der zweiten n-Typ-Pufferschicht.
  7. Halbleitervorrichtung gemäß Anspruch 5 oder 6, weiter aufweisend eine Kathodenelektrode, die ohmschen Kontakt mit der n-Typ-Kathodenschicht hat und Schottky-Kontakt mit der p-Typ-Kathodenschicht hat.
  8. Halbleitervorrichtung gemäß einem der Ansprüche 5 bis 7, wobei die n-Typ-Kathodenschicht und die p-Typ-Kathodenschicht ein Streifenmuster bilden.
  9. Halbleitervorrichtung gemäß einem der Ansprüche 5 bis 7, wobei die n-Typ-Kathodenschicht oder die p-Typ-Kathodenschicht ein Punktmuster bilden.
  10. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 9, wobei die p-Typ-Anodenschicht eine erste p-Typ-Anodenschicht und eine zweite p-Typ-Anodenschicht, die eine kleinere höchste Störstellenkonzentration aufweist als die erste p-Typ-Anodenschicht, aufweist, und ein Verhältnis einer höchsten Störstellenkonzentration in der ersten p-Typ-Anodenschicht zu der in der zweiten p-Typ-Anodenschicht 0,5 bis 500 ist.
  11. Halbleitervorrichtung gemäß Anspruch 10, wobei ein Verhältnis einer Tiefe der zweiten p-Typ-Anodenschicht zu einer Tiefe der ersten p-Typ-Anodenschicht 0,1 bis 0,9 ist.
  12. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 11, aufweisend: eine n-Typ-Schicht, die auf einer unteren Oberfläche der n-Typ-Drift-Schicht in einem Anschlussbereich vorgesehen ist und eine höchste Störstellenkonzentration von 1,0 × 1015 bis 1,0 × 1016 cm–3 aufweist; und eine Kathodenelektrode, die dadurch, dass sie in Kontakt gebracht wird, elektrisch mit der Kathodenschicht und der n-Typ-Schicht verbunden ist.
  13. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 12, aufweisend: eine n-Typ-Kanalstopper-Pufferschicht, die in einem äußersten Umfangsteil eines Anschlussbereichs vorgesehen ist; und eine n-Typ-Kanalstopperschicht und eine p-Typ-Kanalstopperschicht, die in der n-Typ-Kanalstopper-Pufferschicht vorgesehen sind, wobei eine höchste Störstellenkonzentration in der n-Typ-Kanalstopper-Pufferschicht höher ist als die in der n-Typ-Drift-Schicht, und eine höchste Störstellenkonzentration in der n-Typ-Kanalstopperschicht höher ist als die in der n-Typ-Kanalstopper-Pufferschicht und die in der p-Typ-Kanalstopperschicht.
  14. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 13, weiter aufweisend: eine LNFLR-(Linearly-Narrowed Field Limiting Ring)Struktur, die in einem Anschlussbereich vorgesehen ist; und eine RESURF-(Reduced Surface Field)Struktur, die in einem äußeren Endteil der p-Typ-Anodenschicht vorgesehen ist.
  15. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 13, weiter aufweisend: eine LNFLR-Struktur, die in einem Anschlussbereich vorgesehen ist; und eine VLD-(Variation of Lateral Doping)Struktur, die in einem äußeren Endteil der p-Typ-Anodenschicht vorgesehen ist.
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