DE112015006128T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112015006128T5
DE112015006128T5 DE112015006128.2T DE112015006128T DE112015006128T5 DE 112015006128 T5 DE112015006128 T5 DE 112015006128T5 DE 112015006128 T DE112015006128 T DE 112015006128T DE 112015006128 T5 DE112015006128 T5 DE 112015006128T5
Authority
DE
Germany
Prior art keywords
layer
type
semiconductor device
active region
cathode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112015006128.2T
Other languages
English (en)
Inventor
Fumihito MASUOKA
Hidenori Fujii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112015006128T5 publication Critical patent/DE112015006128T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Eine p-Anodenschicht (2) ist auf einer vorderen Fläche einer n–-Driftschicht (1) in einem aktiven Bereich gebildet. Eine n-Pufferschicht (7) ist auf einer hinteren Fläche der n–-Driftschicht (1) gebildet. Eine n-Kathodenschicht (8) und eine p-Kathodenschicht (9) sind nebeneinander auf einer hinteren Fläche der n-Pufferschicht (7) gebildet. Eine n-Schicht (10) ist auf der hinteren Fläche der n-Pufferschicht (7) in einem Übergangsbereich zwischen dem aktiven Bereich und der Seite des Anschlussbereichs neben der n-Kathodenschicht (8) und der p-Kathodenschicht (9) angeordnet. Eine Erstreckungslänge der n-Schicht (10) zur Seite des aktiven Bereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, wird durch WGR1 dargestellt und WGR1 erfüllt 10 μm ≤ WGR1 ≤ 500 μm.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, welche für ein Hochstehspannungsleistungsmodul (≥ 600 V) verwendet wird.
  • Hintergrund der Erfindung
  • Herkömmliche Dioden weisen durch Anwenden eines Dünn-Wafer-Verfahrens und Optimieren eines Kathodenprofils (siehe zum Beispiel NPL 1) einen verringerten Durchlassspannungsabfall VF auf. Wafer-Verdünnung ist ebenfalls für Dioden zum Erreichen eines niedrigen VF, wie in dem Fall eines IGBT (Bipolartransistor mit isolierter Gate-Elektrode), effektiv, was allerdings zu einem Verringern der Toleranz für einen Abriss während der Erholung führt, wodurch das Risiko eines Durchbruchs der Vorrichtung erhöht wird.
  • Für eine Hochstehspannungsklasse konzipierte Dioden streben eine Verbesserung eines Erholungs-SOA (sicheren Arbeitsbereichs) dadurch an, dass sie eine Trägerkonzentration in einem Anschlussbereich in einem AN-Zustand mittels einer auf einer hinteren Seite des Anschlussbereichs gebildeten p-Schicht verringern und eine Konzentration von Ladungsträgern auf einem Grenzbereich während Erholung vermeiden (siehe zum Beispiel NPL 2).
  • Des Weiteren wurde belegt, dass es in niedrigen bis mittleren Stehspannungsklassen von 600 bis 1700 V möglich ist, die elektrische Feldstärke auf einer Kathodenseite zusätzlich zu einem Hauptübergang mittels auf der Seite der Rückfläche des aktiven Bereichs abwechselnd angeordneten p-Schichten und n-Schichten zu erhöhen, ein Abriss-Phänomen zu vermeiden, und einen Gesamtverlust durch ein vorteilhaftes Verringern einer Dicke einer n–-Driftschicht (siehe zum Beispiel NPL 3) zu verringern.
  • Andererseits, wenn die Substratkonzentration erhöht wird und die n–-Driftschicht so gestaltet wird, dass sie eine geringere Dicke aufweist, um beim Sichern einer Stehspannung den Gesamtverlust zu verringern, erfolgt ein Durchbruch gleichzeitig mit einer Lawine nahe einem Durchbruchausgangspunkt, welcher eine Nennspannung während der Messung einer statischen Durchschlagsfestigkeit wesentlich überschreitet. Daher gibt es für Anwendungen, welche im Falle einer Lawine eine Betriebsgarantie benötigen, eine Beschränkung auf das Verringern einer Wafer-Dicke.
  • Zitierliste
  • Nichtpatentliteratur
    • NPL 1: H. Fujii, M. Inoue, K. Hatade and Y. Tomomatsu, „ A Novel Buffer Structure and lifetime control Technique with Poly-Si for Thin Wafer Diode,” Proc. ISPSD’09, S. 140–143, Barcelona, Spanien (2009)
    • NPL 2: K. Nakamura, F. Masuoka, A. Nishii, K. Sadamatsu, S. Kitajima and K. Hatade, „ Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode,” Proc. ISPSD’10, S. 133–136, Hiroshima, Japan (2010)
    • NPL 3: F. Masuoka, K. Nakamura, A. Nishii and T. Terashima, „ Great Impact of RFC Technology on Fast Recovery Diode towards 600 V for Low Loss and High Dynamic Ruggedness,” Proc. ISPSD’12, S. 373–376, Brügge, Belgien (2012)
  • Kurzbeschreibung
  • Technisches Problem
  • Um den Gesamtverlust beim Aufrechterhalten der statischen Durchschlagfestigkeit zu verringern, muss der Wafer dünner gemacht werden und ein höherer spezifischer Widerstand entwickelt werden. Allerdings nimmt mit einer so gestalteten pin-Diode das elektrische Feld nicht nur in dem Hauptübergang, sondern auch in einem Übergang zwischen der n–-Schicht und der n+-Schicht auf der Kathodenseite während der Erholung zu, wobei in der Driftschicht zurückgelassene Ladungsträger drastisch in der Endphase der Erholung herausgeschwemmt werden, was in einer drastischen Unterbrechung eines Schwanzstroms (Abriss) resultiert. Das Problem ist, dass dies aufgrund einer elektromotorischen Gegenspannung einer parasitären Induktivität Ls in der Schaltung eine Stoßspannung und aufgrund von L und C in der Schaltung ein Oszillationsphänomen auslöst.
  • Herkömmliche pin-Dioden weisen einen Abschlussrückflächen-Aufbau, dessen gesamte Fläche aus einer n+-Schicht gebildet ist, und daher eine hohe Ladungsträgerkonzentration in einem Anschlussbereich von einem AN-Zustand auf. Folglich sind positive Löcher während eines Ausschaltvorganges auf einem Kontaktende in dem Grenzbereich zwischen dem aktiven Bereich und dem Anschlussbereich konzentriert, was zu einem Problem des lokalen Anstiegs der Temperatur (≥ 800K) führt, was zu einem Durchbruch führen kann.
  • Außerdem weisen Vorrichtungen, welche einen parasitären pnp-Bipolartransistor-Aufbau enthalten, ein Problem der Verschlechterung des Lawinenwiderstands während eines aus-Vorganges und eines Ausschaltvorganges im Vergleich zu Vorrichtungen auf, welche keinen parasitären Aufbau enthalten.
  • Die vorliegende Erfindung wurde zum Lösen der vorstehend beschriebenen Probleme eingesetzt und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche fähig ist, ein Abrissphänomen in der Endphase eines Ausschaltvorganges und ein dadurch ausgelöstes Oszillationsphänomen zu vermeiden, einen Durchbruch in einem Übergang zwischen dem aktiven Bereich und dem Anschlussbereich während eines Ausschaltvorganges zu verhindern, und den Lawinenwiderstand während eines aus-Vorganges und eines Ausschaltvorganges zu verbessern.
  • Lösung des Problems
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung, worin ein Anschlussbereich außerhalb eines aktiven Bereichs angeordnet ist, enthält: eine n-Driftschicht, die eine vordere Fläche und eine hintere Fläche, welche sich gegenüberstehen, aufweist; eine p-Anodenschicht, welche auf der vorderen Fläche der n-Driftschicht in dem aktiven Bereich gebildet ist; eine n-Pufferschicht, welche auf der hinteren Fläche der n-Driftschicht gebildet ist; eine n-Kathodenschicht und eine p-Kathodenschicht, welche nebeneinander auf einer hinteren Fläche der n-Pufferschicht gebildet sind; und eine n-Schicht, welche auf der hinteren Fläche der n-Pufferschicht in einem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich neben der n-Kathodenschicht und der p-Kathodenschicht gebildet ist, wobei eine Erstreckungslänge der n-Schicht zur Seite des aktiven Bereichs mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt durch WGR1 dargestellt wird und WGR1 10 μm ≤ WGR1 ≤ 500 μm erfüllt.
  • Vorteilhafte Auswirkungen der Erfindung
  • In der vorliegenden Erfindung ist eine n-Schicht auf der hinteren Fläche der n-Pufferschicht in dem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich gebildet, und WGR1, welches eine Erstreckungslänge der n-Schicht zur Seite des aktiven Bereichs darstellt, erfüllt 10 μm ≤ WGR1 ≤ 500 μm. Dies macht es möglich, ein Abrissphänomen und ein dadurch ausgelöstes Oszillationsphänomen am Ende des Ausschaltvorganges zu vermeiden und den Lawinenwiderstand während eines aus-Vorganges und eines Ausschaltvorganges zu verbessern.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 2 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 3 ist eine Unteransicht, welche eine Änderung der Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 4 ist eine Unteransicht, welche eine Änderung der Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt.
  • 5 ist ein Diagramm, welches Proben des herkömmlichen Aufbaus, welche einem Lawinendurchbruch unterzogen wurden, darstellt.
  • 6 ist ein Diagramm, welches Simulationsergebnisse eines inneren Zustandes beim Anlegen einer Sperrvorspannung darstellt.
  • 7 ist ein Diagramm, welches eine Erholungscharakteristik simuliert.
  • 8 ist ein Diagramm, welches eine Dichte positiver Löcher und eine elektrische Feldstärke eines herkömmlichen Aufbaus darstellt.
  • 9 ist ein Diagramm, welches eine Dichte positiver Löcher und eine elektrische Feldstärke der vorliegenden Ausführungsform darstellt.
  • 10 ist ein Diagramm, welches Ergebnisse einer Messung einer Raumtemperatur-Stehspannungscharakteristik einer Menge von 1200 V Prototypen darstellt.
  • 11 ist ein Diagramm, welches eine Abrisscharakteristik darstellt.
  • 12 ist ein Diagramm, welches WGR1- und WGR2-Abhängigkeiten eines Sekundärdurchbruch-Startstroms und eines maximalen steuerbaren Stroms darstellt.
  • 13 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 14 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt.
  • 15 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung darstellt.
  • 16 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung darstellt.
  • 17 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 4 der vorliegenden Erfindung darstellt.
  • 18 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 4 der vorliegenden Erfindung darstellt.
  • 19 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 5 der vorliegenden Erfindung darstellt.
  • 20 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 6 der vorliegenden Erfindung darstellt.
  • 21 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 7 der vorliegenden Erfindung darstellt.
  • 22 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 8 der vorliegenden Erfindung darstellt.
  • 23 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 9 der vorliegenden Erfindung darstellt.
  • 24 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 10 der vorliegenden Erfindung darstellt.
  • 25 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 11 der vorliegenden Erfindung darstellt.
  • 26 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 12 der vorliegenden Erfindung darstellt.
  • 27 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 13 der vorliegenden Erfindung darstellt.
  • 28 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 14 der vorliegenden Erfindung darstellt.
  • 29 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 15 der vorliegenden Erfindung darstellt.
  • 30 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 16 der vorliegenden Erfindung darstellt.
  • 31 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 16 der vorliegenden Erfindung darstellt.
  • 32 ist eine Unteransicht, welche eine Änderung der Halbleitervorrichtung gemäß Ausführungsform 16 der vorliegenden Erfindung darstellt.
  • Beschreibung der Ausführungsformen
  • Eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet und auf die wiederholte Beschreibung dieser kann verzichtet worden sein.
  • Ausführungsform 1
  • 1 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt. Ein Anschlussbereich ist außerhalb eines aktiven Bereichs angeordnet. Eine n–-Driftschicht 1 weist eine vordere Fläche und eine hintere Fläche, welche sich gegenüberstehen, auf.
  • Eine p-Anodenschicht 2 ist auf einer vorderen Fläche der n–-Driftschicht 1 in dem aktiven Bereich gebildet. Ein Endabschnitt der p-Anodenschicht 2 überschneidet einen Endabschnitt des aktiven Bereiches. Eine typische p-Schutzringschicht 3 und eine Channel-Stopperschicht 4 sind auf der Oberfläche der n–-Driftschicht 1 in dem Anschlussbereich gebildet. Eine Anodenelektrode 5 bildet durch eine Öffnung eines Zwischenschichtfilms 6 einen Ohm’schen Kontakt mit der p-Anodenschicht 2.
  • Eine n-Pufferschicht 7 ist auf einer hinteren Fläche der n–-Driftschicht 1 gebildet. Eine n-Kathodenschicht 8 und eine p-Kathodenschicht 9 sind nebeneinander auf einer hinteren Fläche der n-Pufferschicht 7 gebildet. Eine n-Schicht 10 ist auf der hinteren Fläche der n-Pufferschicht 7 in einem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich neben der n-Kathodenschicht 8 und der p-Kathodenschicht 9 gebildet. Die n-Schicht 10 weist die gleiche Störstellenkonzentration wie die n-Kathodenschicht 8 auf. Eine Kathodenelektrode 11 bildet mit der n-Kathodenschicht 8, der p-Kathodenschicht 9 und der n-Schicht 10 einen Ohm’schen Kontakt.
  • Eine Erstreckungslänge der n-Schicht 10 zur Seite des aktiven Bereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, wird durch WGR1 dargestellt. Eine Erstreckungslänge der n-Schicht 10 zur Seite des Anschlussbereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, wird durch WGR2 dargestellt. WGR1 und WGR2 erfüllen 10 μm ≤ WGR1 ≤ 500 μm und 10 μm ≤ WGR2 ≤ 500 μm.
  • Von Elektronen-Loch-Paaren, welche beim Anlegen einer Sperrvorspannung durch Kollision und Ionisierung an dem Endabschnitt der p-Anodenschicht 2 erzeugt werden, passieren Elektronen durch ein starkes elektrisches Feld und bewegen sich zur Kathodenelektrode 11. Der Vorgang eines parasitären pnp-Transistors kann währenddessen durch Sichern einer Öffnung für die Elektronen durch die n-Schicht 10 vermieden werden. Um diese Auswirkung zu erhalten, werden WGR1 und WGR2 bevorzugt so gestaltet, dass sie beide in der Größenordnung von mehreren zehn µm sind. Es ist zu beachten, dass wenn die sich erstreckende Form einer Sperrschicht berücksichtigt wird, muss WGR2 so gestaltet werden, dass sie größer als WGR1 ist.
  • 2 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung darstellt. Ein Muster aus den p-Kathodenschichten 9 und den n-Kathodenschichten 8 ist in einer Gitterform senkrecht zur langen Seite des Chips angeordnet. 3 und 4 sind Unteransichten, welche Änderungen der Halbleitervorrichtung gemäß Ausführungsform der vorliegenden Erfindung darstellen. In 3 ist ein Muster der p-Kathodenschichten 9 und der n-Kathodenschichten 8 in einer Gitterform parallel zur langen Seite des Chips angeordnet. In 4 ist ein Muster der p-Kathodenschichten 9 und der n-Kathodenschichten 8 in einer Ringform angeordnet.
  • Als nächstes wird ein herkömmlicher Aufbau, in welchem die p-Kathodenschicht 9 in dem Übergangsbereich und dem Anschlussbereich gebildet ist, mit der vorliegenden Ausführungsform, in welcher die n-Schicht 10 gebildet ist, verglichen. Beide sind Dioden, in welchen ein FLR-(Feldbegrenzungsring)Aufbau auf der Oberfläche des Anschlussbereichs und ein sich wiederholender Aufbau der p-Schicht und der n-Schicht auf der hinteren Fläche des aktiven Bereichs gebildet sind.
  • 5 ist ein Diagramm, welches Proben des herkömmlichen Aufbaus, welche einem Lawinendurchbruch unterzogen wurden, darstellt. In allen Proben, welche einem Lawinendurchbruch unterzogen wurden, wurden Si-Erhebungen an Anodenendabschnitten an den Ecken des Chips beobachtet und Schmelzspuren wurden im Si nahe unmittelbar unter den Zwischenschichtfilmen gefunden. Es ist aus diesem Ergebnis möglich anzunehmen, dass ein thermischer Durchbruch aufgrund eines Überstroms in der Endphase des Durchbruchmechanismus stattgefunden haben könnte.
  • 6 ist ein Diagramm, welches Simulationsergebnisse eines inneren Zustandes beim Anlegen einer Sperrvorspannung darstellt. Als ein Ergebnis der Simulation einer Stehspannungscharakteristik bei Raumtemperatur erschien ein Bereich negativen differentiellen Widerstands (NDR) in der Nähe eines Durchbruch-Startpunkts, welcher eine Nennspannung wesentlich überschreitet, und beschrieb die Stehspannungswellenform eine „S-Form“. Als ein Ergebnis aus dem Beobachten des inneren Zustands der Vorrichtung mit Bezug auf die entsprechenden Stromwerte wurde geschätzt, dass Elektronen und positive Löcher mit einer hohen Dichte in der longitudinalen Richtung der Vorrichtung am Kontaktende in dem NDR-Bereich (Bipolarvorgang) existieren, was eine Möglichkeit darstellt, dass der Lawinendurchbruch ein Sekundärdurchbruch eines longitudinalen parasitären pnp-Transistors an dem Kontaktende sein kann. Andererseits hat die vorstehende Ausführungsform den Lawinenwiderstand verbessert. Mit diesen Ergebnissen ist es möglich anzunehmen, dass die Prinzipien eines Lawinendurchbruchs des herkömmlichen Aufbaus im Wesentlichen den Prinzipien eines Sekundärdurchbruchs eines Bipolartransistors „Vorgang von durch Kollision und Ionisation in einem starken elektrischen Feld erzeugten Ladungsträgern, welche als ein Basisstrom fungieren und einen an-Vorgang fortsetzen.“ ähnlich sind.
  • 7 ist ein Diagramm, welches eine Erholungscharakteristik simuliert. 8 ist ein Diagramm, welches eine Dichte positiver Löcher und eine elektrische Feldstärke eines herkömmlichen Aufbaus darstellt und 9 ist ein Diagramm, welches eine Dichte positiver Löcher und eine elektrische Feldstärke der vorliegenden Ausführungsform darstellt. Die vorliegende Ausführungsform hat Ergebnisse mit einer höheren Stoßspannung als der herkömmliche Aufbau erhalten. Von einer Analyse des Inneren, welche zur Untersuchung der Ursachen für eine Zunahme der Stoßspannung an jedem Zeitpunkt der Erholung durchgeführt wurde, wurde geschätzt, dass in dem herkömmlichen Aufbau sich eine Sperrschicht langsam zur Kathodenseite unmittelbar über der p-Kathodenschicht auf der hinteren Fläche des Anschlussbereichs erstreckt, wohingegen in der vorliegenden Ausführungsform sich die Sperrschicht drastisch zur Kathodenseite unmittelbar über der n-Schicht auf der hinteren Fläche des Anschlussbereichs erstreckt.
  • Des Weiteren, wenn eine UIS-Prüfung des herkömmlichen Aufbaus simuliert wurde, wurde ein Vorrichtungsdurchbruch in der Nähe einer Spannungsspitze erfolgreich simuliert. Ergebnisse einer zu jedem Zeitpunkt durchgeführten Analyse des Inneren zeigen, dass ein innerer Zustand zum Zeitpunkt eines Vorrichtungsdurchbruchs dem simulierten inneren Zustand zum Zeitpunkt des Anlegens der vorstehend beschriebenen Sperrvorspannung recht ähnlich ist. Daher wurde geschätzt, dass eine Verbesserung durch Bilden der n-Schicht auf der hinteren Fläche des Übergangsbereichs zwischen dem aktiven Bereich und dem Anschlussbereich erzielt werden kann.
  • 10 ist ein Diagramm, welches Ergebnisse einer Messung einer Raumtemperatur-Stehspannungscharakteristik einer Menge von 1200 V Prototypen darstellt. In dem Fall eines herkömmlichen Aufbaus mit einer auf der hinteren Fläche des Anschlussbereichs gebildeten p-Kathodenschicht wurde der Aufbau gleichzeitig mit einem Beginn eines Durchbruchs nahe 1500 V zerstört. Andererseits, in dem Fall der vorliegenden Ausführungsform, in welcher die n-Schicht auf der hinteren Fläche an einem Endabschnitt des aktiven Bereichs gebildet ist, wurde der Lawinenwiderstand wie vorgesehen erfolgreich verbessert.
  • 11 ist ein Diagramm, welches eine Abrisscharakteristik darstellt. Ein Spannungswellenform-Spitzenwert VAbriss ist, wenn eine Abrisscharakteristik der vorliegenden Ausführungsform ausgewertet wird, im Vergleich bei Vcc = 850 V um 100 V höher als der herkömmliche Aufbau, ist aber um 300 V oder mehr geringer als die pin-Diode. Es wird deshalb geschätzt, dass RFC-Effekte beibehalten werden können.
  • 12 ist ein Diagramm, welches WGR1- und WGR2-Abhängigkeiten eines Sekundärdurchbruch-Startstroms und eines maximalen steuerbaren Stroms darstellt. Während sich WGR1 oder WGR2 0 nähern, nimmt der Sekundärdurchbruch-Startstrom ab, wohingegen der maximale steuerbare Strom zunimmt. Andererseits, während WGR1 oder WGR2 zunehmen, nimmt der maximale steuerbare Strom ab, wohingegen der Sekundärdurchbruch-Startstrom zunimmt. Somit müssen WGR1 und WGR2 10 μm ≤ WGR1 ≤ 500 μm und 10 μm ≤ WGR2 ≤ 500 μm erfüllen.
  • In der vorliegenden Ausführungsform, wie vorstehend beschrieben, ist die n-Schicht 10 auf der hinteren Fläche in dem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich gebildet, wodurch ein parasitärer pnp-Transistorvorgang vermieden wird, und dadurch möglich wird, einen Durchbruch in dem Übergang zwischen dem aktiven Bereich und dem Anschlussbereich während eines Ausschaltvorgangs zu vermeiden und den Lawinenwiderstand während eines aus-Vorgangs und eines Ausschaltvorgangs zu verbessern. Allerdings wird eine Konzentration elektrischer Felder an einem Endabschnitt des aktiven Bereichs aufgrund einer Krümmung einer Diffusionsschicht wahrscheinlich stattfinden und eine drastische Verarmung von Ladungsträgern in der Vorrichtung, was eine Auslösung einer Spannungs-/Stromwellenform-Vibration während eines Erholungsvorgangs bildet, wird wahrscheinlich zuerst stattfinden. Aus diesem Grund, je mehr die p-Kathodenschicht 9 von dem Endabschnitt des aktiven Bereichs getrennt wird, desto wahrscheinlicher ist es, eine Spannungs-/Stromwellenform-Vibration während eines Erholungsvorgangs zu verursachen. Daher übernimmt die vorliegende Erfindung eine Einstellung so, dass die Erstreckungslängen WGR1 und WGR2 der n-Schicht 10 jeweils zur Seite des aktiven Bereichs und zur Seite des Anschlussbereichs 10 μm ≤ WGR1 ≤ 500 μm und 10 μm ≤ WGR2 ≤ 500 μm jeweils erfüllen. Dies macht es möglich, ein Abrissphänomen und ein dadurch ausgelöstes Oszillationsphänomen am Ende des Ausschaltvorganges zu vermeiden.
  • Ausführungsform 2
  • 13 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt. 14 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform weist die n-Schicht 10 die gleiche Störstellenkonzentration wie die der n-Pufferschicht 7 auf. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 1 und Auswirkungen ähnlich zu denen der Ausführungsform 1 können erhalten werden.
  • Ausführungsform 3
  • 15 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung darstellt. 16 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist keine p-Kathodenschicht 9 in dem Anschlussbereich gebildet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 1 und Auswirkungen ähnlich zu denen der Ausführungsform 1 können erhalten werden.
  • Ausführungsform 4
  • 17 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 4 der vorliegenden Erfindung darstellt. 18 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 4 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform weist die n-Schicht 10 die gleiche Störstellenkonzentration wie die der n-Pufferschicht 7 auf und ist keine p-Kathodenschicht 9 in dem Anschlussbereich gebildet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 1 und Auswirkungen ähnlich zu denen der Ausführungsform 1 können erhalten werden.
  • Ausführungsform 5
  • 19 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 5 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist die p-Kathodenschicht 9, welche eine Breite Wp1 aufweist, einem Endabschnitt auf der Seite des aktiven Bereichs der n-Schicht 10 benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 1 und Auswirkungen ähnlich zu denen der Ausführungsform 1 können erhalten werden.
  • Hierbei bewegen sich Elektronen aus Elektron-Loch-Paaren, welche durch Kollision und Ionisierung am Endabschnitt der p-Anodenschicht 2 beim Anlegen einer Sperrvorspannung erzeugt werden, zur Kathode in einem starken elektrischen Feld. Überschreitet ein Spannungsabfall, welcher durch einen an die n-Schicht 10 in dem aktiven Bereich geleiteten elektrischen Strom verursacht wird, der die n-Pufferschicht 7 unmittelbar über der p-Kathodenschicht 9 umgeht, ein inneres Potential Vin zwischen der p-Kathodenschicht 9 und der n-Pufferschicht 7, wird ein Vorgang eines parasitären pnp-Transistors induziert. Wenn angenommen wird, dass der spezifische Widerstand der n-Pufferschicht 7 ρPuffer ist und ein elektrischer Strom Ie ist, ist das innere Potential Vin durch Vin = ∫ρPuffer·Ie·xdx gegeben. Wenn beispielsweise Ie 200 A/cm2 ist, eine Akzeptordichte NA der p-Kathodenschicht 9 1E17/cm3 ist, eine Donatordichte ND der n-Pufferschicht 7 3E16/cm3 ist, ein Konzentrationsmaximum NPuffer der n-Pufferschicht 7 3E16/cm2 ist, eine Dicke der n-Pufferschicht 7 1,5 µm ist und eine Temperatur 300K ist, wird hergeleitet, dass zum Überschreiten eines inneren Potentials von ungefähr 0,79 V Wp1 ungefähr 58,5 µm ist. Es ist dadurch möglich, den Vorgang eines parasitären pnp-Transistors zu vermeiden. Um diese Auswirkung zu erhalten, wird die Breite Wp1 bevorzugt als in der Größenordnung von mehreren zehn µm gestaltet.
  • Ausführungsform 6
  • 20 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 6 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist die p-Kathodenschicht 9, welche eine Breite Wp2 aufweist, einem Endabschnitt auf der Seite des Anschlussbereichs der n-Schicht 10 benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 1 und Auswirkungen ähnlich zu denen der Ausführungsform 1 können erhalten werden. Die Breite Wp2 ist, wie in dem Fall der Ausführungsform 5, bevorzugt als in der Größenordnung von mehreren zehn µm gestaltet.
  • Ausführungsform 7
  • 21 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 7 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform weist die n-Schicht 10 die gleiche Störstellenkonzentration wie die der n-Pufferschicht 7 auf. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 5 und Auswirkungen ähnlich zu denen der Ausführungsform 5 können erhalten werden.
  • Ausführungsform 8
  • 22 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 8 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform weist die n-Schicht 10 die gleiche Störstellenkonzentration wie die der n-Pufferschicht 7 auf. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 6 und Auswirkungen ähnlich zu denen der Ausführungsform 6 können erhalten werden.
  • Ausführungsform 9
  • 23 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 9 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist die n-Kathodenschicht 8 einem Endabschnitt auf der Seite des aktiven Bereichs der n-Schicht 10 benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 8 und Auswirkungen ähnlich zu denen der Ausführungsform 8 können erhalten werden.
  • Ausführungsform 10
  • 24 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 10 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform sind p–-Schichten 12a und 12b, welche eine niedrigere Konzentration als die der p-Kathodenschicht 9 aufweisen, auf der hinteren Fläche der n-Pufferschicht 7 gebildet und jeweils der Seite des aktiven Bereichs und der Seite des Anschlussbereichs der n-Schicht 10 benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 8 und Auswirkungen ähnlich zu denen der Ausführungsform 8 können erhalten werden. Die Breiten Wp1 und Wp2 der p–-Schichten 12a und 12b sind, wie in dem Fall der Ausführungsform 5, bevorzugt als in der Größenordnung von mehreren zehn µm gestaltet.
  • Ausführungsform 11
  • 25 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 11 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform wird anstelle der n-Schicht 10 gemäß Ausführungsform 1 eine p–-Schicht 13, welche eine niedrigere Konzentration als die der p-Kathodenschicht 9 aufweist, auf der hinteren Fläche der n-Pufferschicht 7 in dem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich neben der n-Kathodenschicht 8 und der p-Kathodenschicht 9 gebildet. Eine Erstreckungslänge der p–-Schicht 13 zur Seite des aktiven Bereichs mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt ist WGR1 und eine Erstreckungslänge der p–-Schicht 13 zur Seite des Anschlussbereichs mit dem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt ist WGR2, wobei WGR1 und WGR2 10 μm ≤ WGR1 ≤ 500 μm und 10 μm ≤ WGR2 ≤ 500 μm erfüllen. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 1 und Auswirkungen ähnlich zu denen der Ausführungsform 1 können erhalten werden.
  • Ausführungsform 12
  • 26 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 12 der vorliegenden Erfindung darstellt. Die p-Kathodenschichten 9, welche die Breiten Wp1 und Wp2 aufweisen, sind der Seite des aktiven Bereichs und der Seite des Anschlussbereichs der p–-Schicht 13 jeweils benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 11 und Auswirkungen ähnlich zu denen der Ausführungsform 11 können erhalten werden. Die breiten Wp1 und Wp2 sind, wie in dem Fall der Ausführungsform 5, bevorzugt als in der Größenordnung von mehreren zehn µm gestaltet.
  • Ausführungsform 13
  • 27 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 13 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist die n-Kathodenschicht 8 dem Endabschnitt auf der Seite des aktiven Bereichs der p–-Schicht 13 benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 11 und Auswirkungen ähnlich zu denen der Ausführungsform 11 können erhalten werden.
  • Ausführungsform 14
  • 28 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 14 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist die n-Kathodenschicht 8 dem Endabschnitt auf der Seite des Anschlussbereichs der p–-Schicht 13 benachbart angeordnet. Das Übrige der Konfiguration ist das gleiche wie die aus Ausführungsform 11 und Auswirkungen ähnlich zu denen der Ausführungsform 11 können erhalten werden.
  • Ausführungsform 15
  • 29 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 15 der vorliegenden Erfindung darstellt. Die n-Schicht 10 und die n-Kathodenschicht 8 weisen eine größere Tiefe als die der p-Kathodenschicht 9 auf und weisen eine maximale Konzentration auf, welche mehr als zweimal so hoch ist wie die der p-Kathodenschicht 9. Verunreinigung der p-Kathodenschicht 9 ist in der n-Schicht 10 und der n-Kathodenschicht 8 enthalten. Mit dieser Konfiguration, nachdem alle p-Kathodenschichten 9 gebildet sind, können die n-Schicht 10 und die n-Kathodenschicht 8 durch teilweises Abbrechen dieser gebildet werden. Es ist daher möglich, den Prozessablauf zu vereinfachen und mögliche Einflüsse einer Abweichung vom Muster auf die elektrische Charakteristik zu eliminieren.
  • Ausführungsform 16
  • 30 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß Ausführungsform 16 der vorliegenden Erfindung darstellt. 31 ist eine Unteransicht, welche die Halbleitervorrichtung gemäß Ausführungsform 16 der vorliegenden Erfindung darstellt. Die n-Schicht 10 gemäß den Ausführungsformen 1 bis 10 ist bei einer Draufsicht in einer Mehrzahl von Ringen angeordnet. 32 ist eine Unteransicht, welche eine Änderung der Halbleitervorrichtung gemäß Ausführungsform 16 der vorliegenden Erfindung darstellt. Die n-Schicht 10 der Ausführungsformen 1 bis 10 ist bei einer Draufsicht in einer Form aus Punkten angeordnet. Alternativ kann die p–-Schicht 13 der Ausführungsformen 11 bis 15 bei einer Draufsicht auch in einer Form aus Ringen oder Punkten angeordnet sein. Auswirkungen ähnlich zu denen der Ausführungsformen 1 bis 15 können in diesem Fall ebenfalls erhalten werden.
  • Es ist zu beachten, dass Halbleitervorrichtungen der vorstehend beschriebenen Ausführungsformen nicht auf welche beschränkt sind, die aus Silicium gebildet sind, sondern aus einem Halbleiter mit breiter Bandlücke gebildet sein können, welcher eine breitere Bandlücke als Silicium aufweist. Beispiele des Halbleiters mit breiter Bandlücke umfassen Siliciumcarbid, Galliumnitrid-basiertes Material oder Diamant. Die aus einem solchen Halbleiter mit breiter Bandlücke gebildete Halbleitervorrichtung weist eine hohe Stehspannung und eine hohe zulässige Stromdichte auf und kann daher verkleinert werden. Die Verwendung dieser verkleinerten Halbleitervorrichtung erlaubt, dass ein Halbleitermodul, in welchem diese Halbleitervorrichtung eingebaut ist, ebenfalls verkleinert werden kann. Außerdem, da die Halbleitervorrichtung einen hohen Wärmewiderstand aufweist, ist es möglich, die Kühlerlamellen ihres Kühlkörpers zu verkleinern, ein Luftkühlersystem anstelle eines Wasserkühlersystems anzuwenden und weiter das Halbleitermodul zu verkleinern. Außerdem weist die Vorrichtung einen geringen Leistungsverlust und eine hohe Effizienz auf und es ist deshalb möglich, ein effizienteres Halbleitermodul bereitzustellen.
  • Dioden der niedrigen und mittleren Stehspannungsklassen von 1200 V und 1700 V wurden in den vorstehend beschriebenen Ausführungsformen als Beispiele beschrieben, aber die vorstehend beschriebenen Auswirkungen können ungeachtet der Stehspannungsklassen durch eine Halbleitervorrichtung erreicht werden, welche einen parasitären Bipolartransistor-Aufbau wie etwa ein IGBT oder ein RC-IGBT verwendet. Außerdem wurde bisher ein Fall beschrieben, in welchem der Abschlussaufbau ein FLR ist, aber, ohne darauf beschränkt zu sein, können ähnliche Auswirkungen mit einem VLD-(variables seitliches Dotieren)Aufbau oder einem RESURF-(verringertes Oberflächenfeld)Aufbau erreicht werden.
  • Bezugszeichenliste
    • 1
    n–-Driftschicht;
    2
    p-Anodenschicht;
    7
    n-Pufferschicht;
    8
    n-Kathodenschicht;
    9
    p-Kathodenschicht;
    10
    n-Schicht,
    12a, 12b, 13
    p–-Schicht

Claims (13)

  1. Halbleitervorrichtung, in welcher ein Anschlussbereich außerhalb eines aktiven Bereichs gebildet ist, aufweisend: • eine n-Driftschicht, welche eine vordere Fläche und eine hintere Fläche aufweist, welche sich gegenüberstehen; • eine p-Anodenschicht, welche auf der vorderen Fläche der n-Driftschicht in dem aktiven Bereich gebildet ist; • eine n-Pufferschicht, welche auf der hinteren Fläche der n-Driftschicht gebildet ist; • eine n-Kathodenschicht und eine p-Kathodenschicht, welche auf einer hinteren Fläche der n-Pufferschicht nebeneinander angeordnet sind; und • eine n-Schicht, welche auf der hinteren Fläche der n-Pufferschicht in einem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich neben der n-Kathodenschicht und der p-Kathodenschicht gebildet ist, • wobei eine Erstreckungslänge der n-Schicht zur Seite des aktiven Bereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, durch WGR1 dargestellt wird, und • WGR1 10 μm ≤ WGR1 ≤ 500 μm erfüllt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Erstreckungslänge der n-Schicht zur Seite des Anschlussbereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, durch WGR2 dargestellt wird, und • WGR2 10 μm ≤ WGR2 ≤ 500 μm erfüllt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die n-Schicht die gleiche Störstellenkonzentration wie die der n-Kathodenschicht aufweist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die n-Schicht die gleiche Störstellenkonzentration wie die der n-Pufferschicht aufweist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die p-Kathodenschicht einem Endabschnitt auf der Seite des aktiven Bereichs der n-Schicht benachbart angeordnet ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die p-Kathodenschicht einem Endabschnitt auf der Seite des Anschlussbereichs der n-Schicht benachbart angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 4, wobei die n-Kathodenschicht einem Endabschnitt auf der Seite des aktiven Bereichs der n-Schicht benachbart angeordnet ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, ferner aufweisend eine p-Schicht, welche auf der hinteren Fläche der n-Pufferschicht, mindestens einem von der Seite des aktiven Bereichs und der Seite des Anschlussbereichs der n-Schicht benachbart angeordnet ist und eine niedrigere Konzentration als die der p-Kathodenschicht aufweist.
  9. Halbleitervorrichtung nach Anspruch 3, wobei die n-Schicht und die n-Kathodenschicht eine größere Tiefe als die der p-Kathodenschicht aufweisen und eine maximale Konzentration aufweisen, welche mehr als zweimal so hoch ist wie die der p-Kathodenschicht, und • Verunreinigung der p-Kathodenschicht in der n-Schicht und der n-Kathodenschicht enthalten ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die n-Schicht bei einer Draufsicht in einer Form aus Punkten angeordnet ist.
  11. Halbleitervorrichtung, in welcher ein Anschlussbereich außerhalb eines aktiven Bereichs gebildet ist, aufweisend: • eine n-Driftschicht, welche eine vordere Fläche und eine hintere Fläche aufweist, welche sich gegenüberstehen; • eine p-Anodenschicht, welche auf der vorderen Fläche der n-Driftschicht in dem aktiven Bereich gebildet ist; • eine n-Pufferschicht, welche auf der hinteren Fläche der n-Driftschicht gebildet ist; • eine n-Kathodenschicht und eine p-Kathodenschicht, welche nebeneinander auf einer hinteren Fläche der n-Pufferschicht gebildet sind; und • eine p-Schicht, welche auf der hinteren Fläche der n-Pufferschicht in einem Übergangsbereich zwischen dem aktiven Bereich und dem Anschlussbereich neben der n-Kathodenschicht und der p-Kathodenschicht gebildet ist und eine niedrigere Konzentration als die der p-Kathodenschicht aufweist, • wobei eine Erstreckungslänge der p-Schicht zur Seite des aktiven Bereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, durch WGR1 dargestellt wird, • eine Erstreckungslänge der p-Schicht zur Seite des Anschlussbereichs, mit einem Endabschnitt des aktiven Bereichs als ein Ausgangspunkt, durch WGR2 dargestellt wird, und • WGR1 und WGR2 10 μm ≤ WGR1 ≤ 500 μm und 10 μm ≤ WGR2 ≤ 500 μm erfüllen.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die p-Kathodenschicht mindestens einem von der Seite des aktiven Bereichs und der Seite des Anschlussbereichs der p-Schicht benachbart angeordnet ist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die p-Schicht bei einer Draufsicht in einer Form aus Punkten angeordnet ist.
DE112015006128.2T 2015-02-09 2015-02-09 Halbleitervorrichtung Pending DE112015006128T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/053540 WO2016129041A1 (ja) 2015-02-09 2015-02-09 半導体装置

Publications (1)

Publication Number Publication Date
DE112015006128T5 true DE112015006128T5 (de) 2017-10-26

Family

ID=56615106

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112015006128.2T Pending DE112015006128T5 (de) 2015-02-09 2015-02-09 Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US10510904B2 (de)
JP (1) JP6288315B2 (de)
CN (1) CN107251234B (de)
DE (1) DE112015006128T5 (de)
WO (1) WO2016129041A1 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6698487B2 (ja) * 2016-09-26 2020-05-27 三菱電機株式会社 半導体装置
JP6820738B2 (ja) * 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP6723181B2 (ja) * 2017-03-13 2020-07-15 三菱電機株式会社 半導体装置および電力変換装置
JP7334407B2 (ja) * 2017-12-28 2023-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
CN111066149B (zh) 2018-03-15 2024-02-06 富士电机株式会社 半导体装置
CN112234098A (zh) * 2020-10-27 2021-01-15 瑞能半导体科技股份有限公司 一种绝缘栅双极晶体管终端
JP7246423B2 (ja) * 2021-03-16 2023-03-27 ローム株式会社 半導体装置
JP2023101242A (ja) * 2022-01-07 2023-07-20 株式会社東芝 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3321185B2 (ja) * 1990-09-28 2002-09-03 株式会社東芝 高耐圧半導体装置
JP2797046B2 (ja) * 1992-07-08 1998-09-17 尚茂 玉蟲 プレーナ構造を有する静電誘導ダイオード
JP3444081B2 (ja) * 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
JP2001196606A (ja) * 2000-01-11 2001-07-19 Mitsubishi Electric Corp ダイオード
US7728409B2 (en) * 2005-11-10 2010-06-01 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing the same
JP4743447B2 (ja) * 2008-05-23 2011-08-10 三菱電機株式会社 半導体装置
JP2010283132A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
JP6301776B2 (ja) * 2010-05-26 2018-03-28 三菱電機株式会社 半導体装置
JP5582102B2 (ja) * 2010-07-01 2014-09-03 株式会社デンソー 半導体装置
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
DE112012007322B3 (de) * 2011-07-27 2022-06-09 Denso Corporation Diode, Halbleitervorrichtung und MOSFET
DE112012006215B4 (de) * 2012-04-13 2020-09-10 Mitsubishi Electric Corp. Diode
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
WO2014156849A1 (ja) * 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
CN103208531B (zh) * 2013-04-07 2015-07-15 株洲南车时代电气股份有限公司 一种快恢复二极管frd芯片及其制作方法
CN105283962B (zh) * 2013-06-12 2018-01-19 三菱电机株式会社 半导体装置
JP6181597B2 (ja) * 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6237902B2 (ja) * 2014-07-17 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6405212B2 (ja) * 2014-12-03 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN107251234B (zh) 2020-10-09
CN107251234A (zh) 2017-10-13
JP6288315B2 (ja) 2018-03-07
US20170263785A1 (en) 2017-09-14
JPWO2016129041A1 (ja) 2017-06-29
US10510904B2 (en) 2019-12-17
WO2016129041A1 (ja) 2016-08-18

Similar Documents

Publication Publication Date Title
DE112015006128T5 (de) Halbleitervorrichtung
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE112011105411B4 (de) Halbleitervorrichtung
DE112013007163T5 (de) Halbleitervorrichtung
DE112012007322B3 (de) Diode, Halbleitervorrichtung und MOSFET
DE102012201950B4 (de) Halbleitervorrichtung
DE112014006289B4 (de) Leistungshalbleitervorrichtung
DE102012219645B4 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
DE102016118499B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE112012006441B4 (de) Bipolartransistor vom Isolierschichttyp
DE112014006296T5 (de) Leistungshalbleitervorrichtung
DE112016006255T5 (de) Halbleitervorrichtung
DE102014223793A1 (de) Halbleitervorrichtung
DE112013001487T5 (de) Halbleitervorrichtung
DE102019214213A1 (de) Halbleitervorrichtung
DE102016205111A1 (de) Halbleiteranordnung
DE112014006630T5 (de) Siliziumcarbidhalbleiterbauteil
DE112015004492T5 (de) Halbleitervorrichtung
DE112013002031T5 (de) Halbleitervorrichtung und Halbleitervorrichtungsherstellungsverfahren
DE112014006692T5 (de) Halbleiteranordnung
DE102011083230A1 (de) Halbleitervorrichtung
DE112015006832T5 (de) Halbleiteranordnung
DE102021120992A1 (de) Halbleitervorrichtung
DE102021103703A1 (de) Hochvolt-Randabschluss-Struktur für Leistungshalbleiterbauelemente und Verfahren zum Herstellen derselben
DE102014118664B4 (de) Leistungshalbleitervorrichtung mit verbesserter Stabilität und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication