JP6723784B2 - ダイオード - Google Patents

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Description

本発明は、ダイオード、特に高速ダイオード（ＦＲＤ：Fast Recovery Diode）と称される逆回復時間ｔｒｒの短いダイオードに関する。
高速ダイオードが公知であり、高周波電源の整流等に活用されている。従来の高速ダイオードの中には、スイッチング時の逆回復時間ｔｒｒ（Reverse Recovery Time）を短くするために、電子線照射によるライフタイムキラーの導入により、優れたオン，オフ特性を実現しているものがある。（たとえば特許文献１）
特開２００５−１８３６０５号公報
ダイオードでは、順方向導通時にカソードからドリフト層に注入された電子は、スイッチング時にカソードへ移動する。この際、ドリフト層に蓄積されているキャリア密度が低いと、空乏層の伸展と共にキャリアが急激に枯渇してしまう。その結果、大きな電流変化が発生し、電圧リンギングの原因となる。
その対策の一例として、カソード側のｎ層の一部にｐ層を配置することで、スイッチング時（リカバリ時）にｐ層から少数キャリアを注入することが検討される。つまり、リカバリ時にｐ層からキャリアを補うことによって、キャリアの急激な枯渇を防ぐことができ、リカバリ電流が急激に変化することを抑制できる。
しかしながら、単にｐ層を配置するだけでは逆に電圧リンギングが大きくなる場合があるため、ｐ層の配置に関しては、ｐ層のサイズや配置率に注意を払う必要がある。
本発明の目的は、リカバリ時の電圧リンギングを効果的に抑制することができるダイオードを提供することである。
本発明の一実施形態に係るダイオードは、ｎ型カソード層と、前記ｎ型カソード層よりも低い不純物濃度を有する前記ｎ型カソード層上のｎ型ドリフト層とを含むｎ型半導体層と、前記ｎ型ドリフト層の表面部に配置されたｐ型アノード層と、前記ｎ型カソード層に選択的に配置されたｐ型ホール注入層と、前記ｐ型アノード層に電気的に接続されたアノード電極と、前記ｎ型カソード層および前記ｐ型ホール注入層に電気的に接続されたカソード電極とを含み、前記ｐ型ホール注入層は、２５μｍ以上の径を有する。
たとえば、順方向導通時にｎ型カソード層からｎ型ドリフト層に注入された電子は、スイッチング時に、ｎ型ドリフト層の厚さ方向に沿ってｎ型カソード層へ移動する。この際、ｎ型ドリフト層においてｐ型ホール注入層と対向する位置にある電子は、ｐ型ホール注入層の近傍まで移動した後、当該ｐ型ホール注入層上を横方向に沿って移動してｎ型カソード層に向かう。そして、この電子の横方向移動による電圧降下が、ｎ型半導体層とｐ型ホール注入層とのｐｎ接合部のビルトイン電圧よりも高くなると、横方向に移動中の電子がｐ型ホール注入層に移動し、ｐ型ホール注入層からホール（正孔）の注入が開始する。
このような背景において、本発明の一実施形態に係るダイオードでは、ｐ型ホール注入層の径が２５μｍ以上であるため、電子のｐ型ホール注入層に沿う移動による電圧降下を、十分大きくすることができる。その結果、ｐ型ホール注入層からホールを良好に注入できるので、キャリアの枯渇を防ぐことができ、電圧リンギングを効果的に抑制することができる。
本発明の一実施形態に係るダイオードでは、（前記ｐ型ホール注入層の総面積）／（前記ｐ型ホール注入層が形成された面の総面積）×１００（％）で導かれる前記ｐ型ホール注入層の配置率は、２０％以上であってもよい。
本発明の一実施形態に係るダイオードでは、前記ｐ型ホール注入層の配置率は、２０％〜２５％であってもよい。
本発明の一実施形態に係るダイオードでは、前記ｎ型半導体層は、１１５μｍ以上の厚さを有していてもよい。
本発明の一実施形態に係るダイオードでは、前記ｐ型ホール注入層は、１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３の不純物濃度を有していてもよい。
本発明の一実施形態に係るダイオードでは、前記ｎ型カソード層と前記ｎ型ドリフト層との間に配置され、前記ｎ型カソード層よりも低く、前記ｎ型ドリフト層よりも高い不純物濃度を有するｎ型バッファ層をさらに含んでいてもよい。
本発明の一実施形態に係るダイオードでは、前記ｎ型ドリフト層が５×１０１２ｃｍ−３〜５×１０１４ｃｍ−３の不純物濃度を有し、前記ｎ型カソード層が１×１０１８ｃｍ−３〜５×１０２０ｃｍ−３の不純物濃度を有し、前記ｎ型バッファ層が５×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有していてもよい。
本発明の一実施形態に係るダイオードでは、前記ｎ型ドリフト層は、前記ｐ型アノード層が主に配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、前記ｐ型ホール注入層は、少なくとも前記アクティブ領域に対向するように配置されていてもよい。
本発明の一実施形態に係るダイオードでは、前記外周領域において前記ｎ型ドリフト層の表面部に配置されたｐ型ＦＬＲ構造を含み、前記ｐ型ホール注入層は、前記ｐ型ＦＬＲ構造には対向しないように配置されていてもよい。
本発明の一実施形態に係るダイオードは、前記ｎ型ドリフト層のほぼ全体にわたって形成された結晶欠陥を含んでいてもよい。
本発明の一実施形態に係るダイオードでは、前記ｐ型ホール注入層は、ドット形状を有していてもよい。
本発明の一実施形態に係るダイオードでは、複数個の前記ドット形状のｐ型ホール注入層が離散配置されていてもよい。
本発明の一実施形態に係るダイオードでは、前記ｐ型ホール注入層は、ストライプ形状を有していてもよい。
図１は、本発明の一実施形態に係るｐｎダイオードの模式的な平面図である。 図２は、図１のII−II切断線における断面図である。 図３Ａおよび図３Ｂは、ｐ＋型ホール注入領域によるホール注入のメカニズムを説明するための図である。 図４は、シミュレーションで設定したｐｎ構造を示す模式図である。 図５は、標準構造のリカバリ特性を示す図である。 図６Ａは、検証例１の構造のリカバリ特性を示す図であり、図６Ｂは、検証例１の構造の電子電流による電圧降下の大きさを示す図である。 図７Ａは、検証例２の構造のリカバリ特性を示す図であり、図７Ｂは、検証例２の構造の電子電流による電圧降下の大きさを示す図である。 図８Ａは、検証例３の構造のリカバリ特性を示す図であり、図８Ｂは、検証例３の構造の電子電流による電圧降下の大きさを示す図である。 図９Ａは、検証例４の構造のリカバリ特性を示す図であり、図９Ｂは、検証例４の構造の電子電流による電圧降下の大きさを示す図である。 図１０は、各配置率を採用したときのスイッチング時の電圧波形を示す図である。 図１１は、各配置率を採用したときのスイッチング時のホール電流波形を示す図である。 図１２は、各配置率を採用したときのＩ−Ｖ特性曲線を示す図である。 図１３は、各配置率を採用したときの配置率とＶＦとの関係を示す図である。 図１４は、Ｓｉ厚さ＝１２３μｍを採用したときのリカバリ特性を示す図である。 図１５は、Ｓｉ厚さ＝１１８μｍを採用したときのリカバリ特性を示す図である。 図１６は、Ｓｉ厚さ＝１１３μｍを採用したときのリカバリ特性を示す図である。 図１７は、ｐ＋型ホール注入領域の配置パターンを示す図である。 図１８は、ｐ＋型ホール注入領域の配置パターンを示す図である。 図１９Ａは、参考例のｐｎダイオードのリカバリ特性を示す図である。 図１９Ｂは、実施例のｐｎダイオードのリカバリ特性を示す図である。 図２０Ａは参考例のｐｎダイオードのリカバリ特性を示す図であり、図２０Ｂは実施例のｐｎダイオードのリカバリ特性を示す図である。 図２１Ａは参考例のｐｎダイオードのリカバリ特性を示す図であり、図２１Ｂは実施例のｐｎダイオードのリカバリ特性を示す図である。 図２２Ａは参考例のｐｎダイオードのリカバリ特性を示す図であり、図２２Ｂは実施例のｐｎダイオードのリカバリ特性を示す図である。 図２３は、参考例および実施例について、順方向電流ＩＦとスイッチング時の電圧ピークＶｐとの関係を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るｐｎダイオード１の模式的な平面図である。図２は、図１のII−II切断線における断面図である。
ｐｎダイオード１は、ファストリカバリダイオードとして好適に使用できるダイオードであって、たとえば、平面視正方形、平面視長方形のチップ状である。そのチップサイズは、たとえば、１．０ｍｍ×１．０ｍｍ〜２０ｍｍ×２０ｍｍであってもよい。
ｐｎダイオード１は、アクティブ領域２０１と、アクティブ領域２０１を取り囲む外周領域２０２と、外周領域２０２を取り囲むスクライブ領域２０３とを含む。
表面保護膜２０４（図１のハッチング部分）は、アクティブ領域２０１および外周領域２０２を覆う一方、スクライブ領域２０３を露出させるように形成されている。また、表面保護膜２０４には、後述するアノード電極１１の一部をパッドとして露出させる開口２０５が形成されている。
ｐｎダイオード１は、ｎ型半導体層２を含む。ｎ型半導体層２は、ｎ＋＋型カソード領域１５、ｎ＋＋型カソード領域１５上のｎ−型ドリフト領域４、およびｎ＋＋型カソード領域１５とｎ−型ドリフト領域４との間のｎ＋型バッファ領域３を含む。
ｎ型半導体層２は、たとえば、フローティングゾーン（ＦＺ）法によって作製されたｎ−型のＦＺウエハに、選択的に濃度を変えながらｎ型不純物を注入してｎ＋型バッファ領域３およびｎ＋＋型カソード領域１５を形成することによって作製されてもよい。また、ベース基板としてのｎ＋型バッファ領域３上に、ｎ−型ドリフト領域４をエピタキシャル成長させると共に、当該ベース基板の裏面にイオン注入によってｎ＋＋型カソード領域１５を形成することによって構成されていてもよい。
アクティブ領域２０１において、ｎ型半導体層２には、ｐ型アノード領域５が形成されている。ｐ型アノード領域５は、ｎ−型ドリフト領域４の表面部に選択的に形成された不純物拡散層であってもよい。これにより、ｎ型半導体層２には、ｐ型アノード領域５とｎ−型ドリフト領域４との間にｐｎ接合が形成されている。
外周領域２０２においてｎ−型ドリフト領域４の表面部には、ｐ型ウェル１０およびｐ型ＦＬＲ（Field Limiting Ring）１７が形成されている。ｐ型ウェル１０は、ｐ型アノード領域５の径よりも大きい外径を有する環状に形成されており、ｐ型アノード領域５の周縁部９を全体にわたって下方から覆うように配置されている、また、ｐ型ウェル１０の外周縁は、ｐ型アノード領域５の外周縁よりも外側に配置されている。
ｐ型ＦＬＲ１７は、ｐ型ウェル１０を取り囲むように複数形成されている。この実施形態では、ｐ型ＦＬＲ１７は、ｐ型ウェル１０に近い側から遠ざかる順に４つのｐ型ＦＬＲ１７Ａ〜１７Ｄを含んでいる。互いに隣り合うｐ型ＦＬＲ１７の間隔Ｗ１〜Ｗ４（最も内側のｐ型ＦＬＲ１７についてはｐ型ウェル１０との間隔）は、ｐ型ウェル１０に近い側から遠ざかる順に広くなっている。たとえば、間隔Ｗ１＝１５μｍ、間隔Ｗ２＝１７μｍ、間隔Ｗ３＝１９μｍおよび間隔Ｗ４＝２３μｍ程度であってもよい。
また、外周領域２０２においてｎ−型ドリフト領域４の表面部にはさらに、ｎ＋型チャネルストップ領域１８が形成されている。ｎ＋型チャネルストップ領域１８は、外周領域２０２からｎ型半導体層２の端面１９に至るように形成されていてもよい。
ｎ型半導体層２の表面６には、フィールド絶縁膜７が形成されている。フィールド絶縁膜７は、ｐ型アノード領域５を選択的に露出させるコンタクト孔８を有している。ｐ型アノード領域５は、コンタクト孔８の内方領域全体に形成され、さらにコンタクト孔８の外側に跨るように延びている。これにより、ｐ型アノード領域５の周縁部９はフィールド絶縁膜７に覆われている。また、コンタクト孔８は、たとえば、その開口端からｎ型半導体層２の表面６に向かって径が狭まるテーパ状の側面を有していてもよい。
また、フィールド絶縁膜７は、ｐ型ＦＬＲ１７を選択的に露出させるコンタクト孔３８と、ｎ＋型チャネルストップ領域１８を選択的に露出させる外周除去領域３９とを有している。
ｎ型半導体層２の表面６上には、電極膜４０が選択的に形成されている。電極膜４０は、アノード電極１１、フィールドプレート５８およびＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極５９を含む。
アノード電極１１は、フィールド絶縁膜７のコンタクト孔８内でｐ型アノード領域５に接続されている。また、アノード電極１１は、コンタクト孔８からフィールド絶縁膜７上に乗り上がり、フィールド絶縁膜７を挟んでｐ型アノード領域５の周縁部９およびｐ型ウェル１０に対向するオーバーラップ部１２を有している。オーバーラップ部１２の外周縁の位置は、ｐ型アノード領域５の外周縁とｐ型ウェル１０の外周縁との間であってもよい。
フィールドプレート５８は、各ｐ型ＦＬＲ１７Ａ〜１７Ｄに一つずつ形成されている。各フィールドプレート５８は、フィールド絶縁膜７のコンタクト孔３８内でｐ型ＦＬＲ１７Ａ〜１７Ｄに接続されている。最も外側でｐ型ＦＬＲ１７Ｄに接続されたフィールドプレート５８は、フィールド絶縁膜７上において端面１９側に引き出された引き出し部６０を有している。引き出し部６０の長さは、たとえば、５０μｍ程度であってもよい。
ＥＱＲ電極５９は、フィールド絶縁膜７の外周除去領域３９内でｎ＋型チャネルストップ領域１８に接続されている。また、ＥＱＲ電極５９の内周縁と最も外側のフィールドプレート５８の外周縁との距離Ｌ（絶縁距離）は、たとえば、３０μｍ〜６０μｍであってもよい。
そして、表面保護膜２０４は、電極膜４０を覆うように形成されている。
ｎ型半導体層２の裏面部、つまりｎ＋＋型カソード領域１５には、その一部にｐ＋型ホール注入領域１６が選択的に形成されている。ｐ＋型ホール注入領域１６は、ｎ＋＋型カソード領域１５を貫通し、上端においてｎ＋型バッファ領域３に接している。この実施形態では、ｐ＋型ホール注入領域１６は、アクティブ領域２０１およびその周辺部（たとえば、ｐ型ＦＬＲ１７と対向しない領域）のみに選択的に配置されている。
本願発明者が行ったシミュレーションによれば、外周領域２０２においてアクティブ領域２０１から比較的離れた領域では、ｐｎダイオード１のスイッチング時の電子濃度がアクティブ領域２０１およびその周辺部に比べて低く、ｐ＋型ホール注入領域１６を配置しても後述するｐ＋型ホール注入領域１６によるホール注入の効果が小さいためである。たとえば、スイッチング時の電子濃度に関して、外周領域２０２においてｐ型ＦＬＲ１７と対向する領域では１０１０〜１０１３ｃｍ−３オーダーであるのに対し、アクティブ領域２０１およびその周辺部では１０１３〜１０１６ｃｍ−３オーダーであり比較的高い。
ｎ型半導体層２の裏面１３上には、カソード電極１４が形成されている。カソード電極１４は、ｎ型半導体層２の裏面１３においてｎ＋＋型カソード領域１５およびｐ＋型ホール注入領域１６に接続されている。
また、ｐｎダイオード１において、ｎ型半導体層２には、ｐ型アノード領域５の上面からｎ−型ドリフト領域４の裏面側に向かって結晶欠陥２１が形成されている。結晶欠陥２１は、ｎ−型ドリフト領域４のほぼ全体にわたって形成されている。この結晶欠陥２１は、たとえば電子線照射によって与えられる原子、分子レベルの構造欠陥であり、具体的な構造を図示することは困難であるが、図２では、模式的に、ｎ−型ドリフト領域４に、その上方から下方に向かって等間隔に横線を付している。なお、図２では、明瞭化のためアクティブ領域２０１およびその周辺部の結晶欠陥２１のみを示している。
ｐｎダイオード１の各部の詳細について以下に説明を加える。
ｎ型半導体層２は、たとえば、Ｓｉを含む半導体材料からなり、具体的には、ＳｉまたはＳｉＣからなっていてもよい。
ｎ＋型バッファ領域３、ｎ−型ドリフト領域４、ｎ＋型チャネルストップ領域１８およびｎ＋＋型カソード領域１５は、ｎ型不純物を含有する半導体領域である。含有されるｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物というときには同じ）。また、ｎ＋型バッファ領域３の不純物濃度は、たとえば５×１０１５ｃｍ−３〜１×１０１７ｃｍ−３であり、ｎ−型ドリフト領域４の不純物濃度は、たとえば５×１０１２ｃｍ−３〜５×１０１４ｃｍ−３であり、ｎ＋型チャネルストップ領域１８の不純物濃度は、たとえば１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３であり、ｎ＋＋型カソード領域１５の不純物濃度は、たとえば１×１０１８ｃｍ−３〜５×１０２０ｃｍ−３であってもよい。また、ｎ＋型バッファ領域３の厚さは、たとえば０．３μｍ〜６００μｍであり、ｎ−型ドリフト領域４の厚さは、たとえば３０μｍ〜３００μｍであってもよい。また、ｎ＋型チャネルストップ領域１８の表面６からの深さは、たとえば２μｍ〜３μｍであってもよい。
ｐ型アノード領域５、ｐ型ウェル１０、ｐ型ＦＬＲ１７およびｐ＋型ホール注入領域１６は、ｐ型不純物を含有する半導体領域である。含有されるｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）等を使用できる（以下、ｐ型不純物というときには同じ）。また、ｐ型アノード領域５、ｐ型ウェル１０およびｐ型ＦＬＲ１７の不純物濃度は、たとえば１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３であるが、この実施形態では、この範囲内でｐ型アノード領域５の不純物濃度が、ｐ型ウェル１０およびｐ型ＦＬＲ１７の不純物濃度よりも低くなっている。また、ｐ型アノード領域５の表面６からの深さは、ｐ型ウェル１０およびｐ型ＦＬＲ１７よりも浅く、たとえば１μｍ〜３μｍである。一方、ｐ型ウェル１０およびｐ型ＦＬＲ１７の表面６からの深さは、互いに同じであり、たとえば６μｍ〜１０μｍであってもよい。また、ｐ＋型ホール注入領域１６の不純物濃度は、たとえば１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３であってもよい。
フィールド絶縁膜７は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、熱酸化やＣＶＤ（化学的気相成長）によって形成できる。フィールド絶縁膜７の厚さは、たとえば０．５μｍ〜５．０μｍであってもよい。
表面保護膜２０４は、たとえば、ポリイミドで構成することができ、たとえば、スピンコート法によって形成できる。
上記のようなｐｎダイオード１は、次の方法に従って製造することができる。
たとえば、まず、ｎ−型のＦＺウエハが準備される。このｎ−型ＦＺウエハは、ｎ型半導体層２を構成するものであり、その大部分はｎ−型ドリフト領域４を提供する。
次に、ｎ−型ＦＺウエハの表面部に素子構造（ｐ型アノード領域５、ｐ型ウェル１０、フィールド絶縁膜７、アノード電極等）が形成される。
次に、ｎ−型ＦＺウエハの表面素子構造に、たとえば接着テープ等を介して支持基板が接合される。接着テープは、ＰＥＴ製のテープ基材の両面に、加熱によって発泡することで剥離可能な発泡テープ型シートよりなる発泡剤部と、ＵＶ光の照射で接着剤が硬化することで剥離可能な耐熱性のあるＵＶテープ型シートよりなるＵＶテープ層が、それぞれ設けられた構成となっていてもよい。支持基板には、接着テープのＵＶテープ層が貼り付けられる。
次に、支持基板で支持した状態で、ｎ−型ＦＺウエハを裏面側からバックグラインドやウエットエッチング等によって研削し、表面側素子構造部を含むｎ−型ＦＺウエハ全体の厚さが所望の大きさに調整される。
次に、ｎ−型ＦＺウエハの裏面全体に前述のｎ型不純物が第１の濃度で注入され、続いて、当該第１の濃度よりも高い第２の濃度でｎ型不純物が裏面全体に注入される。次に、ｎ−型ＦＺウエハの裏面を選択的にマスクで覆った状態で、前述のｐ型不純物がｎ−型ＦＺウエハの裏面に注入される。その後、ｎ−型ＦＺウエハの裏面に、たとえばレーザを照射してアニール処理を行うことによって、ｎ−型ＦＺウエハの裏面部に、ｎ＋型バッファ領域３、ｎ＋＋型カソード領域１５およびｐ＋型ホール注入領域１６が形成される。
次に、ｎ−型ＦＺウエハの裏面へ向かって電子線が照射されることによって、ｎ−型ドリフト領域４内に結晶欠陥２１が形成される。
次に、ｎ−型ＦＺウエハの裏面にカソード電極１４が形成され、支持基板が剥離されることによってｐｎダイオード１が得られる。
次に、本発明のリカバリ時の電圧リンギングを効果的に抑制できるという効果の説明にあたって、図３Ａおよび図３Ｂを参照して、ｐ＋型ホール注入領域１６によるホール注入のメカニズムを説明する。
まず、図３Ａを参照して、たとえば、順方向導通時にカソード電極１４からｎ−型ドリフト領域４に注入された電子ｅは、スイッチング時に、ｎ−型ドリフト領域４の厚さ方向に沿ってカソード電極１４へ移動する。この際、ｎ−型ドリフト領域４においてｐ＋型ホール注入領域１６と対向する位置にある電子ｅ（図３Ａおよび図３Ｂで符号２０を付している）は、ｐ＋型ホール注入領域１６の近傍まで移動した後、当該ｐ＋型ホール注入領域１６上を横方向（ｎ型半導体層２の裏面１３に沿う方向）に沿って移動し、ｎ＋型バッファ領域３を通ってｎ＋＋型カソード領域１５に向かう。そして、図３Ｂに示すように、この電子ｅ（２０）の横方向移動による電圧降下Ｖｅ−ｃｕｒｒｅｎｔが、ｎ＋型バッファ領域３とｐ＋型ホール注入領域１６とのｐｎ接合部のビルトイン電圧ＶｂｉＰＮよりも高くなると（つまり、Ｖｅ−ｃｕｒｒｅｎｔ＞ＶｂｉＰＮ）、横方向に移動中の電子ｅ（２０）がｐ＋型ホール注入領域１６に移動し、ｐ＋型ホール注入領域１６からホールの注入が開始する。
このような背景において、本願発明者は、どのような条件を設定すれば上記のホールの注入が開始され、それによって電圧リンギングを効果的に抑制できるかを検証した。
（１）ｐ＋型ホール注入領域１６の幅（径）の比較
まず、ｐ＋型ホール注入領域１６の幅（径）が上記の効果にどのように寄与するかをシミュレーションによって調べた。シミュレーションは、図４の構造を設定し、順方向電流ＩＦ＝２０Ａ、逆方向電圧ＶＲ＝７００Ｖ、アクティブ領域の面積＝１ｃｍ２、ｐ＋型層の配置率＝５０％の条件を共通の条件として行った。ここで、ｐ＋型層の配置率とは、（ｐ＋型層の総面積）／（ｐ＋型層が形成された面の総面積）×１００（％）で導かれる。たとえば、図１および図２では、（全てのｐ＋型ホール注入領域１６の面積の和）／（ｎ型半導体層２の裏面１３の面積）×１００（％）で導かれる。
一方、標準構造および検証例の構造ごとに異なる条件は、図４のｘ軸のｐ＋型層の幅およびｎ＋型層の幅である。標準構造はｐ＋型層を有しない条件であり、検証例１〜４の構造は、それぞれ、ｐ：ｎ＝１．５μｍ：１．５μｍ、ｐ：ｎ＝１５μｍ：１５μｍ、ｐ：ｎ＝２５μｍ：２５μｍ、ｐ：ｎ＝５０μｍ：５０μｍである。
以上の条件によるシミュレーションによって、標準構造および検証例１〜４の構造のリカバリ特性を確認すると共に、検証例１〜４においては、ｐ＋型層上を横方向に移動する電子電流による電圧降下を確認した。結果を、図５〜図８に示す。なお、図６Ｂ、図７Ｂ、図８Ｂおよび図９Ｂにおけるｘ軸は、それぞれ、図４のｘ軸に対応している（ただし、図６Ｂのみｐｎの左右が逆）。たとえば、検証例１（ｐ：ｎ＝１５μｍ：１５μｍ）を示す図７Ｂにおいて、ｘ＝１０μｍ〜１５μｍの領域（０〜１０μｍは省略）は、１５μｍ幅のｎ＋型層の各位置の電位を示しており、１５μｍ〜３０μｍの領域は、ｐ＋型層の各位置の電位を示している。
まず、図５によれば、裏面ｐ＋型層が形成されていないため、スイッチング時に大きなリンギング（電圧サージ）が発生し、その電圧ピークＶｐも１２５０Ｖと高い値であった。また、図６Ａの検証例１では、ｐ＋型層が形成されているものの、幅（径）が１．５μｍと小さいため、リンギングが緩和されず、しかも電圧ピークＶｐが標準構造よりも高いＶｐ＝１６４０Ｖとなっていた。これは、図６Ｂに示すように、ｐ＋型層の上方で電圧降下Ｖｅ−ｃｕｒｒｅｎｔが生じているが０．０２Ｖであってｐｎ接合部のビルトイン電圧ＶｂｉＰＮ（＝０．７２Ｖ程度）よりも小さいため、ｐ＋型層からホールが良好に注入されていないと考えられる。また、電圧ピークＶｐが標準構造よりも高くなることについては、ｎ＋型層の面積が減ってカソード側のホール密度が低くなっているためであると考えられる。同様に、図７Ａの検証例２においても、幅（径）が１５μｍと小さいため、リンギングが緩和されず、しかも電圧ピークＶｐが標準構造よりも高いＶｐ＝１５８０Ｖとなっていた。ただし、図７Ｂに示すように、ｐ＋型層の上方での電圧降下Ｖｅ−ｃｕｒｒｅｎｔは検証例１よりも高い０．４０Ｖであった。
一方、図８Ａおよび図９Ａに示す検証例３および４では、スイッチング時のリンギングが効果的に緩和され、しかも電圧ピークＶｐが標準構造の８０％未満となるＶｐ＝９２０Ｖおよび９００Ｖという低い値であった。これは、図８Ｂおよび図９Ｂに示すように、裏面ｐ＋型層の上方に十分な横方向距離が確保された結果、Ｖｅ−ｃｕｒｒｅｎｔ＞ＶｂｉＰＮが満たされ、ホール電流が十分供給されたことに起因する。
以上から、図１および図２のｐｎダイオード１において、ｐ＋型ホール注入領域１６の径が２５μｍ以上であれば、電子のｐ＋型ホール注入領域１６に沿う移動による電圧降下を十分大きくできることが実証された。その結果、ｐ＋型ホール注入領域１６からホールを良好に注入できるので、ｎ−型ドリフト領域４内のキャリアの枯渇を防ぐことができ、電圧リンギングを効果的に抑制することができる。なお、ｐ＋型ホール注入領域１６の径とは、ｐ＋型ホール注入領域１６がストライプ形状に形成されている場合には、ストライプを構成する各直線部の幅であってよい。また、ｐ＋型ホール注入領域１６がドット形状に形成されている場合には（図１７および図１８参照）、各ドットの直径であってよい。
（２）ｐ＋型ホール注入領域１６の配置率の比較
次に、ｐ＋型ホール注入領域１６の配置率（前述）が上記の電圧リンギングの抑制効果にどのように寄与するかをシミュレーションによって調べた。シミュレーションは、図４の構造を設定し、順方向電流ＩＦ＝２０Ａ、逆方向電圧ＶＲ＝７００Ｖ、アクティブ領域の面積＝１ｃｍ２を共通の条件として行った。なお、前述の「（１）ｐ＋型ホール注入領域１６の幅（径）の比較」で規定したｐ＋型層の幅については特に設定しなかった。
一方、互いに異なる条件は、ｐ＋型層の配置率である。このシミュレーションでは、図４の構造においてｐ＋型層とｎ＋型層との幅の比を調整することによってｐ＋型層の配置率を設定した。標準構造はｐ＋型層を有しない条件であり（配置率＝０％）、他の構造は、それぞれ、ｐ：ｎ＝５０：１５０（配置率＝２５％）、ｐ：ｎ＝５０：１００（配置率＝３３％）、ｐ：ｎ＝５０：５０（配置率＝５０％）である。
以上の条件によるシミュレーションによって、標準構造および他の構造のリカバリ特性を確認すると共に、ダイオードの順方向特性についても確認した。結果を図１０〜図１３に示す。
図１０によれば、ｐ＋型層の配置率が高いほどスイッチング時のリンギングが効果的に緩和され、しかも電圧ピークＶｐがいずれも１０００Ｖ未満という低い値であった。これは、ｐ＋型層の配置率が高いほどｐ＋型層から良好にホールが供給されているためであると考えられる。実際、図１１のホール電流の大きさを比較すると、ｐ＋型層の配置率が高いほど流れるホール電流が大きくなっていた。一方、ｐ＋型層の配置率を高くするとｎ＋型層の面積が減少するため、図１２および図１３に示すように、ダイオードの順方向電圧ＶＦが高くなる傾向にあった。
以上から、図１および図２のｐｎダイオード１において、前述の「（１）ｐ＋型ホール注入領域１６の幅（径）の比較」で規定したｐ＋型ホール注入領域１６の径≧２５μｍという条件はもちろんのこと、ｐ＋型ホール注入領域１６の配置率を２０％以上とすれば、より効果的に電圧リンギングを効果的に抑制することができる。とりわけ、ｐ＋型ホール注入領域１６の配置率が２０％〜２５％であれば、ｐｎダイオード１の順方向特性に与える影響が少なくて済む。
（３）ｎ型半導体層２の厚さ比較
次に、ｎ型半導体層２の厚さが上記の電圧リンギングの抑制効果にどのように寄与するかをシミュレーションによって調べた。シミュレーションは、図４の構造を設定し、順方向電流ＩＦ＝２０Ａ、逆方向電圧ＶＲ＝７００Ｖ、アクティブ領域の面積＝１ｃｍ２、ｐ＋型層の配置率＝５０％を共通の条件として行った。なお、前述の「（１）ｐ＋型ホール注入領域１６の幅（径）の比較」で規定したｐ＋型層の幅については特に設定しなかった。
一方、互いに異なる条件は、ｎ型層をＳｉ（シリコン）としたときの厚さである。このＳｉ厚さは、図４のｙ軸で示される。
以上の条件によるシミュレーションによって、シミュレーション構造のリカバリ特性を確認した。結果を図１４〜図１６に示す。
図１４〜図１６によれば、Ｓｉ厚さが薄くなるほどスイッチング時の電圧ピークＶｐが大きくなっているが、このシミュレーションの条件では前述の標準構造（電圧ピークＶｐ＝１２５０Ｖ）よりも高くなることはなかった。とりわけ、Ｓｉ厚さ＝１１３μｍ（図１６参照）で電圧ピークＶｐ＝１０００Ｖであることから、これを超える範囲では電圧ピークＶｐを１０００Ｖ未満にできると考えられる。したがって、たとえばＳｉ厚さが１１５μｍ以上であれば、スイッチング時の電圧ピークの抑制に貢献することができる。
（４）ｐ＋型ホール注入領域１６のパターン
上記の電圧リンギングの抑制効果に寄与するｐ＋型ホール注入領域１６は、各種パターンで配置することができる。ｐ＋型ホール注入領域１６は、前述したようにストライプ形状で配置されてもよいし、図１７および図１８で示すようなドット形状で配置されてもよい。後者の場合、ｐ＋型ホール注入領域１６は、図１７の１に示すように一つの大きなドット形状で配置されていてもよいし、図１７の２〜３および図１８の１〜４に示すように、複数個が離散配置されていてもよい。なお、図１７および図１８で示したｐ＋型ホール注入領域１６のパターンは、ほんの一例に過ぎず、前述のストライプ形状の他、たとえば千鳥状等の配置パターンが採用されてもよい。
（５）実デバイスによる電圧リンギング評価
次に、上記の（１）〜（４）の評価結果の総合試験として、前述のｐｎダイオード１に係る実デバイス（実施例）と、ｐ＋型ホール注入領域１６を有しないこと以外は実施例のデバイスと同じ構成を有する参考例のデバイスとを作製し、これらの電圧リンギング評価を行った。結果を図１９Ａおよび図１９Ｂに示す。
なお、実デバイスの各部の詳細は次の通りとした。
・ｐ＋型ホール注入領域１６の幅＝４８０μｍ
・ｐ＋型ホール注入領域１６の配置率＝２０％
・ｎ型半導体層２の厚さ＝１２３μｍ
・ｐ＋型ホール注入領域１６の配置パターン：ドット形状２５個
・電子線照射あり（１１００ｋＧｙ）
また、電圧リンギングの評価にあたっての条件は次の通りとした。
・逆方向電圧ＶＲ＝７００Ｖ
・順方向電流＝５Ａ
・Ｒｇ＝１０ｏｈｍ
・ｄｉｆ／ｄｔ＝３２００Ａ／μｓ
・Ｔｊ＝１２５℃
図１９Ａおよび図１９Ｂによれば、ｐｎダイオード１の裏面部に上記の条件でｐ＋型ホール注入領域１６を配置することによって、電圧ピークＶｐを低減することができ、電圧リンギングも効果的に抑制できていることが確認できた。同様に、順方向電流＝４０Ａ、１０Ａおよび４Ａの条件でも実験したところ、図２０〜図２２に示すように、いずれの条件においても、電圧ピークＶｐの低減および電圧リンギングの抑制効果を確認することができた。以上の結果、順方向電流ＩＦとスイッチング時の電圧ピークＶｐとの関係を示したものが図２３である。
以上、本発明の一実施形態について説明したが、本発明は他の形態で実施することもできる。
前述の実施形態は、１２００Ｖ耐圧クラスの製品を作製する場合を例示したが、本発明の構成およびその効果は、たとえば、６００Ｖ耐圧クラス等、耐圧クラスが異なっても適用することができる。また、耐圧クラスが異なると、前述の各ｎ型および各ｐ型の半導体領域の不純物濃度は前述の例示範囲と異なるので、耐圧クラスに合わせて適宜変更すればよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ ｐｎダイオード
２ 半導体層
３ ｎ＋型バッファ領域
４ ｎ−型ドリフト領域
５ ｐ型アノード領域
６ （半導体層の）表面
１１ アノード電極
１３ （半導体層の）裏面
１４ カソード電極
１５ ｎ＋＋型カソード領域
１６ ｐ＋型ホール注入領域
１７ ｐ型ＦＬＲ
２１ 結晶欠陥
２０１ アクティブ領域
２０２ 外周領域

Claims (9)

  1. ｎ型カソード層と、前記ｎ型カソード層よりも低い不純物濃度を有する前記ｎ型カソード層上のｎ型ドリフト層とを含み、Ｓｉからなるｎ型半導体層と、
    前記ｎ型ドリフト層の表面部に配置されたｐ型アノード層と、
    前記ｎ型カソード層に選択的に配置されたｐ型ホール注入層と、
    前記ｐ型アノード層に電気的に接続されたアノード電極と、
    前記ｎ型カソード層および前記ｐ型ホール注入層に電気的に接続されたカソード電極と、
    前記ｐ型アノード層の径よりも大きい外径を有する環状に形成され、前記ｐ型アノード層の周縁部を下方から覆うように配置されており、かつ前記ｐ型アノード層よりも高い不純物濃度を有するｐ型ウェルとを含み、
    前記ｐ型ホール注入層は、２５μｍ以上の径を有し、
    （前記ｐ型ホール注入層の総面積）／（前記ｐ型ホール注入層が形成された面の総面積）×１００（％）で導かれる前記ｐ型ホール注入層の配置率は、２０％以上であり、
    前記ｎ型ドリフト層は、前記ｐ型アノード層および前記ｐ型ウェルの一部が主に配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、
    前記ｐ型ホール注入層は、少なくとも前記ｐ型アノード層および前記ｐ型ウェルに対向するように配置されており、
    前記ｎ型半導体層は、１１５μｍ以上の厚さを有しており、
    前記ｐ型ホール注入層は、１×１０ １８ ｃｍ −３ 〜１×１０ １９ ｃｍ −３ の不純物濃度を有し、
    前記ｎ型ドリフト層は、５×１０ １２ ｃｍ −３ 〜５×１０ １４ ｃｍ −３ の不純物濃度を有し、
    前記ｎ型カソード層は、１×１０ １８ ｃｍ −３ 〜５×１０ ２０ ｃｍ −３ の不純物濃度を有している、ダイオード。
  2. ｎ型カソード層と、前記ｎ型カソード層よりも低い不純物濃度を有する前記ｎ型カソード層上のｎ型ドリフト層とを含み、Ｓｉからなるｎ型半導体層と、
    前記ｎ型ドリフト層の表面部に配置されたｐ型アノード層と、
    前記ｎ型カソード層に選択的に配置され、ストライプ形状を有するｐ型ホール注入層と、
    前記ｐ型アノード層に電気的に接続されたアノード電極と、
    前記ｎ型カソード層および前記ｐ型ホール注入層に電気的に接続されたカソード電極と、
    前記ｐ型アノード層の径よりも大きい外径を有する環状に形成され、前記ｐ型アノード層の周縁部を下方から覆うように配置されており、かつ前記ｐ型アノード層よりも高い不純物濃度を有するｐ型ウェルとを含み、
    前記ｐ型ホール注入層は、２５μｍ以上の幅を有し、
    （前記ｐ型ホール注入層の総面積）／（前記ｐ型ホール注入層が形成された面の総面積）×１００（％）で導かれる前記ｐ型ホール注入層の配置率は、２０％以上であり、
    前記ｎ型ドリフト層は、前記ｐ型アノード層および前記ｐ型ウェルの一部が主に配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、
    前記ｐ型ホール注入層は、少なくとも前記ｐ型アノード層および前記ｐ型ウェルに対向するように配置されており、
    前記ｎ型半導体層は、１１５μｍ以上の厚さを有しており、
    前記ｐ型ホール注入層は、１×１０ １８ ｃｍ −３ 〜１×１０ １９ ｃｍ −３ の不純物濃度を有し、
    前記ｎ型ドリフト層は、５×１０ １２ ｃｍ −３ 〜５×１０ １４ ｃｍ −３ の不純物濃度を有し、
    前記ｎ型カソード層は、１×１０ １８ ｃｍ −３ 〜５×１０ ２０ ｃｍ −３ の不純物濃度を有している、ダイオード。
  3. 前記ｐ型ホール注入層の配置率は、２０％〜２５％である、請求項１または２に記載のダイオード。
  4. 前記ｎ型カソード層と前記ｎ型ドリフト層との間に配置され、前記ｎ型カソード層よりも低く、前記ｎ型ドリフト層よりも高い不純物濃度を有するｎ型バッファ層をさらに含む、請求項１〜３のいずれか一項に記載のダイオード。
  5. 前記ｎ型バッファ層が５×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有している、請求項４に記載のダイオード。
  6. 前記外周領域において前記ｎ型ドリフト層の表面部に配置されたｐ型ＦＬＲ構造を含み、
    前記ｐ型ホール注入層は、前記ｐ型ＦＬＲ構造には対向しないように配置されている、請求項１〜５のいずれか一項に記載のダイオード。
  7. 前記ｎ型ドリフト層のほぼ全体にわたって形成された結晶欠陥を含む、請求項１〜６のいずれか一項に記載のダイオード。
  8. 前記ｐ型ホール注入層は、ドット形状を有している、請求項１に記載のダイオード。
  9. 複数個の前記ドット形状のｐ型ホール注入層が離散配置されている、請求項８に記載のダイオード。
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JP2008091705A (ja) * 2006-10-03 2008-04-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010147239A (ja) * 2008-12-18 2010-07-01 Toshiba Corp 半導体装置及びその製造方法
JP5256357B2 (ja) * 2012-02-06 2013-08-07 三菱電機株式会社 半導体装置
JP2013235890A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
CN105283962B (zh) * 2013-06-12 2018-01-19 三菱电机株式会社 半导体装置
JP6405212B2 (ja) * 2014-12-03 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置

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