CN102184952A - 一种垂直电容耗尽型功率器件及制作方法 - Google Patents

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Abstract

本发明公开了一种垂直电容耗尽型场效应管(VCDFET)以及制造该VCDFET的方法。在一个实施例中，VCDFET包括一个或多个交错的漂移区和栅区，栅区通过一个或者多个绝缘区电容性耗尽漂移区，绝缘区将漂移区和栅区隔开，漂移区采用梯度掺杂或非均匀掺杂分布。此外，一个或者多个欧姆接触和肖特基接触可将一个或多个源电极耦合到漂移区。本发明公开的垂直电容耗尽型场效应管可获得较高的击穿电压和较低的导通电阻。

Description

一种垂直电容耗尽型功率器件及制作方法
技术领域
本发明公开了一种半导体器件和一种半导体器件的制作工艺，例如，功率晶体管及制作功率晶体管的工艺。
背景技术
功率晶体管常根据器件的多个参数来分类，例如金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Effect Transistors，MOSFETs)、绝缘栅双极性晶体管(Insulated Gate Bipolar Transistors，IGBTs)、超结金属氧化物半导体场效应管(Superjunction Metal Oxide Semiconductor Field Effect Transistors，SJMOSFETs)、垂直金属氧化物半导体晶体管(Vertical Metal Oxide SemiconductorTransistors，VMOS)、垂直双扩散金属氧化物半导体晶体管(VerticalDouble-diffused Metal Oxide Semiconductor Transistors，VDMOS)、双极性结型晶体管(Bipolar Junction Transistor，BJT)等。比如，通常期望获得较高击穿电压(Breakdown Voltage，BV)、较低导通电阻(On-resistance，Ron)、较大安全工作区(Safe Operation Area，SOA)等其他参数。
在功率晶体管中，高击穿电压BV和低导通电阻Ron特性之间一般有个折衷。例如，当晶体管漂移区掺杂浓度降低或者漂移区厚度增大时，击穿电压和导通电阻通常会变大。在某些晶体管中，比如过电流保护晶体管、过电压保护晶体管、供电开关晶体管、常开型晶体管、耗尽型晶体管、高性能晶体管等，其击穿电压BV和导通电阻Ron的特性非常重要。比如，这些晶体管在过电压情况下需要足够高的击穿电压值BV来阻止过电压；同时这些晶体管需要低导通电阻Ron来减小其耗散功率。
此外，制造晶体管时，同样期望获得较低成本和较高成品率。在多数情况下，晶体管制作变复杂时，成本增加产量减小。导致制作复杂的因素包括采用更多的工艺步骤(如淀积、扩散、刻蚀、掩膜等工艺)和采用工艺的容差等。
发明内容
本发明的目的在于提供一种具有较高的击穿电压和较低的导通电阻的功率器件，该功率器件，包括：衬底、源电极、漏电极、漂移区、绝缘区以及栅区。其中，漏电极与衬底耦合；漂移区耦合在衬底和源电极之间，当源电极和漏电极之间施加第一电压时，漂移区能使源电极和漏电极之间流过电流；栅区由绝缘区将之与漂移区隔开，当源电极和漏电极之间施加第二电压时，通过栅区控制漂移区的电容性耗尽。
本发明所述的功率器件，利用漂移区的耗尽来限制所允许流过电流的值。
本发明所述的功率器件，当第二电压低于夹断电压时，电流与第一电压呈线性比例关系，当第二电压高于夹断电压时，电流不随电压变化，固定在一个上限值。
本发明所述的功率器件，衬底是一个N型衬底；漂移区包含N型外延层；栅区是掺杂多晶硅；绝缘区包含二氧化硅。
本发明所述的功率器件，采用梯度掺杂分布掺杂漂移区，在功率器件断态时，为漂移区提供基本均匀的电场。
本发明所述的功率器件，漂移区为梯度掺杂分布，该掺杂分布在接近衬底时掺杂浓度增加，在远离衬底时掺杂浓度降低。
本发明所述的功率器件，采用梯度掺杂分布掺杂漂移区，在结深X0和结深X1之间的掺杂浓度基本不变，在结深X1和结深X2之间掺杂浓度增加，其中，结深X0离衬底距离较结深X2远，结深X1位于结深X0和结深X2之间。
本发明所述的功率器件是常开型垂直电容耗尽场效应管。
本发明所述的功率器件，进一步包括源接触区，用于在源电极和漂移区之间提供一个欧姆接触，该源接触区由N+物质形成。
本发明所述的功率器件，进一步包括源接触区，形成于漂移区内；源极金属层，包含源电极；以及硅化物层，形成于漂移区和源极金属层之间，并与两者接触。
本发明所述的功率器件，进一步包括一个环形区域，环绕部分源接触区形成，并且具有与源接触区的第二导电类型相反的第一导电类型。
本发明所述的功率器件，进一步包括金属肖特基接触，用于在源电极和漂移区之间提供一个整流连接。
本发明所述的功率器件，漂移区和栅区可被共同设置为多单元功率器件中的一个单元。
本发明所述的功率器件，所述栅区有一个T型截面，包含上下两个部分，其中，上部距漂移区的距离为第一距离，下部距漂移区的距离为第二距离，所述第一距离小于所述第二距离的一半。
本发明还提供了一种垂直电容耗尽场效应晶体管(VCDFET)，包括衬底、源电极、耦合在衬底上的漏电极以及多个VCDFET单元。其中每一个VCDFET单元又包含：漂移区，耦合于源电极和衬底之间，当第一电压通过源电极和漏电极时，漂移区在源电极和漏电极之间提供一条电流通道；栅区，与漂移区平行并隔开，电容性控制流过漂移区的电流；以及绝缘区，将栅区同漂移区和衬底隔开。
本发明所述的VCDFET，每一个VCDFET单元进一步包含源接触区，靠近漂移区的顶面形成，用于同源电极进行电接触。
本发明所述的VCDFET，以一个掺杂分布掺杂每一个漂移区：从结深X0到结深X1的掺杂浓度基本固定，而从结深X1到结深X2的掺杂浓度单调递增。其中结深X0邻近源接触区、结深X2邻近衬底、结深X1在结深X0和结深X2之间。
本发明所述的VCDFET，每一个VCDFET单元进一步包含：源极金属层，包括所述源电极；硅化层，形成于源极金属层和源接触区之间；以及另一硅化层，形成于栅区的顶面。
本发明所述的VCDFET，每一个VCDFET单元进一步包含：P型注入体，至少环绕所述源接触区的部分区域形成。
本发明所述的VCDFET，每一个VCDFET单元进一步包含：源极金属层，包括所述源电极；硅化层，形成于漂移区和源极金属层之间；以及另一硅化层，形成于栅区的顶面。
本发明所述的VCDFET，每一个VCDFET单元进一步包含：金属肖特基接触区，用于连接源电极和漂移区。
本发明还提供了一种制作功率器件的方法：步骤一，在衬底上形成外延层，该外延层具有顶面；步骤二，在外延层上刻蚀沟槽；步骤三，在沟槽中形成第一绝缘层，该绝缘层形貌与沟槽的侧壁和底面形貌相适应；步骤四，在沟槽中形成导电性栅区，通过第一绝缘层该将导电性栅区同沟槽的侧壁和底面隔离开；步骤五，除去第一绝缘层和栅区两者的部分，使两者的顶面和外延层的顶面基本共面；步骤六，在栅区、第一绝缘层和外延层的上面形成第二绝缘层；步骤七，在第二绝缘层上形成第一开孔和第二开孔，第一开孔暴露部分外延层，第二开孔暴露部分栅区；步骤八，形成与外延层电接触的源电极；步骤九，形成与栅区电接触的栅电极，。
本发明所述的方法，在形成第一绝缘层时包含：在沟槽中以一种电介质材料热生长一层与之形状相应的共形层；以及在沟槽中以另一种电介质材料淀积另一层与之形状相应的共形层，该共形层与沟槽形状一致。
本发明所述的方法是在N型衬底上进行的。
本发明所述的方法，形成外延层包括改变掺杂气流浓度，掺杂气流是一个随时间变化的函数，为了在外延层提供梯度掺杂分布，所述掺杂分布在结深X0和结深X1之间的掺杂浓度基本不变，在结深X1和结深X2之间掺杂浓度增加，其中，结深X0比结深X2离衬底远，结深X1在结深X0和结深X2之间。
本发明所述的方法中，功率器件是常开型垂直电容性耗尽功率场效应管。
本发明所述的方法，进一步包括，在形成第二绝缘层前，先在栅区和外延层顶面形成硅化物层。
本发明所述的方法，进一步包括，在源电极和外延层部分顶面之间形成肖特基接触。
本发明所述的方法，进一步包括，在外延层部分顶面形成欧姆接触。
本发明所述的方法，欧姆接触区具有第一导电类型，进一步包括：在外延层部分顶面形成一个掺杂区，掺杂区具有与第一导电率相反的第二导电率，同时掺杂区至少环绕欧姆接触区的一部分。
本发明所述的方法，源电极具有一个第一成分，进一步包括：第一成分和与之完全不同的第二成分形成一个肖特基接触层。
本发明所述的方法，第二成分至少包含钴、铂和钛中的一种。
本发明采用上述结构和/或方法，使栅区和漂移区结构交错，漂移区的掺杂浓度相比一般的同类产品更高，从而在给定的击穿电压下，能获得更低的导通电阻。
附图说明
附图作为说明书的一部分，对本发明实施例进行说明，并与实施例一起对本发明的原理进行解释。为了更好地理解本发明，将根据以下附图对本发明进行详细描述。
图1所示为垂直电容耗尽型场效应管(vertical capacitive depletion field effecttransistor，VCDFET)一个实施例截面图。
图2A-2I所示为根据图1中本发明一个实施例的VCDFET的制作方法。
图3、图4所示为VCDFET实施例的平面图。
图5所示为一个VCDFET实施例中，沿漂移区垂直深度方向的电场分布。
图6所示为VCDFET又一实施例截面图。
图7A-7C所示为根据图6中本发明一个实施例的VCDFET制作方法。
图8-图11为VCDFET其他实施例截面图。
具体实施方式
本发明将在下文中结合附图进行全面描述。虽然本发明结合实施例进行阐述，但应理解为这并非意指将本发明限定于这些实施例中，相反，本发明意在涵盖由所附权利要求所界定的本发明精神和范围内所定义的各种可选项、可修改项和等同项。此外，在下面对本发明的详细描述中，为了更好地理解本发明，阐述了大量的细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在其他的-些实施例中，为了便于凸显本发明的主旨，对于大家熟知的方案、流程、元器件以及电路未作详细的描述。
图1所示为垂直电容耗尽型场效应管100(VCDFET)的截面图。如图所示，垂直电容耗尽型场效应管100包含衬底102、漂移区104、绝缘区108、栅区110、源接触区112、源极金属层114、漏极金属层115、源电极116、漏电极118。在一个实施例中，衬底102、漂移区104、源接触区112、源极金属层114、漏极金属层115被配置为源电极116和漏电极118之间的一条电流通路，该电流通路可由绝缘区108和栅区110之间的电容的耗尽或增强控制，例如，可通过改变漏电极118和栅区110之间的第二电压控制绝缘区108和栅区110之间的电容。在一个实施例中，漂移区104也可被设置用于选择性流过从源电极116到漏电极118的电流，例如，可通过改变漏电极118和源电极116之间的电压控制流过漂移区104的电流。在这些或其他一些实施例中，流过漂移区104的电流幅值取决于漏电极118和栅区110之间的电压。
通过采用如栅区110和漂移区104交错的结构特性，掺杂浓度将比一般的漂移区掺杂浓度更高。此掺杂同样导致漂移区导电率比一般值高，因此对于给定的击穿电压，导通电阻值将比一般值小。基于这些或其他的一些特点，垂直电容耗尽型场效应管100的制作工艺量也将比一般工艺少，这样可以减小损耗(比如：欧姆损耗、二极管压降损耗、电容损耗等)，加快频率响应特性，降低给定击穿电压的导通电阻值。
此外，垂直电容耗尽型场效应管100还可以在源电极116和漂移区104之间形成一条直接的、固定的、连续的、无切换的、静态的、不变的路径或连接带。当漏电极118和栅区110之间的电压低于夹断电压时，垂直电容耗尽型场效应管100的漏电极118和源电极116之间的电流和电压有一个线性比例关系。在这个示例中，当穿过漏电极118和栅区110的电压高于夹断电压时，漏电极118和源电极116之间的电流电压比值关系在一个较高电流幅值时是固定的。
关于衬底102、漂移区104、绝缘区108、栅区110、源接触区112、源极金属层114、漏极金属层115的更多细节将在图2A-2I中描述。
在一个实施例中，垂直电容耗尽型场效应管100可采用一个常开型晶体管结构用于向电路提供过电压或过电流保护。在一个具体的例子中，垂直电容耗尽型场效应管100可串联在开关电源和输入源之间，用于限制开关电源的输入电压和/或输入电流。然而，垂直电容耗尽型场效应管100也可以为开关电源或其他合适的电路提供其他适合的功能。
虽然此处举例说明的是一个单个单元晶体管，但是垂直电容耗尽型场效应管100也可以是其他任何合适结构的多单元晶体管。在这些晶体管中，每个单元被耦合在一起，共享相同的衬底、栅极金属层、源极金属层和漏极金属层等。关于多单元垂直电容耗尽型场效应管的更多细节将在图3和图4中进一步描述。
图2A-2I举例说明图1中所示的垂直电容耗尽型场效应管100的制造方法。作为一个示例，描述的工艺过程较简单、成本较低廉。例如，至少在一个示例工艺中，仅包含三道掩膜步骤。
首先参考图2A，工艺从第一半导体类型的衬底102开始，作为一个示例，衬底102可以是掺杂浓度为1×1018cm-3～1×1020cm-3，厚度是100μm～600μm的N型衬底。然而，还可以使用任何其他适合的衬底。
参考图2B，接下来将在衬底102上形成漂移区104。在一个实施例中，漂移区104是一个具有梯度掺杂分布的外延层，有关梯度掺杂分布将在图5中进一步详细描述。在一个实施例中，漂移区104包含N-型外延层硅，当衬底102附近的掺杂气体或其他掺杂源的浓度是一个近似的随时间连续或不连续变化的函数，则在漂移区104的掺杂浓度纵向上呈梯度分布(比如，一个具体的不论是线性、分段线性、非线性还是其他变化形式的梯度浓度分布)。然而，还可以采用任何其他合适的材料、工艺来形成漂移区104。
虽然这里描述的是在衬底102上形成漂移区104，但是其他制作工艺还可在一个预制的包含衬底102和漂移区104的双层衬底上进行。
继续参考图2C，接着将采用合适的工艺(如反应离子刻蚀、化学溶液湿法刻蚀、各相异性电介质刻蚀等)从漂移区104的上表面在漂移区104内形成沟槽106。
在一个实施例中，通过刻蚀漂移区104，进而露出衬底102(不刻蚀衬底102)来形成沟槽106。但在其他一些实施例中，只要对晶体管的性能没有过大影响，也可容忍刻蚀工艺漂移(如：过刻蚀、欠刻蚀等)。例如，接下来在沟槽106内形成绝缘区108可减小或去除工艺漂移的影响。在一个实施例中，相对于沟槽106没有完全延伸过漂移区104，将沟槽106延伸进衬底102时对性能的影响较小，比如，如果沟槽106没有完全延伸过漂移区104，将使制作的晶体管的击穿电压反而受到限制。因此，带偏差的刻蚀沟槽106是有益的，稍微的过刻蚀是所期望的。比如，如果采用有10％漂移的工艺在20μm深的漂移区上形成20μm深的沟槽，该工艺被设置为优先形成22μm深的沟槽，这样即使最终沟槽仅20μm深(比如有10％的浅层)，沟槽仍然将延伸过漂移区。但是，如果刻蚀形成24μm深的沟槽，这也基本上不会降低其性能。在一个实施例中，沟槽106的宽度为3μm-8μm。
请参考图2D，接下来将采用任何合适的材料和任何合适的厚度，在沟槽106的底面和侧壁形成绝缘区108。作为一个示例，绝缘区108应有足够的厚度以承受预设的击穿电压，但又不可太厚，以至于妨碍了期望的通过栅区110来控制漂移区104导电性的能力。
在一些实施例中，绝缘区108可包含二氧化硅、氮化硅或任何其他合适的电介质、氧化物等其他绝缘材料。在一个实施例中，可热生长形成绝缘区108；而在另一个实施例中，也可淀积形成绝缘区108(如通过化学气相淀积(CVD)工艺等)；在又一个实施例中，例如可采用部分热生长和部分淀积的工艺形成和沟槽106基本一致的绝缘区108，作为部分热生长和部分淀积工艺的一个示例，首先将热生长出约0.5μm～1μm的绝缘区，再淀积形成其他的绝缘区，最终达到1μm～3μm的厚度。在其他的示例中，绝缘区108的厚度可能是0.2μm～4μm。
现在再参考图2E，接着将在沟槽106中以淀积或其他工艺方式制作导电材料，进而形成栅区110。如图所示，栅区110与沟槽侧壁和沟槽底面被绝缘区108隔开。虽然栅区110实际上可包含任何导电材料，但作为一个示例，栅区110是由掺杂多晶硅形成的。
继续看图2F，接下来将对如图2E所示结构的表面平坦化，比如，去除多余的材料，使漂移区104、绝缘区108及栅区110三者的顶面基本共面。平坦化工艺包含刻蚀工艺、回蚀工艺、化学机械抛光(chemical mechanical polish，CMP)工艺等，或各工艺的结合。作为一个示例，平坦化工艺包括在化学机械抛光工艺后的回蚀工艺。
如图2G所示，接下来将形成源接触区112。作为一个示例，采用注入的方法形成源接触区112，其导电类型和漂移区104相同，但导电率更高。在其他示例中，源接触区112可包含磷、砷、锑等类型的N+掺杂物。形成源接触区112进一步还包含向漂移区104扩散掺杂物质。
在图2G所示的实施例中，形成源接触区112还将采用一道掩膜步骤，比如，该掩膜可隔离源接触区112和栅区110，该隔离增强了通过栅区110抑制断态漏电流能力，和/或增大漂移区104的耗尽层。在其他一些实施例中，也可采用无掩膜技术，此时源接触区通过一个全面(如无掩膜)注入步骤形成，此方法由于减少了一道掩膜工艺，使得工艺成本下降。此外，采用全面注入技术对最终性能无太大影响，因为源接触区112的掺杂物一般对于绝缘区108和栅区110暴露部分影响不大。
再参考图2H，接下来将在如图2G所示结构的表面形成绝缘材料层113，其表面包括漂移区104、绝缘区108、栅区110、源接触区112等暴露的部分，绝缘材料层113的形成可以采用包括如图2D中讨论的任何合适的工艺和材料。
虽然此处描述的绝缘层113和图2D中所示的绝缘区108是隔开的，但绝缘层113和绝缘区108可以是隔开的也可以是一个整体。
继续参考图2I，接下来将在绝缘层113上形成开孔，使栅区110和源接触区112与外界相连。在一个实施例中，通过刻蚀或其他工艺在绝缘层113上形成接触开孔，该开孔穿过绝缘层113到达源接触区112并与栅区110隔开。图中未示出到栅区110的接触开孔，在一个实施例中，这些开孔位于沿着伸入该图页面的线上。
开孔形成后，接着将以淀积或其他工艺形成源极金属层114，在一个实施例中，用于制作如图1所示的源电极116。虽然在图1中未示出栅极金属层，但同样将以淀积或其他工艺形成，在一个实施例中，用于制作栅电极。同样，可选的漏极金属层115将形成，在一个实施例中，用于制作如图1所示的漏电极118。在形成漏极金属层115之前，可以适当减小衬底102的厚度。在一个实施例中，在小封装或减小导通电阻的场合，为了提供足够的机械支撑力将减薄衬底的厚度或深度。比如，减薄衬底102的量取决于所需的晶圆强度，该强度由晶圆制作工艺、严格的器件设计特性、导通电阻设计指标等决定。在一个实施例中，减薄后衬底的厚度为100μm～400μm，而未减薄之前的厚度为600μm～900μm。然而，不论是初始厚度还是最终厚度，都可采用任何其他合适的厚度。同样，还可选择形成钝化层(图中未示出)。
作为一个示例，垂直电容耗尽型场效应管的击穿电压为200V，沟槽深度为15μm～20μm，漂移区宽度为1μm～2μm，绝缘层宽度为1μm～2μm，栅区宽度为1μm～2μm。
图3、图4为根据本发明，垂直电容耗尽型场效应管具体实施例的平面图。
图3、图4举例说明了垂直电容耗尽型场效应管单元阵列表面结构的两个例子。在图3所示例子中，六个单元按两行三列形式排列，而在图4所示例子中，三个单元则按一行三列排列。虽然这里描述了两个具体例子，但是其他的单元、晶体管、阵列、排列、几何图形的合适布置等都可以采纳。此外，为了达到理想的晶体管特性、保护特点及其他有用功能等，可将多个阵列电耦合在一起。如图3、图4所示，栅区110完全包围绝缘区108，而绝缘区108又完全包围漂移区104，因此漂移区104很容易被栅区110耗尽。图4进一步说明了源接触区112、源极金属层114、栅金属层420及栅接触垫422的外形轮廓平面图。
图5所示为根据本发明的一个实施例中，两个漂移区掺杂分布的电场强度随结深变化的示意图。在图5中，结深X0约对应于源接触区的底面，结深X2约对应于衬底和漂移区之间的过渡区，结深X1在X2和X0之间，也就是漂移区垂直高度上某处的一个值。
如图5所示，在本发明的一些实施例中可采用非均匀漂移区掺杂。例如，一个梯度掺杂分布，当接近衬底时掺杂浓度增加，而靠近源接触区时掺杂浓度降低，这样可增加电场的均匀性。此外，在漂移区增加电场的均匀性，还可增加给定漂移区结深处的击穿电压值。
在一个漂移区掺杂示例中，可采用线性梯度掺杂分布，其在靠近漂移区顶面时掺杂浓度较低，在靠近漂移区底面时掺杂浓度较高。例如，对于一个击穿电压为200V的晶体管，在结深X1处掺杂浓度约为5×1015cm-3，在结深X2处的掺杂浓度约为5×1016cm-3，两者之间的掺杂浓度为线性梯度变化。此梯度掺杂分布结合栅区和绝缘区的电容耗尽作用，可在漂移区内提供一个基本均匀的电场。图5中实线所示为在漂移区均匀掺杂的情况下，一个假定电场的分布，在这种情况下漂移区顶面和底面的高电场尖峰可能限制击穿电压大小；虚线所示为示例的漂移区梯度掺杂分布相关的均匀电场分布图。
在一些实施例中，可采用以下掺杂分布方法：在结深X0和结深X1之间采用与结深X1和结深X2之间掺杂不同的均匀掺杂或梯度掺杂。例如，在X0和X1之间的区域具有基本均匀的掺杂浓度，该浓度低于X1和X2之间的掺杂浓度。并且，在选择X0和X1之间的掺杂浓度时，需保证在较低电压时可夹断漂移区(比如在5V～10V时，耗尽整个漂移区)，以优化晶体管的安全工作区性能、减小离子化的影响等等。在具体的示例中，结深X0和结深X1之间的掺杂浓度可以在1×1014cm-3至5×1015cm-3之间。
图6所示为垂直电容耗尽型场效应管600的截面图。除了在图1中讨论的垂直电容耗尽型场效应管100的某些特征，垂直电容耗尽型场效应管600还包含硅化物620，该硅化物被包含在漂移区104、栅区110、源接触区112的任一部分或全部，或者是这些区域的局部上。例如，相对于垂直电容耗尽型场效应管100，垂直电容耗尽型场效应管600中的硅化物620可进一步降低栅极和/或源极电阻。图6还示出了减薄衬底602，作为图2I中讨论的一个减薄衬底示例。
图7A-7C所示为图6中垂直电容耗尽型场效应管600的一个制作方法示例。接着图2G中讨论的源接触区112的制作，接下来在漂移区104、栅区110、源接触区112中的任一部分或全部，或者是这些区域的局部上形成硅化物620。作为一个示例，可通过硅化金属淀积或其他相似工艺来制作硅化物620，或者采用美国专利“具有自对准硅化物接触的功率器件”(POWER DEVICE WITHSELF-ALIGNED SILICIDE CONTACT)中描述的方法来制作，该专利申请号为“12/557,841”、申请日为2009年9月11号、发明人为唐纳德·雷·迪斯尼(DonaldRay Disney)和高路文·米尼克(Ognjen Milic)。因此上述申请内容作为本文的参考内容包含其中。
制作完硅化物620，接下来将在暴露部分上形成绝缘层，同时还要在绝缘层内形成接触开孔，分别如图7B、7C所示，这些工艺同图2H和2I中描述的过程一致。
接下来将形成源极金属层114、漏极金属层115和/或栅极金属层，最终形成垂直电容耗尽型场效应管600。
图8是垂直电容耗尽型场效应管800的截面图，其栅区810被横向延伸，比垂直电容耗尽型场效应管600中的栅区110更靠近漂移区104。相比垂直电容耗尽型场效应管600，垂直电容耗尽型场效应管800的夹断电压更低，因为横向延伸的栅区810和漂移区104之间的距离(绝缘区108的厚度)缩短。
如截面图所示，横向延伸的栅区810呈T型。例如，横向延伸的栅区810包含上下两个部分，两个部分离漂移区的距离各不相同，在此示例中，其上部离漂移区的距离不足下部离漂移区距离的一半。在另一个示例中，绝缘区108的上部宽度(即横向延伸栅区810的上部和漂移区104之间的距离)为0.05μm～0.5μm，而绝缘区108沿漂移区104下部的宽度为0.5μm～4.0μm。对于这个示例，一个横向延伸栅区的小型器件封装，其断态夹断电压不再是50V，约为10V。
在垂直电容耗尽型场效应管800中，其漂移区104、源接触区112的顶面和横向延伸的栅区810的部分顶面也包含硅化物620。但是，其他垂直电容耗尽型场效应管也可采用有硅化物或无硅化物等其他合适形状的栅区。在其他示例中，可采用V型栅区、其他线性或非线性的锥形栅区等等。此外，横向延伸栅区810或其他栅区的截面也可以与源极金属层114和/或漂移区104的截面相匹配。在这些示例中，垂直电容耗尽型场效应管的夹断电压可进一步减小，同时沿着漂移区高度方向上的大多数部位可维持一个较均匀的电场。
图9所示为垂直电容耗尽型场效应管900的截面图，其中，在漂移区104和源接触区112内形成了注入体930。在一个实施例中，注入体930可以是环绕N+型源接触区的P型注入区，例如，此P型注入区可与N型漂移区形成PN结。在这个示例中，当在N+型漏极加正电压时，该电压进而耦合到漂移区，PN结反偏导致耗尽区从PN结延伸进漂移区。由PN结形成的耗尽区进一步加重了由栅区110电容效应导致的耗尽，因此可降低垂直电容耗尽型场效应管900的夹断电压。
可采用任何合适的注入方式或工艺，在源接触区112形成之前或之后形成注入体930，同样可通过掩膜或无掩膜工艺形成注入体930。虽然图中显示了成对的注入区，但在一些实施例中，每个源接触区可采用单注入体，比如环形注入。
图10所示为垂直电容耗尽型场效应管1000的截面图，其采用肖特基接触来代替掺杂的半导体源接触区。作为一个示例，采用肖特基接触代替欧姆接触是为了提供到漂移区104的整流连接，而非欧姆连接。在这些示例中，肖特基接触可为垂直电容耗尽型场效应管1000提供不对称的电压闭锁，例如，肖特基接触可阻断漏电极118和源电极116之间的断态电流，而欧姆接触则不能阻断该电流。但是，肖特基接触也会增加垂直电容耗尽型场效应管1000通态时的正向压降。在如图10所示的实施例中，肖特基接触是由源极金属层114(如：铝)或源极金属层114下的阻挡金属1040(如：钛、氮化钛)形成。在一个实施例中，肖特基接触可以由和源接触区不同的材料形成。
图11所示为垂直电容耗尽型场效应管1100的截面图，其采用一个加强型肖特基接触结构。垂直电容耗尽型场效应管1100除了包含阻挡金属1040，还包含一个额外的金属层1150。在一个实施例中，相对于使用阻挡金属肖特基接触的垂直电容耗尽型场效应管，采用专用肖特基接触层有利于提升结接触特性。肖特基层1150可包含钛、氮化钛、硅化钛、钴、硅化钴、铂、硅化铂等其他合适的金属、合金或它们的组合物，或是其它类似物等。
虽然上面详细的描述了本发明具体的实施例，并指明了最优方案，但是不论先前描述的多详细，本发明仍有许多其他实施方式。在实际执行时可能有些变化，但仍然包含在本发明主旨范围内，比如，在其他实施例中采用其他一些合适的工艺，因此，本发明旨在包括所有落入本发明和所述权利要求范围及主旨内的替代例、改进例和变化例等。

Claims (32)

1.一种功率器件，包括：
衬底；
源电极；
漏电极，与所述衬底耦合；
漂移区，与所述衬底耦合，并与所述源电极耦合，当所述源电极和所述漏电极之间施加第一电压时，所述漂移区能使所述源电极和所述漏电极之间流过电流；
绝缘区；以及
栅区，由所述绝缘区将所述栅区与所述漂移区隔开，当所述漏电极和所述栅区之间施加第二电压时，通过所述栅区控制所述漂移区的电容性耗尽。
2.如权利要求1所述的功率器件，其特征在于，利用所述漂移区的耗尽来限制所允许流过电流的值。
3.如权利要求1所述的功率器件，其特征在于，当所述第二电压低于夹断电压时，电流与所述第一电压呈线性比例关系，当所述第二电压高于夹断电压时，电流不随电压变化，固定在一个上限值。
4.如权利要求1所述的功率器件，其特征在于，所述衬底是一个N型衬底；所述漂移区包含N型外延层；所述栅区是掺杂多晶硅；所述绝缘区包含二氧化硅。
5.如权利要求1所述的功率器件，其特征在于，所述漂移区为梯度掺杂分布，在所述功率器件断态时，漂移区内电场基本均匀。
6.如权利要求1所述的功率器件，其特征在于，所述漂移区为梯度掺杂分布，该掺杂分布包括接近所述衬底时掺杂浓度增加，远离所述衬底时掺杂浓度降低。
7.如权利要求1所述的功率器件，其特征在于，所述漂移区为梯度掺杂分布，在结深X0和结深X1之间的掺杂浓度基本不变，在结深X1和结深X2之间掺杂浓度增加，其中，所述结深X0离衬底距离较所述结深X2远，所述结深X1位于所述结深X0和所述结深X2之间。
8.如权利要求1所述的功率器件，其特征在于，所述功率器件是常开型垂直电容耗尽场效应管。
9.如权利要求1所述的功率器件，其特征在于，还包括：
源接触区，用于在所述源电极和所述漂移区之间提供欧姆接触，所述源接触区由N+物质形成。
10.如权利要求1所述的功率器件，其特征在于，还包括：
源接触区，形成于所述漂移区内；
源极金属层，包含所述源电极；以及
硅化物层，形成于所述漂移区和所述源极金属层之间，并与两者接触。
11.如权利要求10所述的功率器件，其特征在于，还包括：
一个环形区域，至少环绕所述源接触区的部分区域形成，并且具有与所述源接触区的第二导电类型相反的第一导电类型。
12.如权利要求1所述的功率器件，其特征在于，还包括：
金属肖特基接触区，用于在所述源电极和所述漂移区之间提供整流连接。
13.如权利要求1所述的功率器件，其特征在于，所述漂移区和所述栅区被共同设置为多单元功率器件中的一个单元。
14.如权利要求1所述的功率器件，其特征在于，所述栅区具有T型截面，包含上下两个部分，其中，上部距漂移区的距离为第一距离，下部距漂移区的距离为第二距离，所述第一距离小于所述第二距离的一半。
15.一种垂直电容耗尽场效应晶体管，包括：
衬底；
源电极；
漏电极，与所述衬底耦合；
多个垂直电容耗尽场效应晶体管单元，每个垂直电容耗尽场效应晶体管单元包含：
漂移区，与所述源电极和所述衬底耦合，当所述源电极和所述漏电极施加第一电压时，所述漂移区能使所述源电极和所述漏电极之间流过电流；
栅区，与所述漂移区平行并隔开，电容性控制流过所述漂移区的电流；以及
绝缘区，将所述栅区同所述漂移区和所述衬底隔开。
16.如权利要求15所述的垂直电容耗尽场效应晶体管，其特征在于，每一个所述垂直电容耗尽场效应晶体管单元进一步包含：
源接触区，靠近所述漂移区的顶面形成，同所述源电极电接触。
17.如权利要求16所述的垂直电容耗尽场效应晶体管，其特征在于，每个所述漂移区的掺杂分布为：从结深X0到结深X1的掺杂浓度基本固定，而从结深X1到结深X2的掺杂浓度单调递增；其中，所述结深X0邻近所述源接触区，所述结深X2邻近所述衬底，所述结深X1在所述结深X0和所述结深X2之间。
18.如权利要求16所述的垂直电容耗尽场效应晶体管，其特征在于，每个所述垂直电容耗尽场效应晶体管单元进一步包含：
源极金属层，包括所述源电极；
硅化层，形成于所述源极金属层和所述源接触区之间；以及
另一硅化层，形成于所述栅区的顶面。
19.如权利要求16所述的垂直电容耗尽场效应晶体管，其特征在于，每个所述垂直电容耗尽场效应晶体管单元进一步包含：
P型注入体，至少环绕所述源接触区的部分区域形成。
20.如权利要求15所述的垂直电容耗尽场效应晶体管，其特征在于，每个所述垂直电容耗尽场效应晶体管单元进一步包含：
源极金属层，包括所述源电极；
硅化层，形成于所述漂移区和所述源极金属层之间；以及
另一硅化层，形成于所述栅区的顶面。
21.如权利要求15所述的垂直电容耗尽场效应晶体管，其特征在于，每个所述垂直电容耗尽场效应晶体管单元进一步包含：
金属肖特基接触区，用于连接所述源电极和所述漂移区。
22.一种制作功率器件的方法，包括：
步骤一：在衬底上形成外延层，该外延层具有顶面；
步骤二：在所述外延层上刻蚀沟槽；
步骤三：在所述沟槽中形成第一绝缘层，该绝缘层形貌与沟槽的侧壁和底面形貌相适应；
步骤四：在所述沟槽中形成导电性栅区，通过第一绝缘层该将所述导电性栅区同沟槽的侧壁和底面隔离开；
步骤五：除去所述第一绝缘层和所述栅区两者的部分，使两者的顶面和外延层的顶面基本共面；
步骤六：在所述栅区、所述第一绝缘层和所述外延层的上面形成第二绝缘层；
步骤七：在所述第二绝缘层上形成第一开孔和第二开孔，所述第一开孔暴露部分外延层，所述第二开孔暴露部分栅区；
步骤八：形成与所述外延层电接触的源电极；以及
步骤九：形成与所述栅区电接触的栅电极。
23.如权利要求22所述的方法，其特征在于，形成所述第一绝缘层包含：
在沟槽中以一种电介质材料热生长一层与之形状相应的共形层；以及
在沟槽中以另一种电介质材料淀积另一层与之形状相应的共形层。
24.如权利要求22所述的方法，其特征在于，所述方法是在N型衬底上进行的。
25.如权利要求22所述的方法，其特征在于，形成所述外延层包括以随时间变化的函数改变掺杂气流，进而在所述外延层提供梯度掺杂分布，所述掺杂分布在结深X0和结深X1之间的掺杂浓度基本不变，在结深X1和结深X2之间掺杂浓度增加，其中，结深X0比结深X2离衬底远，结深X1在结深X0和结深X2之间。
26.如权利要求22所述的方法，其特征在于，所述功率器件是常开型垂直电容性耗尽功率场效应管。
27.如权利要求22所述的方法，其特征在于，进一步包括，在形成所述第二绝缘层前，先在所述栅区和所述外延层顶面形成硅化物层。
28.如权利要求22所述的方法，其特征在于，进一步包括：
在所述源电极和所述外延层部分顶面之间形成肖特基接触。
29.如权利要求22所述的方法，其特征在于，进一步包括：
在所述外延层部分顶面形成欧姆接触区。
30.如权利要求29所述的方法，其特征在于，所述欧姆接触区具有第一导电类型，进一步包括：
在所述外延层部分顶面形成一个掺杂区，所述掺杂区具有与所述第一导电率不同的第二导电率，同时所述掺杂区至少环绕所述欧姆接触区的一部分。
31.如权利要求30所述的方法，其特征在于，所述源电极具有一个第一成分，进一步包括：
所述第一成分和与之完全不同的第二成分形成一个肖特基接触层。
32.如权利要求31所述的方法，其特征在于，所述第二成分至少包含钴、铂和钛中的一种。
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