CN111883422A - 超级结器件的制作方法 - Google Patents

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Abstract

本申请公开了一种超级结器件的制作方法,涉及半导体制造领域。该超级结器件的制作方法包括在第一类型外延层中形成沟槽;向所述沟槽下方的第一类型外延层注入氮离子;利用第二类型外延层填充所述沟槽,第一类型与第二类型相反;解决了超级结结构形成之后的热过程导致P型柱中的硼向N型薄层扩散,导致器件导通电阻变大的问题;达到了减小热过程对超级结器件的导通电阻的影响,提升小尺寸超级结器件的性能的效果。

Description

超级结器件的制作方法
技术领域
本申请涉及半导体制造领域,具体涉及一种超级结器件的制作方法。
背景技术
超级结结构由交替排列的N型柱和P型柱组成。采用超级结结构的器件利用P型柱和N型柱电荷平衡的体内降低表面电场(resurf)技术提升器件的反向击穿电压,同时又保持较小的导通电阻。
超级结结构可以通过沟槽填充工艺形成,在N型外延层中刻蚀形成沟槽,再利用P型外延层填充形成的沟槽。超级结结构形成后,器件的制造过程中还存在场氧工艺、栅氧工艺、推阱过程等热过程,热过程会导致P型柱中的硼横向扩散,导致出现在同等击穿电压下导通电阻增大的现象。而随着器件的元胞尺寸不断减小,该现象会越来越严重,甚至P型柱的浓度会非常明显地影响导通电阻的数值。
发明内容
为了解决相关技术中的问题,本申请提供了一种超级结器件的制作方法。该技术方案如下:
一方面,本申请实施例提供了一种超级结器件的制作方法,该方法包括:
超级结器件的制作方法,其特征在于,所述方法包括:
在第一类型外延层中形成沟槽;
向所述沟槽下方的第一类型外延层注入氮离子;
利用第二类型外延层填充所述沟槽,第一类型与第二类型相反。
可选的,所述在第一类型外延层中形成沟槽,包括:
在所述第一类型外延层的表面形成掩膜层;
在所述掩膜层内形成沟槽开口图案;
根据所述沟槽开口图案刻蚀所述第一类型外延层,形成所述沟槽。
可选的,所述向所述沟槽下方的第一类型外延层注入氮离子,包括:
以所述第一类型外延层表面剩余的掩膜层为掩膜,向所述沟槽下方的第一类型外延层注入氮离子。
可选的,所述向所述沟槽下方的第一类型外延层注入氮离子,包括:
当时所述沟槽侧壁的倾斜角度小于90°时,控制氮离子垂直注入或倾斜注入所述沟槽下方的第一类型外延层中;
或,
当所述沟槽侧壁的倾斜角度为90°时,控制氮离子倾斜注入所述沟槽下方的第一类型外延层中。
可选的,所述向所述沟槽下方的第一类型外延层注入氮离子之后,还包括:
去除所述第一类型外延层表面剩余的掩膜层。可选的,所述氮离子注入后体浓度为1E16 cm-3至5E20cm-3
可选的,所述第一类型外延层为N型外延层,所述第二类型外延层为P型外延层。
可选的,该方法还包括:
形成超级结器件的栅极结构,所述栅极结构包括栅氧化层和多晶硅栅;
在所述栅极结构外侧形成阱区;
在所述阱区的顶部形成源区。
可选的,所述第一类型外延层位于硅衬底的上方。
本申请技术方案,至少包括如下优点:
通过在第一类型外延层内形成沟槽,向沟槽下方的第一类型外延层注入氮离子,利用第二类型外延层填充沟槽,在衬底中形成超级结结构;解决了超级结结构形成之后的热过程导致P型柱中的硼向N型薄层扩散,导致器件导通电阻变大的问题;达到了减小热过程对超级结器件的导通电阻的影响,提升小尺寸超级结器件的性能的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种超级结器件的制作方法的流程图,
图2是本申请另一实施例提供的一种超级结器件的制作方法的流程图;
图3是本申请实施例提供的一种超级结器件的制作方法的实施示意图;
图4是本申请实施例提供的一种超级结器件的制作方法的实施示意图;
图5是本申请实施例提供的一种超级结器件的制作方法的实施示意图;
图6是本申请实施例提供的一种超级结器件的制作方法的实施示意图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图1,其示出了本申请实施例提供的一种超级结器件的制作方法的流程图,该方法至少包括如下步骤:
步骤101,在第一类型外延层中形成沟槽。
第一类型外延层为硅外延。第一类型外延层位于硅衬底的上方。
步骤102,向沟槽下方的第一类型外延层注入氮离子。
向沟槽下方的第一类型外延层注入氮离子,第一类型外延层表面上除沟槽开口以外的区域利用掩膜进行保护。
沟槽侧壁和沟槽底部下方的第一类型外延层均被注入氮离子。
步骤103,利用第二类型外延层填充沟槽,第一类型与第二类型相反。
第二类型外延层填充沟槽后,衬底内形成P型柱、N型薄层交替排列的结构,即超级结结构。
可选的,第一类型外延层为N型外延层,第二类型外延层为P型外延层。
注入的氮离子会进入硅晶体间隙,部分氮离子在后续的高温制程中会与si发生替位,导致硼激活率下降,同时因固溶度的影响也会导致硼的扩散率下降。
综上所述,本申请实施例提供的超级结器件的制作方法,通过在第一类型外延层内形成沟槽,向沟槽下方的第一类型外延层注入氮离子,利用第二类型外延层填充沟槽,在衬底中形成超级结结构;解决了超级结结构形成之后的热过程导致P型柱中的硼向N型薄层扩散,导致器件导通电阻变大的问题;达到了减小热过程对超级结器件的导通电阻的影响,提升小尺寸超级结器件的性能的效果。
在向沟槽下方的第一类型外延层注入氮离子时,根据沟槽侧壁的倾斜情况,控制氮离子倾斜注入或垂直注入。
请参考图2,其示出了本申请另一实施例提供的一种超级结器件的制作方法的流程图,该方法至少包括如下步骤:
步骤201,在第一类型外延层的表面形成掩膜层。
可选的,掩膜层为光刻胶,或硬掩膜。
在硅衬底上生长第一类型外延层。可选的,第一类型外延层为N型外延层。
如图3所示,第一类型外延层31的表面形成有掩膜层32。
步骤202,在掩膜层内形成沟槽开口图案。
当掩膜层为光刻胶时,通过掩膜版曝光,显影,在掩膜层内形成沟槽开口图案。
当掩膜层为硬掩膜时,在硬掩膜层表面涂布光刻胶,在光刻胶中形成沟槽开口图案,再根据沟槽开口图案刻蚀硬掩膜,将沟槽开口图案转移到硬掩膜中,并去除硬掩膜上方的光刻胶。
如图4所示,掩膜层32中形成有沟槽开口图案33。
步骤203,根据沟槽开口图案刻蚀第一类型外延层,形成沟槽。
可选的,通过干法刻蚀工艺刻蚀第一类型外延层。
如图5所示,第一类型外延层31内形成有沟槽34。
步骤204,以第一类型外延层表面剩余的掩膜层为掩膜,向沟槽下方的第一类型外延层注入氮离子。
如图5所示,在沟槽34形成后,第一类型外延层31的表面还有残余的掩膜层,以剩余的掩膜层为掩膜,进行氮离子注入,沟槽34的侧壁和底部下方的第一类型外延层被注入氮离子。
为了令氮离子注入后,沟槽侧壁下方的第一类型外延层中也能够含有所需浓度的氮离子,根据沟槽侧壁的倾斜角度,控制氮离子注入时离子束的倾斜角度。沟槽侧壁的倾斜角度是沟槽侧壁与衬底表面之间的夹角,离子束的倾斜角度是离子束与衬底表面之间的夹角。
当氮离子倾斜注入时,离子束的倾斜角度根据实际情况确定。
可选的,当沟槽侧壁的倾斜角度为90°时,控制氮离子倾斜注入沟槽下方的第一类型外延层中。
在一个例子中,如图6所示,沟槽34的侧壁垂直于衬底表面,即沟槽侧壁的倾斜角度为90°,氮离子在注入时离子束36相对于硅片倾斜。
可选的,当沟槽侧壁的倾斜角度小于90°时,控制氮离子垂直注入或倾斜注入沟槽下方的第一类型外延层中。
在一个例子中,如图5所示,由于沟槽侧壁的倾斜角度小于90°,即使离子束37垂直于衬底表面,沟槽侧壁和底部下方的第一类型外延层均能够被注入氮离子。
需要说明的是,为了令沟槽两个侧壁下方的第一类型外延层中含有所需浓度的氮元素,在注入时可以采用不同的倾斜角度多次扫描硅片。
可选的,氮离子注入后体浓度为1E16cm-3至5E20cm-3
步骤205,去除第一类型外延层表面剩余的掩膜层。
步骤206,利用第二类型外延层填充沟槽,第一类型与第二类型相反。
可选的,第二类型外延层为P型外延层。
利用外延填充的方式在沟槽中填充P型外延层。
如图6所示,沟槽被第二类型外延层35填充后,衬底中形成P型柱和N型薄层交替排列的结构。
步骤207,形成超级结器件的栅极结构,栅极结构包括栅氧化层和多晶硅栅。
可选的,栅极结构为位于衬底表面的平面栅,或者,栅极结构为位于衬底内的沟槽栅。
步骤208,在栅极结构外侧形成阱区。
通过离子注入和推阱工艺,在栅极结构外侧的衬底内形成阱区。
可选的,在衬底中,栅极结构的两侧形成有阱区。
步骤209,在阱区的顶部形成源区。
通过离子注入工艺在阱区的顶部形成源区。
注入的氮离子会进入硅晶体间隙,以及,在进行牺牲氧化层生成、栅氧化层生成、快速热退火、推阱等高温过程时,一些氮离子在高温下会与硅进行替位,导致P型柱中硼的激活率和扩散率下降,有助于保证小尺寸的超级结器件在击穿电压不变的情况下保持较小的导通电阻。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (9)

1.一种超级结器件的制作方法,其特征在于,所述方法包括:
在第一类型外延层中形成沟槽;
向所述沟槽下方的第一类型外延层注入氮离子;
利用第二类型外延层填充所述沟槽,第一类型与第二类型相反。
2.根据权利要求1所述的方法,其特征在于,所述在第一类型外延层中形成沟槽,包括:
在所述第一类型外延层的表面形成掩膜层;
在所述掩膜层内形成沟槽开口图案;
根据所述沟槽开口图案刻蚀所述第一类型外延层,形成所述沟槽。
3.根据权利要求1所述的方法,其特征在于,所述向所述沟槽下方的第一类型外延层注入氮离子,包括:
以所述第一类型外延层表面剩余的掩膜层为掩膜,向所述沟槽下方的第一类型外延层注入氮离子。
4.根据权利要求1或3所述的方法,其特征在于,所述向所述沟槽下方的第一类型外延层注入氮离子,包括:
当时所述沟槽侧壁的倾斜角度小于90°时,控制氮离子垂直注入或倾斜注入所述沟槽下方的第一类型外延层中;
或,
当所述沟槽侧壁的倾斜角度为90°时,控制氮离子倾斜注入所述沟槽下方的第一类型外延层中。
5.根据权利要求3所述的方法,其特征在于,所述向所述沟槽下方的第一类型外延层注入氮离子之后,还包括:
去除所述第一类型外延层表面剩余的掩膜层。
6.根据权利要求1或3所述的方法,其特征在于,所述氮离子注入后体浓度为1E16 cm-3至5E20cm-3
7.根据权利要求1至3任一所述的方法,其特征在于,所述第一类型外延层为N型外延层,所述第二类型外延层为P型外延层。
8.根据权利要求1所述的方法,其特征在于,所述方法还包括:
形成超级结器件的栅极结构,所述栅极结构包括栅氧化层和多晶硅栅;
在所述栅极结构外侧形成阱区;
在所述阱区的顶部形成源区。
9.根据权利要求1所述的方法,其特征在于,所述第一类型外延层位于硅衬底的上方。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114823532A (zh) * 2022-06-24 2022-07-29 北京芯可鉴科技有限公司 超级结器件的制造方法、超级结器件、芯片和电路

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1469488A (zh) * 2002-06-24 2004-01-21 ��ʿͨ��ʽ���� 半导体器件及其制备方法
US20040150039A1 (en) * 2003-01-23 2004-08-05 International Rectifier Corporation Trench MOSFET superjunction structure and method to manufacture
US20120273871A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
TW201507149A (zh) * 2013-08-02 2015-02-16 Univ Asia 超級接面功率元件之主動晶胞結構及其製造方法
CN104637821A (zh) * 2015-01-19 2015-05-20 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN104779297A (zh) * 2015-04-24 2015-07-15 无锡同方微电子有限公司 一种高压超结mosfet结构及其制作方法
CN104952783A (zh) * 2014-03-31 2015-09-30 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构、其制作方法及包括其的半导体器件
CN107611030A (zh) * 2017-07-21 2018-01-19 上海华虹宏力半导体制造有限公司 超级结的制造方法
CN107768443A (zh) * 2016-08-15 2018-03-06 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109326653A (zh) * 2018-11-09 2019-02-12 上海昱率科技有限公司 功率器件及其制造方法
CN109888005A (zh) * 2019-01-22 2019-06-14 上海华虹宏力半导体制造有限公司 逆导型超结igbt器件及其制造方法
CN110838445A (zh) * 2018-08-15 2020-02-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1469488A (zh) * 2002-06-24 2004-01-21 ��ʿͨ��ʽ���� 半导体器件及其制备方法
US20040150039A1 (en) * 2003-01-23 2004-08-05 International Rectifier Corporation Trench MOSFET superjunction structure and method to manufacture
US20120273871A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
TW201507149A (zh) * 2013-08-02 2015-02-16 Univ Asia 超級接面功率元件之主動晶胞結構及其製造方法
CN104952783A (zh) * 2014-03-31 2015-09-30 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构、其制作方法及包括其的半导体器件
CN104637821A (zh) * 2015-01-19 2015-05-20 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN104779297A (zh) * 2015-04-24 2015-07-15 无锡同方微电子有限公司 一种高压超结mosfet结构及其制作方法
CN107768443A (zh) * 2016-08-15 2018-03-06 深圳尚阳通科技有限公司 超结器件及其制造方法
CN107611030A (zh) * 2017-07-21 2018-01-19 上海华虹宏力半导体制造有限公司 超级结的制造方法
CN110838445A (zh) * 2018-08-15 2020-02-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109326653A (zh) * 2018-11-09 2019-02-12 上海昱率科技有限公司 功率器件及其制造方法
CN109888005A (zh) * 2019-01-22 2019-06-14 上海华虹宏力半导体制造有限公司 逆导型超结igbt器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114823532A (zh) * 2022-06-24 2022-07-29 北京芯可鉴科技有限公司 超级结器件的制造方法、超级结器件、芯片和电路

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