CN1469488A - 半导体器件及其制备方法 - Google Patents

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Abstract

首先注入Sb离子作为形成袋区域的杂质；然后注入N作为扩散抑制物质，使得在与栅极交界处的附近和由袋区域中的杂质产生的作为缺陷界面的非晶体/晶体界面处产生两个浓度峰值；并且执行用于形成外延区和深源漏区的离子注入，从而形成具有外延结构的掺杂层。

Description

半导体器件及其制备方法
技术领域
本发明涉及具有外延结构的半导体器件及其制备方法，其特别适用于CMOS结构的半导体器件。
背景技术
许多传统的MOS晶体管采用LDD结构，以抑制短沟道效应，并改善热载流子电阻。
另一方面，追求更大程度地减小体积和更高的集成度要求缩短MOS晶体管的栅极长度。但是，缩短栅极长度会导致不一致性，比如，由于热载流子而导致的门限电压随时间变化，以及互导的恶化。解决这个问题的一个方法是具有所谓的外延结构(LDD结构)的MOS晶体管。这种MOS晶体管具有一对掺杂层，通过形成浅的外延层、形成连接在栅极上的侧壁或类似结构、然后形成深的源漏区，部分地与外延区重合，从而制备这个掺杂层。
最近对MOS晶体管更高的减小体积和更高的集成度的要求给具有外延结构的MOS晶体管带来了以下两个问题。
(1)控制外延区中的浓度分布使得MOS晶体管体积的进一步减小更加重要。特别是，外延区中的横向浓度分布对于提高电流驱动能力是非常关键的。此时，门限电压的下降(roll off)特性和电流驱动能力(即外延区的电阻)成权衡关系，这需要如下所述对两者进行精确的调节。
为了改善门限电压的下降特性，最好保证金属有效栅极长度相对于给定的物理栅极长度尽可能的长。这有效地降低了沟道的杂质浓度，这可以提高载流子的移动性，因为它们更不容易被杂质分散，并从而改善MOS晶体管的电流驱动能力。如果金属栅极长度保持恒定，则可以减小物理栅极的长度。
另一方面，外延区应该足够程度地与栅极重合。由于强反向条件下的反向层中的载流子密度可以达到大约1019/cm3，刚好处于栅极边缘之下的一部分外延区，即外延区的端部，可以作为电阻并从而降低电流驱动能力。为了抑制这种不一致性，必须把端部的杂质浓度提高至大约5×1019/cm3。
为了形成这种杂质浓度受控的外延区，必须加剧外延区中横向浓度分布的不均匀性。具体而言，最好使浓度分布在端部保证5×1019/cm3或更高的杂质浓度，从端部向着沟道急剧地降低。一个理想的方案是形成所谓的箱形的外延区。但是，很难理想地控制浓度分布的锐度，因为横向浓度分布通常由扩散现象所决定。
(2)很多现今的MOS晶体管具有袋区域(pocket region)，被外延区所包围，通过注入具有相反导电类型的杂质离子而形成，从而进一步改善门限电压的下降特性和电流驱动能力。在一个典型的CMOS晶体管中，nMOS晶体管使用铟(In)而pMOS晶体管使用砷(As)或锑(Sb)作为袋区域中含有的杂质，它们都是相对较重的元素。
使用这些杂质，因为它们对于改善下降特性和电流驱动能力非常优秀。但是，它们是重元素，从而通过离子注入而引入时会引起晶体缺陷，即使退火活化之后这种缺陷也无法消除，这会增加漏极泄漏，特别是栅极周围的部分。由于袋区域设计为隐藏在深源漏区后面，其栅极周围会保持为大致恒定。用于消除缺陷的退火可以有效地抑制漏极泄漏电流，但退火也促进了杂质的扩散，这对器件的体积减小不利。
如上所述，进一步减小具有外延结构的MOS晶体管的体积会使得难以控制外延区中的横向浓度分布，而且形成袋区域，通过减小漏极泄漏电流而改善门限电压的下降特性和电流驱动能力会使得难以减小器件的体积，这有悖于该工艺的主要目的。
发明内容
本发明旨在解决上述问题，并提供一种半导体器件及其制备方法，从而简单确切地保证器件的体积减小和更高的集成度，而不会破坏改善门限电压的下降特性和电流驱动能力，并减小漏极泄漏电流的努力。具体而言，提供了一种CMOS结构的半导体器件及其制备方法，从而可以保证器件的最优设计，以实现更好的性能和更低的功耗。
通过广泛的研究，本发明实现了以下的几个方面。
本发明的半导体器件包括：半导体衬底；形成在半导体衬底上的栅极，之间有一个栅极绝缘膜；形成在半导体衬底表面部分中栅极两侧的一对掺杂层；每个掺杂层包括：部分地与栅极底部重叠的浅第一区域；比第一区域深，并与第一区域重叠的第二区域；以及第三区域，其注入有扩散抑制物质，用于抑制第一区域中包含的杂质的扩散，使得至少在一个与半导体衬底交界处附近的第一位置处以及一个比第一位置深的第二位置处具有浓度峰值。
本发明的半导体器件的制备方法包括：第一步骤，在半导体衬底上形成栅极，其间放置一个栅极绝缘膜；第二步骤，在栅极的两侧向半导体衬底的表面部分注入至少一种扩散抑制物质，用于抑制以后要注入的提供导电性的杂质的扩散；第三步骤，在栅极的两侧，向半导体衬底的表面部分注入提供导电性的杂质，注入的深度比扩散抑制物质的深度浅；第四步骤，仅在栅极的侧面上形成绝缘膜；以及第五步骤，注入杂质，该杂质与第三步骤中注入的提供导电性的杂质具有相同的导电类型，其注入深度比第二步骤中注入的扩散抑制物质的深度深；其中，第一步骤最先执行，第二至第五步骤以任意顺序随后执行。
附图说明
图1A至1C是示意截面图，顺序地显示了根据第一实施例的CMOS晶体管制备方法的工艺步骤；
图2A至2C是示意截面图，顺序地显示了图1C之后的工艺步骤；
图3A至3C是示意截面图，顺序地显示了图2C之后的工艺步骤；
图4A至4C是示意截面图，顺序地显示了图3C之后的工艺步骤；
图5是示意截面图，显示了第一实施例的一个改进示例，其中在栅极的两个侧面上形成有侧壁；
图6是一个特性图，显示了第一实施例中注入的离子的SIMS浓度分布；
图7是一个特性图，显示了第一实施例所述的根据是否进行了N离子注入，最小栅极长度和最大漏极电流之间的关系；
图8A至8C是示意截面图，顺序地显示了根据第二实施例的CMOS晶体管制备方法的工艺步骤；
图9A至9C是示意截面图，顺序地显示了图8C之后的步骤；
图10A至10C是示意截面图，顺序地显示了图9C之后的步骤；
图11A至11C是示意截面图，顺序地显示了图10C之后的步骤；
图12是一个特性图，显示了在第二实施例中，受到作为扩散抑制物质而注入的N影响的电流特性(导通电流(ION)比截止电流(IOFF)特性)的检验结果；
图13A和13B是示意截面图，具体显示了根据第三实施例的CMOS晶体管制备方法中的N注入；
图14A至14C是示意截面图，顺序地显示了根据第四实施例的CMOS晶体管制备方法的工艺步骤；
图15A和15B是示意截面图，顺序地显示了图14C之后的工艺步骤；
图16A至16C是示意截面图，顺序地显示了图15B之后的工艺步骤；
图17A至17C是示意截面图，顺序地显示了图16C之后的工艺步骤；
图18是一个特性图，显示了nMOS晶体管的晶体管特性；
图19是一个特性图，显示了nMOS晶体管的晶体管特性；以及
图20是一个特性图，显示了pMOS晶体管的晶体管特性。
具体实施方式
本发明的基本概念
以下对本发明主要构思的基本概念进行说明。
经过深思熟虑，发明人首先想到了外延结构的半导体器件，其具有一个浅的外延区(第一区域)和一个源极漏极区域(第二区域)，该第二区域比第一区域深，并部分地与第一区域重叠，必须简单确切地抑制外延区中的杂质扩散，特别是横向方向上的扩散，附加地注入一种用于抑制外延区中包含的杂质扩散的扩散抑制物质(形成第三区域)。
至于注入这种扩散抑制物质的具体方法，必须在半导体衬底的极浅部分中形成一个浓度峰值，也就是说，从抑制前面所说的横向杂质扩散的角度来说，在与栅极绝缘膜的界面附近。
在要形成袋区域(第四区域)的情况下，还需要减小漏极泄漏电流。最好使用相对较重的元素作为形成上述袋区域的杂质，但重的杂质会使衬底非晶体化而导致缺陷。于是，发明人有了第二个想法，如果在袋区域中的杂质所产生的缺陷界面(端部缺陷)，即非晶体/晶体界面(A/C界面)处隔离扩散抑制物质，则可以消除缺陷。也就是说，最好注入扩散抑制物质使得在A/C界面处形成另一个浓度峰值，从而具有和袋区域基本上一致的浓度分布。
因此，在本发明中，注入扩散抑制物质，从而至少在两点处具有浓度峰值，即，与栅极绝缘膜的界面附近，以及在A/C界面处，从而具有与袋区域基本上一致的浓度分布。考虑到与栅极绝缘膜的界面附近的区域对于抑制扩散有着重要的作用，把这个部位的峰值浓度设定得高于A/C界面处的浓度是特别可取的。
按照上述的方式注入扩散抑制物质可以有效地抑制横向杂质扩散，从而改善下降特性，并且改善后的浓度分布锐度可以有效地防止外延区端部电阻率的提高，从而带来更好的电流驱动能力。注入扩散抑制物质还可以恢复由于向袋区域中注入杂质而在A/C界面处造成的缺陷，这可以有效地防止由这种缺陷引起的结点泄漏(带间隧道效应)，从而使漏极泄漏电流明显降低。
此处可用的扩散抑制物质可以从那些具有相对较小的质量，并对于构成半导体衬底和导电性杂质的其它元素为惰性的物质中选取。N或者N2是最为优选的，从氩(Ar)、氟(F)和碳(C)中选择的任何一种也是可以的。
要注意的是，简单地向衬底中注入氮的技术早为人知，尽管其目的和本质不同于本发明。
具体实施例
现在根据上述的本发明基本概念对具体实施例进行说明。在下文中把CMOS晶体管简称为半导体器件，并且结合其制备方法解释其结构。要注意的是，本发明不限于CMOS晶体管，而是可以应用于基于具有栅极、源极和漏极的晶体管结构的任何半导体器件。
(第一实施例)
图1A至4C是示意截面图，顺序地显示了根据第一实施例的CMOS晶体管制备方法的工艺步骤。
首先，如图1A所示，根据常规的CMOS工艺形成元件活动区域和栅极。
具体而言，根据STI(浅沟道隔离)工艺，通过光刻和干蚀刻在半导体衬底1上计划要形成元件隔离区的区域中形成沟道，典型地通过CVD工艺沉积二氧化硅膜，从而填充这些沟道，通过CMP(化学机械抛光)去除顶部的二氧化硅膜，仅在沟道内保留，从而形成STI型元件隔离结构2，并划分开n型元件活动区3和p型元件活动区4。接着，通过离子注入，分别向n型元件活动区3和p型元件活动区4中注入p型杂质和n型杂质，从而分别形成p阱3a和n阱4a。在这个示例中，n型元件活动区3作为形成nMOS晶体管的区域，p型元件活动区4作为形成pMOS晶体管的区域。
接着，通过热氧化在元件活动区3、4上形成栅极绝缘膜5，然后典型地通过CVD工艺在其上沉积一个多晶硅膜，然后通过光刻和干蚀刻把多晶硅膜和栅极绝缘膜5构图为电极的形状，从而分别在元件活动区3、4中形成栅极6，其下是栅极绝缘膜5。
接下来，在整个表面上涂布光阻剂，然后通过光刻进行处理，从而形成光阻掩膜7，仅露出n型元件活动区3，如图1B所示。
然后，仅对n型元件活动区3进行离子注入，以形成一对袋区域。
具体而言，如图1C所示，向从光阻膜7中露出、由栅极6遮掩的n型元件活动区3中注入p型杂质离子(此处以铟(In)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对袋区域11。
这次In离子注入的条件涉及30keV至100keV的离子加速能量，以及5×1012/cm2至2×1013/cm2的剂量，其中沿着倾斜于半导体衬底1的垂直线的方向注入离子。倾斜角度(倾角)设定为0°至45°，其中0°表示半导体衬底1的垂直线的方向。在这个实施例中，按照上述的离子加速能量和剂量，从四个相互对称的方向，把离子注入到衬底的表面部分中。要注意的是，在下文中，尽管没有特别指出，所有采用了倾角的离子注入都是在四个方向上进行的。使用硼(B)代替In也是可以的，其中离子加速能量设置为3keV至10keV。
接下来，注入氮(N)作为扩散抑制物质。
具体而言，如图2A所示，向从光阻掩膜7中露出、被栅极6遮掩的n型元件活动区3中注入扩散抑制物质(此处以N为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对N扩散区域12，其基本上与袋区域11重叠。这次离子注入的条件涉及5keV至10keV的离子加速能量(0.5keV至20keV的离子加速能量也是允许的)，1×1014/cm2至2×1015/cm2的剂量，以及O°至10°的倾角(0°至30°的倾角也是允许的)。随着N的剂量从1×1014/cm2开始增大，扩散抑制效果也加大，在2×1015/cm2或更大时呈现饱和趋势。使用N2而不是单独的N也是允许的，因为单独的N要保证足够水平的注入离子束流是相对较难的。N2的离子加速能量和剂量最好是单独N的一半。使用Ar、F和C中的至少一种物质代替N或N2也是可以的。
接下来的步骤涉及离子注入以形成外延区。
具体而言，如图2B所示，向从光阻掩膜7中露出、被栅极6遮掩的n型元件活动区3中注入n型杂质离子(此处砷(As)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对外延区13。使用磷(P)或锑(Sb)代替As也是可取的。这次离子注入的条件涉及1keV至5keV的离子加速能量(0.5keV至10keV的离子加速能量也是允许的)，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角(0°至30°的倾角也是允许的)。
接下来，如图2C所示，典型地通过灰化去除光阻掩膜7，并且进行退火。退火的条件是900℃至1,025℃，在诸如氮气氛的惰性气氛中退火极短的时间，接近于0秒。这使得所注入的N的浓度分布从刚注入后的状态开始发生变化，最后得到的浓度分布大致与袋区域11重叠，在与半导体衬底1的界面附近和A/C界面处具有两个浓度峰值。要注意的是，这个阶段的退火是基于提高为形成带区域11而注入的In的电活性的特殊考虑，如果适当地调整了后面阶段的热处理，则可以省略这个退火。
虽然上面的说明是针对在侧面上没有形成侧壁的栅极6的遮掩下进行离子注入，但是如图5所示，也可以在两个侧面上形成有大约5nm至20nm厚的薄侧壁10的栅极6的遮掩下进行上述的离子注入，以优化外延区和栅极6之间的重叠。仅在元件活动区3、4中一个栅极6的侧面上形成侧壁也是可以的。对于侧壁的膜构成和形状没有特别的限制，只要它可以合适地作为隔离体(掩膜)。
如上所述，剂量从1×1014/cm2增大可以增强扩散抑制效果，并且在2×1015/cm2或更大的时候呈现饱和趋势，其中的最佳条件随着有无侧壁及其厚度而变化。在有侧壁的情况下，必须对离子注入进行优化，提高形成袋区域的能量，并且把形成外延区的剂量提高到一定程度。
在本实施例中，在上述的工艺中形成光阻掩膜7之后进行扩散抑制物质的注入，但这个注入也可以在形成光阻掩膜7之前进行，并且覆盖元件活动区域3、4的整个表面。然而本实施例中所述的形成光阻掩膜7之后进行注入是有优势的，因为可以针对nMOS和pMOS晶体管独立地优化注入条件。
接下来，在整个表面上涂布光阻剂，然后进行光刻处理，从而形成光阻掩膜8，此时只露出p型元件活动区4，如图3A所示。
首先，进行离子注入以形成袋区域。
具体而言，如图3B所示，向从光阻掩膜8中露出、在栅极6遮掩之下的p型元件活动区4中注入n型杂质离子(此处以锑(Sb)为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对袋区域14。
这次Sb离子注入的条件涉及30keV至100keV的离子加速能量，5×1012/cm2至2×1013/cm2的剂量，以及0°至45°的倾角。使用其它的n型杂质，比如As和P取代Sb也是可以的。
接下来，注入氮(N)作为扩散抑制物质。
具体而言，如图3C所示，向从光阻掩膜8中露出、被栅极6遮掩的p型元件活动区4中注入扩散抑制物质(此处以N为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对N扩散区域15，其基本上与袋区域14重叠。这次离子注入的条件涉及5keV至10keV的离子加速能量(这是保证与袋区域14紧密重叠的主要条件)，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。使用N2而不是单独的N也是允许的，因为单独的N要保证足够水平的注入离子束流是相对较难的。N2的离子加速能量和剂量最好是单独N的一半。使用Ar、F和C中的至少一种物质代替N或N2也是可以的。
接下来的步骤涉及用于形成外延区的离子注入。
具体而言，如图4A所示，向从光阻掩膜8中露出、被栅极6遮掩的p型元件活动区4中注入p型杂质离子(此处以硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对外延区16。
这次B离子注入的条件涉及0.5keV或更低的离子加速能量(1keV或更低的离子加速能量也是允许的)，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角(0°至30°的倾角也是允许的)。对于使用BF2离子的情况，可以通过把离子加速能量设定为2.5keV或更低，同时剂量保持不变，从而对注入进行优化。其中的最佳条件随着有无侧壁及其厚度而变化。在有侧壁的情况下，必须对离子注入进行优化，提高形成袋区域的能量，并且把形成外延区的剂量提高到一定程度。
接下来，分别在元件活动区3、4中形成一对深源漏区(深S/D区)。
具体而言，典型地通过灰化去除光阻掩膜8，并且典型地通过CVD工艺在整个表面上沉积一层二氧化硅膜，然后从上部对二氧化硅膜进行各向异性的蚀刻(深蚀刻)，从而仅在栅极6的侧面保留二氧化硅膜，形成侧壁9，如图4B所示。
接着，在整个表面上涂布光阻剂，然后进行光刻处理以形成光阻掩膜(未显示)，仅露出n型元件活动区3。然后向从光阻掩膜露出的、被栅极6和侧壁9遮掩的n型元件活动区3中注入n型杂质离子(此处以磷(P)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对深S/D区域17，如图4C所示。这次P离子注入的条件涉及5keV至20keV的离子加速能量(1keV至20keV的离子加速能量也是允许的)，2×1015/cm2至1×1016/cm2的剂量(2×1015/cm2至2×1016/cm2的剂量也是允许的)，以及0°至10°的倾角(0°至30°的倾角也是允许的)。还可以使用砷(As)代替P。
然后典型地通过灰化去除光阻掩膜，在整个表面上重新涂布一层新的光阻剂，然后进行光刻处理以形成另一个光阻掩膜(未示出)，此时仅露出p型元件活动区4。然后向从光阻掩膜露出的、被栅极6和侧壁9遮掩的p型元件活动区4中注入p型杂质离子(此处以硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对深S/D区域18。这次B离子注入的条件涉及2keV至5keV的离子加速能量，2×1015/cm2至1×1016/cm2的剂量，以及0°至10°的倾角。任何包含B的离子，比如BF2，都可用于这个离子注入。
然后，通过1,000℃至1,050℃下的接近于0秒的快速热退火(RTA)(900℃至1,100℃下10秒内的RTA也是允许的)激活各种杂质。通过退火，在n型元件活动区3中形成了一对包含袋区域11、N扩散区12、外延区13和深S/D区17的n型掺杂层21，在p型元件活动区4中形成了一对包含袋区域14、N扩散区15、外延区16和深S/D区18的p型掺杂层22。
退火之后还可以形成层间绝缘膜、接触孔和各种线路，从而在n型元件活动区3中完成nMOS晶体管，在p型元件活动区4中完成pMOS晶体管。
尽管上面所述的本发明针对在形成栅极之后再形成一对掺杂层，之后形成为源极和漏极的情况，但是本发明不限于此，并且这些形成工艺的顺序可以适当地变化。
在上面所述的实施例中，通过按顺序执行用于形成袋区域的离子注入、用于扩散抑制的N注入、以及用于形成外延区的离子注入而形成掺杂层21、22，这些工艺的顺序是任意的，没有特别的限制。但是，需要注意的是，有必要优化袋区域和/或外延区的浓度分布，因为一些特别的工艺顺序会由于非晶体化而影响浓度分布。
下面解释上述实施例中各个离子注入所获得的SIMS浓度分布。
图6是一个特性图，显示了上述实施例中所注入的离子的SIMS浓度分布。该图表示向pMOS晶体管的袋区域中注入Sb离子后的情况，显示了Sb的浓度分布，以及退火前后N的浓度分布。nMOS晶体管也可以得到类似的浓度分布。
如图所示，即使在退火(RTA)之后，Sb的浓度分布也大体保持不变，与N存在与否无关。另一方面，退后之后N的浓度分布从刚注入后的分布开始变化，由于Sb的注入，在与栅极绝缘膜的界面附近以及A/C界面附近产生两个浓度峰值，这表示在这两点处N的隔离。有了这样形成的N浓度分布，在栅极绝缘膜界面附近隔离的N抑制了B的扩散，从而有效地改善了下降特性，并提高了电流驱动能力，在A/C界面附近隔离的N有效地抑制了漏极泄漏电流的产生。
下面对最小栅极长度和受N影响的最大漏极电流之间的关系进行说明。此处的“最小栅极长度”表示晶体管可以在多细微的程度下工作，“最大漏极电流”是描述这么细微的晶体管所得到的最大漏极电流的一个指标。从而可以理解，具有更短栅极长度并产生更大的最大漏极电流的晶体管具有更好的性能。
图7显示了这个关系，其中▲表示没有N注入的普通情况；●和■表示根据本发明的具有N注入的情况，其中●对应于在外延区中具有相对较低的杂质浓度的情况，■表示具有相对较高的杂质浓度的情况。由此图可见，N注入使得曲线整体地向左或向右移动，这表示N注入带来了性能改善。还可以看出，即使最小栅极长度保持不变，提高外延区中的杂质浓度也可以保证更大的最大漏极电流，这对于性能的进一步改善是有益的。
如上所述，本实施例简单有效地保证了半导体器件的体积减小和更高的集成性，而不会破坏改善门限电压的下降特性和电流驱动能力并减小漏极泄漏电流的努力；特别是可以保证CMOS晶体管的最优设计，实现更好的性能和更低的功耗。
(第二实施例)
在第二实施例中，对CMOS晶体管中nMOS晶体管的袋层的形成进行了特殊考虑，从而仅向nMOS晶体管注入扩散抑制物质。
图8A至11C是示意截面图，顺序地显示了根据第二实施例的CMOS晶体管制备方法的工艺步骤。
首先，如图8A所示，根据普通的CMOS工艺形成元件活动区和栅极。
具体而言，根据STI(浅沟道隔离)工艺，通过光刻和干蚀刻在半导体衬底1上计划要形成元件隔离区的区域中形成沟道，典型地通过CVD工艺沉积一层二氧化硅膜，从而填充这些沟道，通过CMP(化学机械抛光)去除顶部的二氧化硅膜，仅在沟道内保留，从而形成STI型元件隔离结构2，并划分开n型元件活动区3和p型元件活动区4。接着，通过离子注入，分别向n型元件活动区3和p型元件活动区4中注入p型杂质和n型杂质，从而分别形成p阱3a和n阱4a。在这个示例中，n型元件活动区3作为形成nMOS晶体管的区域，p型元件活动区4作为形成pMOS晶体管的区域。
接着，通过热氧化在元件活动区3、4上形成栅极绝缘膜5，然后典型地通过CVD工艺在其上沉积一层多晶硅膜，然后通过光刻和干蚀刻把多晶硅膜和栅极绝缘膜5构图为电极的形状，从而分别在元件活动区3、4中形成栅极6，其下是栅极绝缘膜5。形成氮氧化硅膜作为栅极绝缘膜5也是可以的。
接下来，不是形成图5所示的薄侧壁10，而是以自对齐的方式形成图8B所示的带缺口的隔离体41，从而仅覆盖栅极6侧面的中间部分。按顺序形成氧化硅膜41a和氮化硅膜41b，覆盖栅极6，然后通过各向异性的蚀刻和湿蚀刻对这些膜进行处理，从而得到隔离体41。
接下来，在整个表面上涂布光阻剂，然后进行光刻处理，从而形成光阻掩膜7，仅露出n型元件活动区3，如图8C所示。
然后仅对n型元件活动区3进行离子注入，以形成一对袋区域。
具体而言，如图9A所示，向从光阻掩膜7中露出、由栅极6遮掩的n型元件活动区3中分别地注入p型杂质离子(此处以铟(In)和硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对袋区域42。
这次In离子注入的条件涉及30KeV至100KeV的离子加速能量，以及5×1012/cm2至2×1013/cm2的剂量，其中沿着倾斜于半导体衬底1的垂直线的方向注入离子。倾斜角度(倾角)设定为0°至45°，其中0°表示半导体衬底的垂直线方向。在这个实施例中，按照上述的离子加速能量和剂量，从四个相互对称的方向，把离子注入到衬底的表面部分中。要注意的是，在下文中，尽管没有特别指出，所有采用了倾角的离子注入都是在四个方向上进行的。
这次B离子注入的条件涉及3keV至10keV的离子加速能量，5×1012/cm2至2×1013/cm2的剂量，以及0°至45°的倾角。
接着，注入氮(N)作为扩散抑制物质。
具体而言，如图9B所示，向从光阻掩膜7中露出、被栅极6遮掩的n型元件活动区3中注入扩散抑制物质(此处以N为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对N扩散区域12，其基本上与袋区域42重合。这次离子注入的条件涉及5keV至10keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至40°的倾角。随着N的剂量从1×1014/cm2开始增大，扩散抑制效果也加大，在2×1015/cm2或更大时呈现饱和趋势。使用N2而不是单独的N也是允许的，因为单独的N要保证足够水平的注入离子束流是相对较难的。N2的离子加速能量和剂量最好是单独N的一半。使用Ar、F和C中的至少一种物质代替N或N2也是可以的。
接下来的步骤涉及用于形成外延区的离子注入。
具体而言，如图9C所示，向从光阻掩膜7中露出、被栅极6遮掩的n型元件活动区3中注入n型杂质离子(此处以砷(As)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对外延区13。使用磷(P)或锑(Sb)代替As也是可取的。这次离子注入的条件涉及1keV至5keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
接下来，如图10A所示，典型地通过灰化去除光阻掩膜7，在整个表面上涂布新的光阻剂，通过光刻对所涂布的膜进行构图，从而形成光阻掩膜8，此时仅露出p型元件活动区4，如图10B所示。
然后，首先进行用于形成袋区域的离子注入。
具体而言，如图10C所示，向从光阻掩膜8中露出、在栅极6遮掩之下的p型元件活动区4中注入n型杂质离子(此处以锑(Sb)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对袋区域14。
这次Sb离子注入的条件涉及40keV至90keV的离子加速能量，5×1012/cm2至2×1013/cm2的剂量，以及0°至45°的倾角。使用其它的n型杂质，比如As和P取代Sb也是可以的。
接下来的步骤涉及用于形成外延区的离子注入。
具体而言，如图11A所示，向从光阻掩膜8中露出、被栅极6遮掩的p型元件活动区4中注入p型杂质离子(此处以硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对外延区16。
这次B离子注入的条件涉及0.2keV至0.5keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。对于使用BF2离子的情况，可以通过把离子加速能量设定为2.5keV或更低，同时剂量保持不变，从而对注入进行优化。对于使用BF2离子的情况，也可以通过把离子加速能量设定为1keV至2.5keV，同时剂量加倍，从而对注入进行优化。
接下来，在元件活动区3、4中分别形成一对深源漏区(深S/D区)。
具体而言，典型地通过灰化去除光阻掩膜8，并且典型地通过CVD工艺在整个表面上沉积一层二氧化硅膜，然后从上部对二氧化硅膜进行各向异性的蚀刻(深蚀刻)，从而仅在栅极6的侧面保留二氧化硅膜，形成覆盖带缺口的隔离体41的侧壁9，如图11B所示。
接着，在整个表面上涂布光阻剂，然后进行光刻处理以形成光阻掩膜(未显示)，仅露出n型元件活动区3。然后向从光阻掩膜露出的、被栅极6和侧壁9遮掩的n型元件活动区3中注入n型杂质离子(此处以磷(P)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对深S/D区域17，如图11C所示。这次P离子注入的条件涉及5keV至15keV的离子加速能量，6×1015/cm2至1×1016/cm2的剂量，以及0°至10°的倾角。还可以使用砷(As)代替P。
然后典型地通过灰化去除光阻掩膜，在整个表面上重新涂布一层新的光阻剂，然后进行光刻处理以形成另一个光阻掩膜(未示出)，此时仅露出p型元件活动区4。然后向从光阻掩膜中露出的、被栅极6和侧壁9遮掩的p型元件活动区4中注入p型杂质离子(此处以硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对深S/D区域18。这次B离子注入的条件涉及3keV至6keV的离子加速能量，2×1015/cm2至6×1016/cm2的剂量，以及0°至10°的倾角。任何包含B的离子，比如BF2，都可用于这个离子注入。
然后，典型地通过灰化去除光阻掩膜，再通过1,000℃至1,050℃下在N2气氛中接近于0秒的极短时间的快速热退火(RTA)激活各种杂质。通过这次退火，所注入的N的浓度分布发生变化而不同于刚注入时的状态，最后得到的浓度分布大致和袋区域42重合，在与半导体衬底1的界面附近和A/C界面处具有两个浓度峰值；并且形成了一对n型掺杂层51，其包含在n型元件活动区3中形成的袋区域42、N扩散区12、外延区13和深S/D区17。要注意的是，由于形成袋区域42之后的热处理，有时会在RTA之前形成上述的浓度分布。另一方面，RTA也导致形成一对p型掺杂层52，其包含p型元件活动区4中的袋区域14、外延区16和深S/D区18。
然后对nMOS和pMOS晶体管进行SALICIDE处理。在整个表面上沉积一个用于硅化的金属层(此处以钴(Co)膜为例)，并且使其与栅极6、n型掺杂层51和p型掺杂层52中的硅发生反应，从而形成CoSi膜43。去除未反应的钴。
去除之后还可以形成层间绝缘膜、接触孔和各种线路，从而在n型元件活动区3中完成nMOS晶体管，在p型元件活动区4中完成pMOS晶体管。
尽管上面所述的实施例针对在形成栅极之后再形成一对掺杂层，之后形成为源极和漏极的情况，但是本发明不限于此，这些形成工艺的顺序可以适当地变化。
在上面所述的第二实施例中，通过按顺序执行用于形成袋区域的离子注入、用于抑制扩散的N注入、以及用于形成外延区的离子注入而形成掺杂层51，这些工艺的顺序是任意的，没有特别的限制。但是，需要注意的是，有必要优化袋区域和/或外延区的浓度分布，因为一些特别的工艺顺序会由于非晶体化而影响浓度分布。
一般而言，nMOS晶体管会遇到这样的问题，通过铟(In)离子注入而形成的袋区域会由于该元素较低的可溶性极限而降低下降特性。另一方面，除铟(In)之外再注入硼(B)离子而形成的袋区域理想地改善了下降特性，但降低了电流，因为累积在衬底表面部分中的硼会导致沟道中电子的分散。
发明人对第二实施例中受到作为扩散抑制物质而注入的N的影响的电流特性(导通电流(ION)比截止电流(IOFF))进行了研究。图12显示了研究结果。由图可见，与没有N注入的情况相比，N注入改善了ION-IOFF特性。这意味着注入N理想地防止了袋区域中的杂质(硼)在衬底的表面部分中累积，这减小了沟道中电子分散的诱发因素，防止了电流减小。简而言之，根据第二实施例，下降特性和ION-IOFF特性都可以得到改善，因为注入了铟(In)和硼(B)以形成nMOS晶体管的袋区域，并进一步注入了氮作为扩散抑制物质。
如上所述，第二实施例简单有效地保证了半导体器件的体积减小和高度集成，而不会破坏改善门限电压下降特性和电流驱动能力并减小漏极泄漏电流的努力；特别是可以保证CMOS晶体管的最优设计，从而实现更好的性能和更低的功耗。
(第三实施例)
第三实施例将公布一种制备CMOS晶体管的方法，该CMOS晶体管类似于前述的第一和第二实施例，只是N注入的方式不同。和第一实施例中相同的构成部件用相同的标号指示，不进行详细说明。虽然结合第一实施例对第三实施例进行描述，但第三实施例也可应用于第二实施例，也就是执行两次N注入。
图13A和13B是示意截面图，仅仅是具体显示了根据第三实施例的CMOS晶体管制备方法中的N注入。
在第三实施例中，首先根据第一实施例中图1A至图1C所示的步骤执行离子注入以形成nMOS晶体管的袋区域11，然后如图13A所示重复N注入两次。
具体而言，向从光阻掩膜7中露出的n型元件活动区域3注入扩散抑制物质(此处以N为例)，针对栅极绝缘膜界面附近并被栅极6遮掩的半导体衬底1浅表部分，从而在栅极6的两侧形成一对浅N扩散区31。这次离子注入的条件涉及2keV左右的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
接下来，在栅极6的遮掩下，再一次向从光阻掩膜7中露出的n型元件活动区域3注入扩散抑制物质(此处还以N为例)，针对半导体衬底1的深部，相当于用于形成袋区域11的离子注入，从而在栅极6的两侧形成一对深N扩散区32。浅N扩散区31和深N扩散区32构成了一对N扩散区12。这次离子注入的条件涉及10keV至20keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
然后进行离子注入以形成nMOS晶体管的一对外延区13，根据图2C、3A和3B所示的步骤执行另一次离子注入，以形成pMOS晶体管的一对袋区域15，然后如图13B所示重复N注入两次。
具体而言，在栅极6的遮掩下，向从光阻掩膜8中露出的p型元件活动区域4注入扩散抑制物质(此处以N为例)，针对与栅极绝缘膜的界面附近的半导体衬底1浅表部分，从而在栅极6的两侧形成一对浅N扩散区33。这次离子注入的条件涉及2keV左右的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
接下来，在栅极6的遮掩下，再一次向从光阻掩膜8中露出的p型元件活动区域4注入扩散抑制物质(此处还以N为例)，针对半导体衬底1的深部，相当于用于形成袋区域14的离子注入，从而在栅极6的两侧形成一对深N扩散区34。浅N扩散区33和深N扩散区34构成了一对N扩散区15。这次离子注入的条件涉及10keV至20keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
这次注入之后执行图4A至4C所示的各项工艺步骤以及相关的后处理，从而在n型元件活动区3中完成nMOS晶体管，在p型元件活动区4中完成pMOS晶体管。
如上所述，第三实施例简单而确切地保证了半导体器件的体积减小和更高的集成度，而不会破坏改善门限电压的下降特性和电流驱动能力，并减小漏极泄漏电流的努力；特别是可以保证CMOS晶体管的最优设计，实现更好的性能和更低的功耗。另外，对应于各个浓度峰值重复进行两次N注入，可以更有效地获得上述效果。
(第四实施例)
第四实施例将具体地公布一种制备CMOS晶体管的方法，其中对于nMOS晶体管和pMOS晶体管使用不同种类的扩散抑制物质。
图14A至17C是示意截面图，顺序地显示了根据第四实施例的CMOS晶体管制备方法的工艺步骤。
首先，如图14A所示，根据普通的CMOS工艺形成元件活动区和栅极。
具体而言，根据STI(浅沟道隔离)工艺，通过光刻和干蚀刻在半导体衬底1上计划要形成元件隔离区的区域中形成沟道，典型地通过CVD工艺沉积一层二氧化硅膜，从而填充这些沟道，通过CMP(化学机械抛光)去除顶部的二氧化硅膜，仅在沟道内保留，从而形成STI型元件隔离结构2，并划分开n型元件活动区3和p型元件活动区4。接着，通过离子注入，分别向n型元件活动区3和p型元件活动区4中注入p型杂质和n型杂质，从而分别形成p阱3a和n阱4a。在这个示例中，n型元件活动区3作为形成nMOS晶体管的区域，p型元件活动区4作为形成pMOS晶体管的区域。
接着，通过热氧化在元件活动区3、4上形成栅极绝缘膜5，然后典型地通过CVD工艺在其上沉积一层多晶硅膜，然后通过光刻和干蚀刻把多晶硅膜和栅极绝缘膜5构图为电极的形状，从而分别在元件活动区3、4中形成栅极6，其下是栅极绝缘膜5。
接下来，在整个表面上涂布光阻剂，然后通过光刻处理形成光阻掩膜7，仅露出n型元件活动区3，如图14B所示。
然后仅对n型元件活动区3进行离子注入，形成一对袋区域。
具体而言，如图14C所示，向从光阻掩膜7中露出、由栅极6遮掩的n型元件活动区3中注入p型杂质离子(此处以铟(In)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对袋区域11。
这次In离子注入的条件涉及30KeV至100KeV的离子加速能量，以及5×1012/cm2至2×1013/cm2的剂量，其中沿着倾斜于半导体衬底1的垂直线的方向注入离子。倾斜角度(倾角)设定为0°至45°，其中0°表示半导体衬底的垂直线方向。在这个实施例中，按照上述的离子加速能量和剂量，从四个相互对称的方向，把离子注入到衬底的表面部分中。要注意的是，在下文中，尽管没有特别指出，所有采用了倾角的离子注入都是在四个方向上进行的。使用硼(B)代替In也是可以的，其中离子加速能量设置为3keV至10keV。
接下来，注入氮(N)作为扩散抑制物质。
具体而言，如图15A所示，向从光阻掩膜7中露出、被栅极6遮掩的n型元件活动区3中注入扩散抑制物质(此处以N为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对N扩散区域12，其基本上与袋区域11重合。这次离子注入的条件涉及5keV至10keV的离子加速能量(这是保证与袋区域紧密重合的主要条件)，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。随着N的剂量从1×1014/cm2开始增大，扩散抑制效果也加大，在2×1015/cm2或更大时呈现饱和趋势。使用N2而不是单独的N也是允许的，因为单独的N要保证足够水平的注入离子束流是相对较难的。N2的离子加速能量和剂量最好是单独N的一半。
接下来的步骤涉及离子注入以形成外延区。
具体而言，如图15B所示，向从光阻掩膜7中露出、被栅极6遮掩的n型元件活动区3中注入n型杂质离子(此处砷(As)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对外延区13。使用磷(P)或锑(Sb)代替As也是可取的。这次As离子注入的条件涉及1keV至5keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
虽然上面的说明是针对在侧面上没有形成侧壁的栅极6的遮掩下进行离子注入，但是如图5所示，也可以在两个侧面上形成有大约5nm至20nm厚的薄侧壁10的栅极6的遮掩下进行上述的离子注入，以优化外延区和栅极6之间的重叠。仅在元件活动区3、4中一个栅极6的侧面上形成侧壁也是可以的。对于侧壁的膜构成和形状没有特别的限制，只要它可以合适地作为隔离体(掩膜)。
如上所述，剂量从1×1014/cm2增大可以增强扩散抑制效果，并且在2×1015/cm2或更大的时候呈现饱和趋势，其中的最佳条件随着有无侧壁及其厚度而变化。在有侧壁的情况下，必须对形成袋区域的离子注入进行优化，提高能量，形成外延区的离子注入也要进行优化，把剂量提高到一定程度。
在本实施例中，在上述的工艺中形成光阻掩膜7之后进行扩散抑制物质的注入，但这个注入也可以在形成光阻掩膜7之前进行，并且针对元件活动区域3、4的全部范围。然而本实施例中所述的形成光阻掩膜7之后进行注入是有优势的，因为可以针对nMOS和pMOS晶体管独立地优化注入条件。
接着，在整个表面上涂布光阻剂，然后通过光刻处理形成光阻掩膜8，这次仅露出p型元件活动区4，如图16A所示。
首先，执行形成袋区域的离子注入。
具体而言，如图16B所示，向从光阻掩膜8中露出、在栅极6遮掩之下的p型元件活动区4中注入n型杂质离子(此处以锑(Sb)为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对袋区域14。
这次Sb离子注入的条件涉及40keV至90keV的离子加速能量，5×1012/cm2至2×1013/cm2的剂量，以及0°至45°的倾角。使用其它的n型杂质，比如As和P取代Sb也是可以的。
接下来，注入氟(F)作为扩散抑制物质。
具体而言，如图16C所示，向从光阻掩膜8中露出、被栅极6遮掩的p型元件活动区4中注入扩散抑制物质(此处以F为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对F扩散区域61，其基本上与袋区域14重叠。这次离子注入的条件涉及0.1keV至10keV的离子加速能量(这是保证与袋区域14紧密重叠的主要条件)，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。
接下来的步骤涉及形成外延区的离子注入。
具体而言，如图17A所示，向从光阻掩膜8中露出、被栅极6遮掩的p型元件活动区4中注入p型杂质离子(此处以硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对外延区16。
这次B离子注入的条件涉及0.2keV至0.5keV的离子加速能量，1×1014/cm2至2×1015/cm2的剂量，以及0°至10°的倾角。对于使用BF2离子的情况，可以通过把离子加速能量设定为1keV至2.5keV，剂量加倍，从而对注入进行优化。其中的最佳条件随着有无侧壁及其厚度而变化。在有侧壁的情况下，必须对形成袋区域的离子注入进行优化，提高能量，并且对形成外延区的离子注入进行优化，把剂量提高到一定程度。
接下来，分别在元件活动区3、4中形成一对深源漏区(深S/D区)。
具体而言，典型地通过灰化去除光阻掩膜8，并且典型地通过CVD工艺在整个表面上沉积一层二氧化硅膜，然后从上部对二氧化硅膜进行各向异性的蚀刻(深蚀刻)，从而仅在栅极6的侧面保留二氧化硅膜，形成侧壁62，如图17B所示。在整个形成处理中，形成侧壁62的温度保持为300℃至600℃。在300℃以下，二氧化硅膜会发生明显的破坏，而在600℃以上，杂质分布会出现波动。
接着，在整个表面上涂布光阻剂，然后进行光刻处理以形成光阻掩膜(未显示)，仅露出n型元件活动区3。然后向从光阻掩膜露出的、被栅极6和侧壁62遮掩的n型元件活动区3中注入n型杂质离子(此处以磷(P)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对深S/D区域17，如图17C所示。这次P离子注入的条件涉及5keV至20keV的离子加速能量，2×1015/cm2至1×1016/cm2的剂量，以及0°至10°的倾角。还可以使用砷(As)代替P。
然后典型地通过灰化去除光阻掩膜，在整个表面上重新涂布一层新的光阻剂，然后进行光刻处理以形成另一个光阻掩膜(未示出)，此时仅露出p型元件活动区4。然后向从光阻掩膜露出的、被栅极6和侧壁62遮掩的p型元件活动区4中注入p型杂质离子(此处以硼(B)离子为例)，从而在半导体衬底1的表面部分中，在栅极6的两侧形成一对深S/D区域18。这次B离子注入的条件涉及2keV至5keV的离子加速能量，2×1015/cm2至1×1016/cm2的剂量，以及0°至10°的倾角。任何包含B的离子，比如BF2，都可用于这个离子注入。
然后，通过1,000℃至1,050℃下的接近于0秒的快速热退火(RTA)激活各种杂质。通过退火，在n型元件活动区3中形成了一对包含袋区域11、N扩散区12、外延区13和深S/D区17的n型掺杂层21，在p型元件活动区4中形成了一对包含袋区域14、F扩散区61、外延区16和深S/D区18的p型掺杂层22。
退火之后还可以形成层间绝缘膜、接触孔和各种线路，从而在n型元件活动区3中完成nMOS晶体管，在p型元件活动区4中完成pMOS晶体管。
尽管上面所述的本发明针对在形成栅极之后再形成一对掺杂层，之后形成为源极和漏极的情况，但是本发明不限于此，并且这些形成工艺的顺序可以适当地变化。
在上述的实施例中，通过按顺序执行形成袋区域的离子注入、用于扩散抑制的N注入，以及形成外延区的离子注入，从而形成掺杂层21。另一方面，通过按顺序执行形成袋区域的离子注入、用于扩散抑制的F注入，以及形成外延区的离子注入，从而形成掺杂层22。但是这些处理的顺序是任意的，没有特别的限制。但需要注意的是，有必要对袋区域和/或外延区的浓度分布进行优化，因为一些特别的工艺顺序会由于非晶体化而影响浓度分布。
如上所述，本实施例简单有效地保证了半导体器件的体积减小和更高的集成性，而不会破坏改善门限电压的下降特性和电流驱动能力并减小漏极泄漏电流的努力；特别是可以保证CMOS晶体管的最优设计，实现更好的性能和更低的功耗。
通过在600℃或更低的温度条件下形成侧壁62，把杂质激活之前工艺的热历程限制在600℃或更低，从而可以省略用于激活铟(In)的退火，此处的In是在形成nMOS晶体管的袋区域11的处理中注入的，并且随后通过离子注入向n型元件活动区3中注入氮(N)作为扩散抑制物质，从而本实施例还有益于实现具有更细微的栅极长度而不降低驱动电流的nMOS晶体管。
和nMOS晶体管的情况不同，通过离子注入向p型元件活动区4中注入氟(F)作为扩散抑制物质，从而本实施例还有益于实现具有更细微的栅极长度而不降低驱动电流的pMOS晶体管。
以下根据有无注入扩散抑制物质的情况之间的比较，解释上述的第一至第四实施例所获得的构成CMOS晶体管的nMOS晶体管和pMOS晶体管的晶体管特性。
图18显示了对nMOS晶体管的研究结果。图中显示了最小栅极长度和最大漏极电流之间的关系，其中的最小栅极长度定义为产生70mA/μm或更低的截止电流的栅极长度，横坐标(栅极长度)刻度为5nm，纵坐标(最大漏极电流)刻度为0.1mA/μm。●表示进行了N离子注入的情况(对应于第一至第四实施例)，○表示没有进行N离子注入的情况(对应于对比例)。由图可见，通过N离子注入，成功地减小了nMOS晶体管的最小栅极长度，并获得优异的晶体管特性，同时最大漏极电流几乎没有任何降低。
图19显示了扩散抑制物质注入和形成外延区的杂质注入的顺序是否影响晶体管特性。
●表示在形成外延区的杂质注入之前注入N离子的情况(对应于第一至第四实施例)，△表示在形成外延区的杂质注入之后注入N离子的情况，○表示没有进行N离子注入的情况(对比例)。由图可见，不管N离子注入和形成外延区的杂质注入的顺序怎样，没有很明显的区别，两种情况下都显示出优异的晶体管特性。
图20显示了对pMOS晶体管的研究结果。
●表示N离子注入的情况(对应于第一实施例)，▲表示F离子注入的情况(对应于第四实施例)，○表示没有进行N离子注入的情况(对比例)。由图可见，通过N离子注入或F离子注入，成功地减小了pMOS晶体管的最小栅极长度，并获得优异的晶体管特性，同时最大漏极电流几乎没有任何降低。

Claims (21)

1.一种半导体器件，包括：
半导体衬底；
栅极，形成在所述半导体衬底上，其间有栅极绝缘膜；
一对掺杂层，形成在所述半导体衬底的表面部分中，位于所述栅极的两侧；
各个所述的掺杂层包括：
浅的第一区域，其部分地与所述栅极的底部重合；
第二区域，其深于所述的第一区域，并与所述第一区域重合；以及
第三区域，其中注入有扩散抑制物质，用于抑制所述第一区域中包含的杂质的扩散，使得至少在与所述半导体衬底的界面附近的第一位置处和比所述第一区域更深的第二位置处具有浓度峰值。
2.根据权利要求1所述的半导体器件，其中所述的掺杂层还包括一个第四区域，其中注入有至少一种导电类型与所述第一和第二区域中包含的杂质相反的杂质；以及
所述第三区域的浓度分布与所述第四区域大致相同，但相比之下至少在深度的部分范围内具有更高的浓度。
3.根据权利要求1所述的半导体器件，其中所述第一位置处的浓度峰值大于所述的第二位置处的浓度峰值。
4.根据权利要求2所述的半导体器件，其中所述第一位置处的浓度峰值大于所述的第二位置处的浓度峰值。
5.根据权利要求1所述的半导体器件，其中所述扩散抑制物质至少是从氮、氩、氟和碳中选择的任何一种。
6.根据权利要求1所述的半导体器件，其中，所述的半导体器件是CMOS型半导体器件，其nMOS晶体管和pMOS晶体管中的至少一个具有一对所述的掺杂层。
7.根据权利要求2所述的半导体器件，其中，所述的半导体器件具有至少一个nMOS晶体管，所述的nMOS晶体管具有一对所述的掺杂层；以及
所述的第四区域注入有铟和硼作为所述具有相反导电类型的杂质。
8.一种制备半导体器件的方法，包括：
第一步骤，在半导体衬底上形成栅极，其间放置一个栅极绝缘膜；
第二步骤，在所述栅极的两侧，向所述半导体衬底的表面部分注入至少一种扩散抑制物质，用于抑制以后要注入的提供导电性的杂质的扩散；
第三步骤，在所述栅极的两侧，向所述半导体衬底的表面部分注入提供导电性的杂质，注入的深度比所述扩散抑制物质的深度浅；
第四步骤，仅在所述栅极的侧面上形成绝缘膜；以及
第五步骤，注入杂质，该杂质与所述第三步骤中注入的提供导电性的杂质具有相同的导电类型，其注入深度比所述第二步骤中注入的扩散抑制物质的深度深；
其中，所述的第一步骤最先执行，所述的第二至第五步骤以任意顺序随后执行。
9.根据权利要求8所述的半导体器件制备方法，其中，在所述的第二步骤中，注入所述的扩散抑制物质，使得至少在与所述半导体衬底的界面附近的第一位置处和比所述第三步骤中注入的提供导电性的杂质更深的第二位置处产生浓度峰值。
10.根据权利要求9所述的半导体器件制备方法，其中，在所述的第二步骤中，注入所述的扩散抑制物质，使得所述第一位置处的浓度峰值大于所述第二位置处的浓度峰值。
11.根据权利要求8所述的半导体器件制备方法，还包括第六步骤，注入至少一种导电类型与所述第三步骤中注入的提供导电性的杂质相反的杂质，从而获得与所述扩散抑制物质基本上相同的浓度分布，只是相比之下，至少在深度的部分范围内具有更小的浓度；
其中，所述的第一步骤最先执行，所述的第二至第六步骤以任意顺序随后执行。
12.根据权利要求9所述的半导体器件制备方法，还包括第六步骤，注入至少一种导电类型与所述第三步骤中注入的提供导电性的杂质相反的杂质，从而获得与所述扩散抑制物质基本上相同的浓度分布，只是相比之下，至少在深度的部分范围内具有更小的浓度；
其中，所述的第一步骤最先执行，所述的第二至第六步骤以任意顺序随后执行。
13.根据权利要求10所述的半导体器件制备方法，还包括第六步骤，注入至少一种导电类型与所述第三步骤中注入的提供导电性的杂质相反的杂质，从而获得与所述扩散抑制物质基本上相同的浓度分布，只是相比之下，至少在深度的部分范围内具有更小的浓度；
其中，所述的第一步骤最先执行，所述的第二至第六步骤以任意顺序随后执行。
14.根据权利要求9所述的半导体器件制备方法，其中，在所述的第二步骤中，对应于每个所述的浓度峰值多次注入所述的扩散抑制物质。
15.根据权利要求14所述的半导体器件制备方法，其中，对应于所述的第一位置和第二位置两次注入所述的扩散抑制物质。
16.根据权利要求8所述的半导体器件制备方法，其中，在所述的第三步骤中，通过沿垂直于半导体衬底的方向注入所述杂质的离子注入，或者通过沿倾斜于半导体衬底的垂直线的方向注入所述杂质的倾角离子注入，注入所述提供导电性的杂质。
17.根据权利要求8所述的半导体器件制备方法，其中，在所述的第二步骤中，通过沿垂直于半导体衬底的方向注入所述物质的离子注入，注入所述的扩散抑制物质。
18.根据权利要求8所述的半导体器件制备方法，其中，在所述的第二步骤中，通过沿着倾斜于半导体衬底的垂直线的方向注入所述物质的倾角离子注入，注入所述的扩散抑制物质。
19.根据权利要求8所述的半导体器件制备方法，其中，所述的扩散抑制物质至少是从氮、氩、氟和碳中选择的任何一种。
20.根据权利要求8所述的半导体器件制备方法，其中，所述的半导体器件是CMOS型半导体器件，其nMOS晶体管和pMOS晶体管中的至少一个是通过上述的各个步骤制备的。
21.根据权利要求13所述的半导体器件制备方法，其中，所述的半导体器件具有至少一个nMOS晶体管，所述nMOS晶体管是通过上述的各个步骤制备的，并且在所述的第六步骤中，注入铟或者硼作为所述的具有相反导电类型的杂质。
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