JP2006351713A - 絶縁ゲート型半導体装置 - Google Patents

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Abstract

【課題】スーパージャンクション構造によって高耐圧化と低オン抵抗化とを両立させるとともにリカバリ性の悪化が抑制された絶縁ゲート型半導体装置を提供すること。
【解決手段】半導体装置１００は，Ｎ+ ドレイン領域１１上に位置し，Ｐ型コラム領域６１とＮ型コラム領域６２とを交互に配置することによってスーパージャンクション構造を構成するスーパージャンクション層１と，そのスーパージャンクション層１上に位置し，Ｎ- ドリフト領域１２中にＰフローティング領域５１を内蔵するフローティング層２と，そのフローティング層２上に位置し，Ｐ- ボディ領域４１内にＮ+ ソース領域３１が形成された素子層３とを備えている。
【選択図】 図１

Description

本発明は，絶縁ゲート型半導体装置に関する。さらに詳細には，スーパージャンクション構造を有し，リカバリ特性の向上が図られた絶縁ゲート型半導体装置に関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。トレンチゲート型半導体装置のような縦型の半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
この問題を解決する縦型の絶縁ゲート型半導体装置として，ドリフト領域内にｐｎｐｎ・・・の順に幅方向に不純物領域をサンドイッチ状に形成したものがある。このような構造は，スーパージャンクション構造と呼ばれ，ゲート電圧のスイッチオフ時にドリフト領域の完全空乏化が可能であり，従来の構造と比較して高耐圧化を図ることができる。また，従来の構造よりも不純物濃度を高くすることができ，低オン抵抗化を図ることが知られている。
さらに特許文献１には，スーパージャンクションを構成する領域の濃度を調整することで，耐圧を維持しながら低オン抵抗化を図ることができるとする半導体装置が開示されている。
特開２００２−２８９８６８号公報
しかしながら，スーパージャンクション構造の半導体装置には，次のような問題があった。すなわち，スーパージャンクション構造を有するＭＯＳＦＥＴでは，スイッチング特性や逆回復時のリカバリ性を示すＡＣ特性やオン抵抗等のＤＣ特性が重要な要素となる。特に，スーパージャンクション構造を有するＭＯＳＦＥＴのオン状態からオフ状態に移行する逆回復特性（リカバリ特性）は，サージの発生に影響を与えるため，重要な特性となる。
つまり，ＰＮ接合面積が大きく，ドリフト領域中の逆極性キャリアの発生量が多い。そのため，ＭＯＳＦＥＴの逆回復時の電流波形は，通常のＭＯＳＦＥＴと比べてハードなリカバリ波形となってしまう。
すなわち，スーパージャンクション構造を有するＭＯＳＦＥＴは，リカバリ特性が悪く，発生するサージが大きい。そのため，ノイズの原因となる。また，サージが大きくなることによってデバイスを破壊するおそれがある。従って，結局はこのサージに対応する耐圧が要求され，低オン抵抗化が困難となる。
本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，スーパージャンクション構造によって高耐圧化と低オン抵抗化とを両立させるとともにリカバリ性の悪化が抑制された絶縁ゲート型半導体装置を提供することにある。
この課題の解決を目的としてなされた半導体装置は，主表面側に位置し第１導電型半導体であるソース領域と，裏面側に位置し第１導電型半導体であるドレイン領域とを備えた絶縁ゲート型半導体装置であって，第１導電型半導体である複数のコラム領域からなる第１コラム群と，第２導電型半導体である複数のコラム領域からなる第２コラム群と，第２導電型半導体であり第２コラム群の隣り合うコラム領域を繋ぎ合わせる中継コラム領域とを有し，第１コラム群のコラム領域と第２コラム領域のコラム領域とが幅方向に交互に配置され，ドレイン領域上に位置する第１半導体層と，第１導電型半導体であるドリフト領域と，ドリフト領域に囲まれ第２導電型半導体であるフローティング領域と，ドリフト領域を貫通し第２導電型半導体である中継半導体領域とを有し，第１半導体層上に位置する第２半導体層と，絶縁膜を挟んでゲート電極層と対面し，第２導電型半導体であるボディ領域を有し，ソース領域がそのボディ領域内に配置され，第２半導体層上に位置する第３半導体層とを備え，第２半導体層の中継半導体領域は，その上面が第３半導体層のボディ領域と繋がり，その下面が第１半導体層の第２コラム群のコラム領域もしくは中継コラム領域の少なくとも一方と繋がっていることを特徴としている。
すなわち，本発明の半導体装置は，縦型半導体素子を備えるとともに，第１半導体層，第２半導体層，第３半導体層の多層構造をなしている。具体的に，第３半導体層は，ソース領域と，ゲート電極層と対面するボディ領域とを備え，ゲート電極層への制御電圧のオンオフによりボディ領域にチャネル領域が形成される。すなわち，ゲート電極層と共に素子のスイッチング機能を有する領域である。また，第２半導体層は，ドリフト領域中に電気的に浮いているフローティング領域を備えている。また，第１半導体層は，異なる導電型のコラム領域が幅方向に交互に配置され，いわゆるスーパージャンクション構造をなしている。そして，ドリフト領域と同導電型の第１コラム群のコラム領域中に電流が流れる。また，第２コラム群の各コラム領域は，中継コラム領域によって接続されており，一体となっている。
また，第２半導体層内にドリフト領域を貫通する中継領域が設けられている。そして，その中継領域が，第１半導体層のボディ領域と繋がり，さらに第１半導体層の第２コラム群のコラム領域と中継コラム領域との少なくとも一方とも繋がっている。このことから，これらの領域は一体となってる。すなわち，第３半導体層のボディ領域と第１半導体層の第２コラム群のコラム領域とが同電位の領域となっている。
本発明の半導体装置は，スーパージャンクション構造を有する第１半導体層の上方にフローティング領域を有する第２半導体層を備えることにより，良好なリカバリ性を有する。すなわち，本発明の半導体装置では，逆回復時にドリフト領域中に流れる逆極性キャリアの多くがそのキャリアと同極性のフローティング領域を経由することになる。そのため，一度に大量の逆極性キャリアが流れることが回避され，電流の流れが緩やかになる。よって，逆回復時のリカバリ波形がソフトとなり，サージの発生が抑制される。
また，本発明の半導体装置は，主表面に開口部が設けられ，前記第１半導体層を貫通するとともにその底部が前記第２半導体層のフローティング領域内に位置するトレンチ部を備えることとするとよりよい。
本発明の半導体装置では，第１半導体層を貫通するトレンチ部を設けることにより，トレンチ部の底部から不純物を注入することができる。すなわち，エピタキシャル層を形成した後からフローティング領域を形成することができる。そのため，エピタキシャル成長工程を繰り返し行う必要がなく，製造プロセスが簡素である。
また，上記の半導体装置のトレンチ部は，ソース領域を貫通し，その内には，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層上に位置するゲート電極層とが配設され，堆積絶縁層の上端は，第３半導体層のボディ領域の下端よりも下方に位置することとするとよりよい。すなわち，フローティング領域形成用のトレンチ部とゲート電極内蔵用のトレンチ部とを兼用してもよい。
本発明によれば，スーパージャンクション構造の上方にフローティング領域を設けることで，電流の流れを緩やかにし，サージの発生を抑制することができる。従って，スーパージャンクション構造によって高耐圧化と低オン抵抗化とを両立させるとともにリカバリ性の悪化が抑制された絶縁ゲート型半導体装置が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
本形態に係る半導体装置１００は，図１の断面図に示す構造を有している。半導体装置１００は，Ｎ+ 基板１１（ドレイン領域）上に位置し，スーパージャンクション構造を構成するスーパージャンクション層１と，そのスーパージャンクション層１上に位置し，Ｐ型のフローティング領域を内蔵するフローティング層２と，そのフローティング層２上に位置し，チャネル領域が形成される素子層３とを備えている。すなわち，半導体基板内における図１中の上面側から順に，素子層３，フローティング層２，スーパージャンクション層１がＮ+ 基板領域１１上に積層されている。
また，半導体装置１００中の素子層３は，Ｐ- ボディ領域４１と，Ｐ- ボディ領域４１内に形成されたＮ+ ソース領域３１と，コンタクト抵抗を下げるためにＰ- ボディ領域４１内に高濃度に形成されたコンタクトＰ+ 領域３２とを備えている。また，素子層３には，上面側の一部を掘り込むことによりＮ+ ソース領域３１およびＰ- ボディ領域４１を貫通するトレンチ２１が形成されている。トレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，リンが添加されたポリシリコンによるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，トレンチの壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ 基板領域（ドレイン領域）１１との間の導通をコントロールしている。
また，半導体装置１００中のフローティング層２には，Ｎ- ドリフト領域１２と，Ｎ- ドリフト領域１２に囲まれるとともにトレンチ２１の底部を囲むＰフローティング領域５１と，Ｎ- ドリフト領域１２を貫通し素子層３のＰ- ボディ領域４１とスーパージャンクション層１のＰ型領域６１とを繋げるＰ+ 中継領域６３とが形成されている。
Ｐフローティング領域５１の断面は，図１の断面図に示したようにそれぞれ略円形形状となっている。また，隣り合うＰフローティング領域間には，十分なスペースがある。そのため，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径は，堆積絶縁層２３の厚さ以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
トレンチ２１の底部に堆積絶縁層２３が設けられていることにより，ゲート絶縁膜２４およびゲート電極２２は，トレンチエッチングにおける損傷の影響を受けない。よって，素子特性の劣化および信頼性の低下が抑止される。また，ゲート電極２２とＰフローティング領域５１との対面が抑止され，オン抵抗の増大を回避できる。また，堆積絶縁層２３を設けない場合と比較してトレンチ２１の底部の酸化膜２３が厚いためにゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。
また，半導体装置１００中のスーパージャンクション層１には，Ｐ型コラム領域６１とＮ型コラム領域６２とが幅方向に交互に形成されている。各Ｐ型コラム領域６１は，図２の断面図に示すように隣り合うＰ型コラム領域６１を繋げるＰ型中継領域６３によって一体の領域になっている。また，Ｐ型コラム領域６１は，フローティング層２のＰ中継領域１３と繋がっており，Ｐ- ボディ領域４１とも一体の領域となっている。すなわち，Ｐ型コラム領域６１とＰ- ボディ領域４１とは同電位の領域となっている。
本形態の半導体装置１００では，通常のスーパージャンクション構造を有する半導体装置と異なり，次のような構造を有している。すなわち，素子層３とスーパージャンクション層１との間にフローティング層２を有している。そして，フローティング層２のＰフローティング領域５１の存在により，逆回復時にＮ- ドリフト領域１２中に大量に存在するホールの多くが低電位のＰフローティング領域５１に引き寄せられる。よって，多くのホールがＰフローティング領域５１を経由してＰ- ボディ領域４１に向かうことになる。すなわち，Ｐフローティング領域がホール電流の抵抗として作用する。そのため，一度に大量のホールが流れることが回避され，ホールの流れが緩やかになる。従って，リカバリ性の改善が図られる。
続いて，半導体装置１００のリカバリ性についてのシミュレーションおよび実験結果について説明する。具体的に本シミュレーションでは，通常のトレンチゲート型パワーＭＯＳである半導体装置Ａ（図３）と，ドリフト領域中にフローティング領域を有するトレンチゲート型パワーＭＯＳである半導体装置Ｂ（図４）とを用意し，それぞれの半導体装置についてシミュレーションおよび実験を行い，そのリカバリ波形を求めた。
図５に，半導体装置Ａのシミュレーション結果を示す。また，図６に，半導体装置Ｂのシミュレーション結果を示す。ノイズを抑制するためには，逆回復時の電流の変化量（ｄｉ／ｄｔ）を小さくする必要がある。本シミュレーションでは，半導体装置Ａの電流の変化量（ｄｉ／ｄｔ）が１６０Ａ／μｓであったのに対し，半導体装置Ｂの電流の変化量（ｄｉ／ｄｔ）が７０Ａ／μｓであった。すなわち，フローティング領域を有する半導体装置Ｂの方が，逆回復時の電流の変化量（ｄｉ／ｄｔ）が小さく，リカバリ波形がソフトであった。従って，フローティング構造を設けることにより，従来の構造と比較して，リカバリ特性が改善されることがわかる。
次に，図７に，半導体装置Ａの実験結果を示す。また，図８に半導体装置Ｂの実験結果を示す。本実験では，半導体装置Ａの電流の変化量（ｄｉ／ｄｔ）が３８０Ａ／μｓであったのに対し，半導体装置Ｂの電流の変化量（ｄｉ／ｄｔ）が１７５Ａ／μｓであった。この実験を通じても，半導体装置Ｂの方が，半導体装置Ａと比較して，リカバリ波形がソフトであり，リカバリ特性が改善されたことがわかる。
図９に，本シミュレーション時における半導体装置Ｂのホールの動きを示す。図９中の矢印は，逆回復時におけるホールの流れの向きを示している。図９に示すように，ドリフト領域中のホールは，フローティング領域に向かって流れる。すなわち，大多数のホールがフローティング領域を経由して流れるため，単位時間に流れるホールの量が少なくなる。つまり，電流の変化量（ｄｉ／ｄｔ）が小さくなる。そのため，ホール電流の流れが緩やかになる。
続いて，本形態の半導体装置１００の製造プロセスを説明する。まず，Ｎ+ 基板領域１１上に，Ｐ型コラム領域６１とＮ型コラム領域６２とが交互に配置されたスーパージャンクション層１を形成する。スーパージャンクション層１を形成する方法には，例えば次の２つの方法が考えられる。
１つ目の方法（第１の方法）は，イオン注入とエピタキシャル層の形成とを繰り返す方法である。すなわち，図１０に示すように，パターン層を形成した後，イオン注入を行う（ａ）。そして，拡散処理を行った後，エピタキシャル層を形成する（ｂ）。そして，再度，パターン層を形成した後，イオン注入を行う（ｃ）。そして，再度，拡散処理を行った後，エピタキシャル層を形成する（ｄ）。この拡散層の形成とエピタキシャル層の形成とを所望の厚さまで繰り返すことによってスーパージャンクション層１が形成される。
２つ目の方法（第２の方法）は，トレンチを形成した後，エピタキシャル成長によりそのトレンチを充填する方法である。すなわち，図１１に示すように，Ｎ+ 基板領域１１上にＮ型のエピタキシャル層を形成する（ａ）。その後，ドライエッチングにてＰ型コラム領域６１となる部分を除去し，トレンチを形成する（ｂ）。その後，ボディ領域の形成とトレンチ内の充填とを兼ねてＰ型のエピタキシャル層を形成する（ｃ）。その後，Ｎ型のエピタキシャル層上に位置するＰ型のエピタキシャル層をエッチングして除去することにより，スーパージャンクション層１が形成される。
次に，スーパージャンクション層１上にフローティング層２および素子層３を形成する。まず，図１２に示すように，スーパージャンクション層１上に，Ｎ- 型のエピタキシャル層を形成する。このエピタキシャル層は，フローティング層２となる部分である。次に，Ｐ中継領域１３となるＰ型コラム領域を形成する（ａ）。このコラム領域は，スーパージャンクション層を形成するための第２の方法（図１１参照）と同様の方法によって作成される。そのため，Ｐ中継領域１３とともにＰ- ボディ領域４１も併せて形成される。そして，その後のイオン注入等によりＮ+ ソース領域３１を形成する（ｂ）。
次に，Ｐ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するトレンチ２１を形成する（ｃ）。次に，トレンチ２１の底面からイオン注入を行う（ｄ）。次に，図１３に示すように，トレンチ２１内にＣＶＤ法にて絶縁物（酸化シリコン等）２３を堆積させる（ｅ）。その後，絶縁物の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される（ｆ）。次に，絶縁物を堆積した状態の半導体基板に対してエッチングを行うことで絶縁物の一部を除去する（ｇ）。これにより，ゲート電極２２を形成するためのスペースが確保される。
次に，半導体基板の上面およびトレンチ２１の壁面に熱酸化により酸化膜を形成する。これがゲート酸化膜２４となる。そして，先の工程にて確保したスペースに導体（リンが添加されたポリシリコン等）を堆積させることで，ゲート電極２２が形成される（ｈ）。そして，最後にソース電極およびドレイン電極を形成することにより，半導体装置１００が作製される。
なお，Ｐ中継領域１３となるＰ型コラム領域を形成する際，スーパージャンクション層を形成するための第１の方法（図１０参照）と同様の方法によって作成してもよい。その際には，エピタキシャル層を積み重ねていく過程で，Ｐフローティング領域を形成することができる。そのため，ボディ領域を貫通するトレンチを形成しなくてもＰフローティング領域を形成することができる。
以上詳細に説明したように本形態の半導体装置１００は，主表面側にＮ+ ソース領域３１を，裏面側にＮ+ ドレイン領域１１をそれぞれ有する縦型ＭＯＳＦＥＴであって，スーパージャンクション構造を有することとしている。そして，半導体装置１００は，素子層３とスーパージャンクション層１との間にフローティング層２を設けることとしている。このフローティング層２内のＰフローティング領域５１により，Ｎ- ドリフト領域１２中を流れるホールの多くがＰフローティング領域５１を経由することになる。そのため，一度に大量のホールが流れることが回避され，ホール電流の流れが緩やかになる。よって，ソフトなリカバリ波形となり，サージの発生が抑制される。従って，スーパージャンクション構造によって高耐圧化と低オン抵抗化とを両立させるとともにリカバリ性の悪化が抑制された絶縁ゲート型半導体装置が実現している。
また，本形態の半導体装置１００は，素子層３を貫通するトレンチ２１を設け，そのトレンチ２１の底部からイオン注入を行うことによりＮ- ドリフト領域１２に囲まれたＰフローティング領域を形成することとしている。すなわち，Ｎ- ドリフト領域１２をエピタキシャル成長工程にて形成した後，１回のイオン注入によってＰフローティング領域５１を形成している。よって，エピタキシャル成長工程とイオン注入・熱拡散工程との繰り返しを回避することができ，製造プロセスが簡便である。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
また，実施の形態の半導体装置は，フローティング領域を形成するためのトレンチと，ゲート電極を内蔵するためのトレンチとが兼用であったが，これに限るものではない。すなわち，それぞれ専用に設けてもよい。
また，実施の形態の半導体装置は，ｎチャネルトランジスタであったが，ｐチャネルトランジスタであってもよい。すなわち，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。
実施の形態に係る半導体装置の構造を示す断面図である。 図１に示した半導体装置のＡ−Ａ断面を示す図である。 シミュレーションに係る半導体装置Ａの構造を示す断面図である。 シミュレーションに係る半導体装置Ｂの構造を示す断面図である。 半導体装置Ａのシミュレーション結果を示すリカバリ波形のグラフである。 半導体装置Ｂのシミュレーション結果を示すリカバリ波形のグラフである。 半導体装置Ａの実験結果を示すリカバリ波形のグラフである。 半導体装置Ｂの実験結果を示すリカバリ波形のグラフである。 シミュレーションに係る半導体装置Ｂのホールの動きを示す図である。 スーパージャンクション層の製造プロセスを示す図（第１の方法）である。 スーパージャンクション層の製造プロセスを示す図（第２の方法）である。 フローティング層および素子層の製造プロセスを示す図（ａ〜ｄ）である。 フローティング層および素子層の製造プロセスを示す図（ｅ〜ｈ）である。
符号の説明
１ スーパージャンクション層（第１半導体層）
２ フローティング層（第２半導体層）
３ 素子層（第３半導体層）
１１ Ｎ+ ドレイン領域（ドレイン領域）
１２ Ｎ- ドリフト領域（ドリフト領域）
１３ Ｐ中継領域（中継半導体領域）
２１ トレンチ（トレンチ部）
２２ ゲート電極（ゲート電極層）
２３ 堆積絶縁層（堆積絶縁層）
３１ Ｎ+ ソース領域（ソース領域）
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
６１ Ｐ型コラム領域（第２コラム群のコラム領域）
６２ Ｎ型コラム領域（第１コラム群のコラム領域）
６３ Ｐ型中継領域（中継コラム領域）
１００ 半導体装置（絶縁ゲート型半導体装置）

Claims (3)

  1. 主表面側に位置し第１導電型半導体であるソース領域と，裏面側に位置し第１導電型半導体であるドレイン領域とを備えた絶縁ゲート型半導体装置において，
    第１導電型半導体である複数のコラム領域からなる第１コラム群と，第２導電型半導体である複数のコラム領域からなる第２コラム群と，第２導電型半導体であり前記第２コラム群の隣り合うコラム領域を繋ぎ合わせる中継コラム領域とを有し，前記第１コラム群のコラム領域と前記第２コラム領域のコラム領域とが幅方向に交互に配置され，前記ドレイン領域上に位置する第１半導体層と，
    第１導電型半導体であるドリフト領域と，前記ドリフト領域に囲まれ第２導電型半導体であるフローティング領域と，前記ドリフト領域を貫通し第２導電型半導体である中継半導体領域とを有し，前記第１半導体層上に位置する第２半導体層と，
    絶縁膜を挟んでゲート電極層と対面し，第２導電型半導体であるボディ領域を有し，前記ソース領域が前記ボディ領域内に配置され，前記第２半導体層上に位置する第３半導体層とを備え，
    前記第２半導体層の中継半導体領域は，その上面が前記第３半導体層のボディ領域と繋がり，その下面が前記第１半導体層の第２コラム群のコラム領域もしくは中継コラム領域の少なくとも一方と繋がっていることを特徴とする絶縁ゲート型半導体装置。
  2. 請求項１に記載する絶縁ゲート型半導体装置において，
    主表面に開口部が設けられ，前記第１半導体層を貫通するとともにその底部が前記第２半導体層のフローティング領域内に位置するトレンチ部を備えることを特徴とする絶縁ゲート型半導体装置。
  3. 請求項２に記載する絶縁ゲート型半導体装置において，
    前記トレンチ部は，前記ソース領域を貫通し，
    前記トレンチ部内には，
    絶縁物を堆積してなる堆積絶縁層と，
    前記堆積絶縁層上に位置するゲート電極層とが配設され，
    前記堆積絶縁層の上端は，前記第３半導体層のボディ領域の下端よりも下方に位置することを特徴とする絶縁ゲート型半導体装置。
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