CN206727074U - 高电压正‑本‑负pin二极管 - Google Patents
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- 238000009413 insulation Methods 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000012876 carrier material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000002262 irrigation Effects 0.000 description 1
- 238000003973 irrigation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
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Abstract
本实用新型提供一种高电压正‑本‑负PIN二极管，形成在半导体基底上的绝缘结构。该绝缘结构是在该基底中的高电压掺杂井区上。该PIN二极管包括：半导体层，位于该绝缘结构上，其中该半导体层包含第一导电型的第一掺杂区与第二导电型的至少一个第二掺杂区，以及在该第一掺杂区与该至少一个第二掺杂区之间未被掺杂或是淡掺杂的至少一个本征区。该第一导电型与该第二导电型相反。至少一个内连接结构，在该绝缘结构上，用以电连接该至少一个本征区到该高电压掺杂井区。
Description
技术领域
本实用新型是有关于一种半导体元件，且特别是有关于一种高电压正-本-负PIN(P-I-N)二极管的结构。
背景技术
PIN二极管与一般以P载子材料与N载子材料为介面的PN二极管的差异是PIN 二极管有一宽的本征(intrinsic)区域。此本征区域是维持半导体的材料，没有掺杂。
图1是现有的一种PIN二极管剖面示意图。参阅图1，在基底20上会形成有浅沟渠绝缘(shallow trench isolation,STI)或场氧化层绝缘(field oxidation isolation，FOX)结构30。PIN二极管40是形成在基底20上的浅沟渠绝缘结构30。PIN二极管40一般是另外形成的硅半导体材料。如在纵向的剖面结构所示，PIN二极管40包含P+掺杂区域42、本征区域44以及N+掺杂区域46。PIN二极管40的特点是P+掺杂区域 42与N+掺杂区域46之间还包含本征区域44。本征区域44是没有被掺杂的区域，其载子的浓度维持硅材料的本征浓度，远低于P+掺杂区域42与N+掺杂区域46的载子浓度。
由于PIN二极管40的本征区域44会分别与P+掺杂区域42及N+掺杂区域46 构成两个介面，也因此产生串连的两个寄生电容器，可以降低寄生电容值。PIN二极管40可以广泛的应用，其中例如可以是在高电压操作下的高频元件。本实用新型不详细描述PIN二极管40的基本结构以及其应用。
PIN二极管40的应用所需要考虑的特性其一，包括其击穿电压(breakdownvoltage) 的电压值，以能适应高压电路的使用。如果PIN二极管40的击穿电压愈高，则PIN二极管40更可以承受更高电压，也因此有利于高电压电路的应用。
如何提升PIN二极管的击穿电压，是PIN二极管的设计所需要考虑的因素其一。
实用新型内容
本实用新型提供一种高电压正-本-负PIN二极管结构，可以提升PIN二极管的击穿电压。
本实用新型的高电压正-本-负PIN二极管，是形成于半导体的基底上的绝缘结构。该绝缘结构是在该基底中的高电压掺杂井区。该PIN二极管包括半导体层位于该绝缘结构上。该半导体层包含：第一掺杂区，是第一导电型；至少一个第二掺杂区，是第二导电型，与该第一导电型相反；以及未被掺杂或是淡掺杂的至少一个本征区，在该第一掺杂区与该至少一个第二掺杂区之间。至少一个内连接结构，在该绝缘结构上，用以分别电连接该至少一个本征区到该高电压掺杂井区。
在本实用新型的一实施例中，该至少一个第二掺杂区、该至少一个本征区以及该至少一个内连接结构分别的数量是相等，且是2或是大于2。
在本实用新型的一实施例中，该绝缘结构是埋入氧化硅层或是埋入氧化层或是浅沟渠层绝缘层或是场氧化层。
在本实用新型的一实施例中，该第一导电型是N导电型，该第二导电型是P导电型，或是该第一导电型是P导电型，该第二导电型是N导电型。
在本实用新型的一实施例中，该半导体层以该第一掺杂区为共同区域，该至少一个第二掺杂区与该至少一个本征区是以该第一掺杂区向外延伸。
在本实用新型的一实施例中，该至少一个本征区在该第一掺杂区与该至少一个第二掺杂区之间的长度是4微米以上。
在本实用新型的一实施例中，该至少一个本征区在该第一掺杂区与该至少一个第二掺杂区之间的长度是2微米到6微米的范围。
在本实用新型的一实施例中，该至少一个内连接结构分别是连接在该至少一个本征区的位置，是在该第一掺杂区与该至少一个第二掺杂区之间的中间区域。
在本实用新型的一实施例中，该至少一个本征区包括向外侧延伸的连接区域，用以与该至少一个内连接结构连接。
在本实用新型的一实施例中，该连接区域的位置相对于该第一掺杂区与该至少一个第二掺杂区有一距离。
在本实用新型的一实施例中，该高电压掺杂井区是该第一导电型，该高电压掺杂井区还有该第一导电型的表层(substrate-surface)掺杂区域与该至少一个内连接结构电连接，用以将该至少一个内连接结构所得到的电压提供该高电压掺杂井区。
基于上述，本实用新型的高电压正-本-负PIN二极管结构，将本征区域的电压也传递到下端的高电压掺杂井区，使得高电压掺杂井区的电压接近阳极与阴极之间电压差的中间值，防止PIN二极管击穿，也因此提升PIN二极管的击穿电压。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是现有的一种PIN二极管剖面示意图。
图2是依照本实用新型一实施例的一种PIN二极管的俯视示意图。
图3是依照本实用新型一实施例的一种PIN二极管，在图2的I-I切割线的剖面示意图。
图4是依照本实用新型一实施例的一种PIN二极管，在图2的II-II切割线的剖面示意图。
图5是依照本实用新型一实施例，PIN二极管的本征区域长度效应示意图。
图6是依照本实用新型一实施例的一种PIN二极管的俯视示意图。
图7是依照本实用新型一实施例的一种PIN二极管的操作机制剖面示意图。
符号说明：
20、200：基底
30：浅沟渠绝缘结构
40：PIN二极管
42：P+掺杂区域
44：本征区
46：N+掺杂区域
90：高电压掺杂井区
92：表层掺杂区域
94：绝缘结构
100：PIN二极管
102、250：第一掺杂区
104、252a、252b、252c、252d：本征区
106、254a、254b、254c、254d：第二掺杂区
110：连接区域
112：内连接结构
114：接触插塞
116：介电层
具体实施方式
再参阅图1，PIN二极管从半导体结构来看是P-I-N的结构，其中P代表掺杂P 型载子的区域，I代表本征区域没有掺杂，N代表掺杂N型载子的区域，因此简称为 PIN二极管。
本实用新型检视图1的传统PIN二极管结构，其P+掺杂区域42是阳极，N+掺杂区域46是阴极。在操作上，阳极与阴极存在高电压差(high voltage bias)，其例如是大约60V以上的电压差，会产生通过本征区44的电流。然而，当下端的基底20是接地电压(Vcc)时，会产生在基底20垂直方向的垂直电场，此垂直电场仍维持很强的程度。当电压差愈大，此垂直电场的强度就愈大，而造成PIN二极管击穿。
本实用新型所提出的PIN二极管结构，例如将本征区域的电压藉由内连接结构传递到下端的高电压掺杂井区，使得高电压掺杂井区的电压接近阳极与阴极之间电压差的中间值。如此至少可以防止PIN二极管击穿，也因此提升PIN二极管的击穿电压。
本实用新型提出多个实施例来说明，但是本实用新型不限于所举的多个实施例。另外，在所举的多个实施例之间也可以有合适的组合，也就是，每一个实施例不是独立的实施例。
图2是依照本实用新型一实施例的一种PIN二极管的俯视示意图。图3是依照本实用新型一实施例的一种PIN二极管，在图2的I-I切割线的剖面示意图。参阅图2 与图3，本实用新型的PIN二极管100是形成在半导体的基底200的绝缘结构94上。基底200例如是硅基底，但是不限于硅基底。基底200一般会先掺杂成P导电型，在一般情形也会以P-sub来代表。为了制造后续的元件结构，在基底200会例如会先形成一外延层，其例如是硅外延层，当作硅基底的延伸，然而本实用新型不限于此实施例形成外延层。也就是基底200可以是包含外延层或是不包含外延层的情形。接着，对基底200进行掺杂而形成高电压掺杂井区90。高电压掺杂井区90例如是N导电型高电压掺杂井区(HVNW)的结构。于一实施例，如果基底200没有外延层，则高电压掺杂井区90例如就直接形成于硅的基底200上。
绝缘结构94形成在高电压掺杂井区90中的基底200的表层。利用一般的半导体制造工艺，此绝缘结构94例如是埋入氧化(buried oxide，BOX)层或是浅沟渠绝缘 (shallowtrench isolation，STI)层或是场氧化(field oxidation，FOX)层。本实施例取场氧化层为例。在高电压掺杂井区90中且在绝缘结构94的周围也会形成表层(surface) 掺杂区域92。表层掺杂区域92的导电型与高电压掺杂井区90导电型相同，用以施加电压给高电压掺杂井区90。于此，本实施例的表层掺杂区域92是连续封闭环绕绝缘结构94，但是本实用新型不限于此实施例。表层掺杂区域92也可以是单个或是多个片段区域。换句话说，表层掺杂区域92是要提供电压给高电压掺杂井区90即可，而不限于特定结构。
PIN二极管100是形成在绝缘结构94上。PIN二极管100是由半导体层所构成，位于绝缘结构94上。PIN二极管100的半导体层例如是另外形成的多晶硅层，而对多晶硅层掺杂所成。于一实施例，半导体层包含第一导电型的第一掺杂区102与第二导电型的至少一个第二掺杂区106，以及在第一掺杂区102与至少一个第二掺杂区106 之间未被掺杂或是淡掺杂的至少一个本征区104。本征区104未被掺杂时就存在半导体物质本有的掺质(impurity)浓度，例如约为1*1014/cm3；另外也可以淡掺杂，而掺质浓度例如是约为5*1017/cm3。本实施例的第一导电型以N导电型为例，因此第二导电型为P导电型，如此第一掺杂区102是阴极，至少一个第二掺杂区106是阳极。然而在另一实施例，第一导电型可以是P导电型，第二导电型则是N导电型。另外，“至少一个”所指的数量是1、或是2、或是大于2。本实施例是以1个为例进行说明。
由于第一掺杂区102与第二掺杂区106之间的电压差，会通过本征区104，其电压值一般是随距离的线性变化。本实用新型的PIN二极管100，还会将本征区104连接到表层掺杂区域92。于一实施例，高电压掺杂井区90也具有大约是电压差的一半值。由于图3的剖面无法表现连接结构，因此虚线表示本征区104与高电压掺杂井区 90电连接的机制。
图4是依照本实用新型一实施例的一种PIN二极管，在图2的II-II切割线的剖面示意图。参阅图2与图4，本征区104还包含向外侧延伸的连接区域110。由于电压值在本征区104沿着长度的方向是大致上线性变化，对应此连接区域110的位置上会有对应电压值的分布，连接区域110的不同位置会有不同电压值。一般而言，连接区域110的位置是在本征区104长度方向的中间区域，其中还例如是接近中点的区域。也就是，连接区域110的位置会与本征区104的两个端点有合适的距离。
本征区104在侧向延伸的连接区域110，可以再利用内连接(interconnection)结构 112以及接触插塞(contact plug)114，而电连接到表层掺杂区域92。就上述的连接结构，就半导体制造工艺的实施例，可以先形成介电层116。在介电层116中形成接触插塞114，对准表层掺杂区域92。导电的内连接结构112，例如是多晶硅层形成于绝缘结构94上。于此实施例绝缘结构94是以浅沟渠绝缘层为例。在形成介电层116后，通过接触插塞114及内连接结构112使连接区域110及表层掺杂区域92电连接。多晶硅层还可以有增加导电性的掺杂。内连接结构112也例如可以是金属材料。于此，本实用新型不限于所举的制造工艺与结构。实际上，接触插塞114可以视为内连接结构 112的一部分，在沉积导电材料的制造工艺中同时形成。也就是，内连接结构112是将本征区104的连接区域110与表层掺杂区域92电连接即可。
PIN二极管的几何结构，例如是长条状。第一掺杂区102与第二掺杂区106的长度例如是相同，而长度值例如在2微米到10微米之间，取决设计需要。另外，本征区104的长度会影响击穿电压值。图5是依照本实用新型一实施例，PIN二极管的本征区域长度效应示意图。参阅图5其结果显示本征区104的长度从2微米到6微米的范围与击穿电压(breakdownvoltage,BV)之间的关系大致上呈线性关系。长度大于6 微米的情形预期仍是维持渐增。因此，本实用新型提出本征区106的长度例如是4 微米以上，而上限依实际设计而定，其中又例如是4微米到6微米的范围，如此可以达到击穿电压约在75V以上的条件。
根据图2的架构，PIN二极管的数量，可以是多个连接在一起，有就是“至少一个”的数量是2个或是更多。图6是依照本实用新型一实施例的一种PIN二极管的俯视示意图。参阅图6，本实施例的PIN二极管的数量是以4个为例作说明，但是本实用新型不限于4个PIN二极管。
在图6中，与先前相同元件符号的元件，代表是相同元件不再重述，而针对本实施例的差异提出说明。第一掺杂区250是N+掺杂，形成于绝缘结构94上，当作4 个PIN二极管的共用区域。第一掺杂区250的形状例如是四边形，因此4个PIN二极管是以四个边向外延伸而形成。例如，四个本征区252a、252b、252c、252d，以I 标示，分别相邻于第一掺杂区250的四个边，形成于绝缘结构94上。四个第二掺杂区254a、254b、254c、254d，以P+标示，分别由四个本征区252a、252b、252c、252d 向外形成于绝缘结构94上。四个内连接结构112配合接触插塞114，将本征区252a、 252b、252c、252d连接到表层掺杂区域92，其也是N+的掺杂，与高电压掺杂井区 90接触。如此，本征区252a、252b、252c、252d电连接到高电压掺杂井区90。
以下举实施例，说明本实用新型的PIN二极管的操作机制。图7是依照本实用新型一实施例的一种PIN二极管的操作机制剖面示意图。参阅图7，第一掺杂区102是 N+掺杂，当作阴极端以(A)表示，在高电压操作下例如是施加Vdd电压。第二掺杂区 106是P+掺杂，当作阳极端以(C)表示，在高电压操作下例如是施加Vo＝0V电压。本征区104，以(B)表示，是没有经过掺杂的区域。另外，高电压掺杂井区90以(G) 表示是N导电型，以HVNW标示。
从上述的操作实施例，如果本征区104是连接点是在长度的中点，则在(B)点的电压大约是Vdd/2，施加到高电压掺杂井区90。于此要注意的是，传统结构的高电压掺杂井区90是施加Vcc的低电压。在本实用新型，由(A)点到(G)点的电压差(VAG)是 VAG＝Vdd-Vdd/2。由(B)点到(G)点的电压差(VBG)是VBG＝Vdd/2-Vdd/2。由(C)点到(G) 点的电压差(VCG)是VCG＝0-Vdd/2。如此，由PIN二极管到高电压掺杂井区90的垂直方向的电压差，大约是Vdd/2，其电场强度不会如传统PIN二极管结构，其VAG与VCG的电压差高达接近Vdd的程度，有较强的垂直方向电场，造成击穿电压的降低。
本实用新型的PIN二极管结构，将本征区域的电压也传递到下端的高电压掺杂井区，使得高电压掺杂井区的电压接近阳极与阴极之间电压差的中间值，防止PIN二极管击穿，也因此提升PIN二极管的击穿电压。
虽然本实用新型已以实施例揭露如上，然其并非用以限定本实用新型，任何本领域技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，故本实用新型的保护范围当视所附的权利要求所界定者为准。
Claims (10)
1.一种高电压正-本-负PIN二极管，其特征在于，形成于半导体的基底上的绝缘结构，所述绝缘结构是在所述基底中的高电压掺杂井区，所述PIN二极管包括：
半导体层，位于所述绝缘结构上，其中所述半导体层包含：
第一掺杂区，是第一导电型；
至少一个第二掺杂区，是第二导电型，与所述第一导电型相反；以及
未被掺杂或是淡掺杂的至少一个本征区，在所述第一掺杂区与所述至少一个第二掺杂区之间；以及
至少一个内连接结构，在所述绝缘结构上，用以分别电连接所述至少一个本征区到所述高电压掺杂井区。
2.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述至少一个第二掺杂区、所述至少一个本征区以及所述至少一个内连接结构分别的数量相等，且数量是1、或是2、或是大于2。
3.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述绝缘结构是埋入氧化层或是浅沟渠绝缘层或是场氧化层。
4.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述第一导电型是N导电型，所述第二导电型是P导电型，或是所述第一导电型是P导电型，所述第二导电型是N导电型。
5.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述半导体层以所述第一掺杂区为共同区域，所述至少一个第二掺杂区与所述至少一个本征区是以所述第一掺杂区向外延伸。
6.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述至少一个本征区在所述第一掺杂区与所述至少一个第二掺杂区之间的长度是2微米以上。
7.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述至少一个本征区在所述第一掺杂区与所述至少一个第二掺杂区之间的长度是4微米到6微米的范围。
8.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述至少一个内连接结构分别是连接在所述至少一个本征区的位置，是在所述第一掺杂区与所述至少一个第二掺杂区之间的中间区域。
9.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述至少一个本征区包括向外侧延伸的连接区域，用以与所述至少一个内连接结构连接。
10.如权利要求1所述的高电压正-本-负PIN二极管，其特征在于，所述高电压掺杂井区是所述第一导电型，所述高电压掺杂井区还有所述第一导电型的表层掺杂区域与所述至少一个内连接结构电连接，用以将所述至少一个内连接结构所得到的电压提供所述高电压掺杂井区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105219865U TWM543465U (zh) | 2016-12-29 | 2016-12-29 | 高電壓pin二極體 |
| TW105219865 | 2016-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206727074U true CN206727074U (zh) | 2017-12-08 |
Family
ID=59690145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720311012.5U Active CN206727074U (zh) | 2016-12-29 | 2017-03-28 | 高电压正‑本‑负pin二极管 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10103279B2 (zh) |
| CN (1) | CN206727074U (zh) |
| TW (1) | TWM543465U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109742161A (zh) * | 2018-09-30 | 2019-05-10 | 华为技术有限公司 | 一种开关半导体器件及其制备方法、固态移相器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794734B2 (en) | 2002-05-03 | 2004-09-21 | Mia-Com | Heterojunction P-I-N diode and method of making the same |
| US9373619B2 (en) * | 2011-08-01 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage resistor with high voltage junction termination |
| US9735189B2 (en) * | 2015-01-15 | 2017-08-15 | Hoon Kim | Image sensor with solar cell function and electronic device thereof |
-
2016
- 2016-12-29 TW TW105219865U patent/TWM543465U/zh unknown
-
2017
- 2017-03-28 CN CN201720311012.5U patent/CN206727074U/zh active Active
- 2017-12-29 US US15/857,636 patent/US10103279B2/en active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109742161A (zh) * | 2018-09-30 | 2019-05-10 | 华为技术有限公司 | 一种开关半导体器件及其制备方法、固态移相器 |
| CN109742161B (zh) * | 2018-09-30 | 2021-05-04 | 华为技术有限公司 | 一种开关半导体器件及其制备方法、固态移相器 |
| US11949024B2 (en) | 2018-09-30 | 2024-04-02 | Huawei Technologies Co., Ltd. | Semiconductor switch device and preparation method thereof, and solid-state phase shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| TWM543465U (zh) | 2017-06-11 |
| US20180190836A1 (en) | 2018-07-05 |
| US10103279B2 (en) | 2018-10-16 |
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|---|---|---|---|
| GR01 | Patent grant | ||
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