CN109742161A - 一种开关半导体器件及其制备方法、固态移相器 - Google Patents

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Abstract

本申请提供了一种开关半导体器件及其制备方法、固态移相器，该开关半导体器件包括呈三明治结构堆叠的第二半导体层、第一本征层、第一半导体层、第二本征层和第三半导体层。第一本征层位于第二半导体层和第一半导体层之间并形成第一PIN二极管；第二本征层位于第三半导体层和第一半导体层之间形成第二PIN二极管。第一PIN二极管和第二PIN二极管呈轴对称布局。通过采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。并且整个开关半导体器件的结构紧凑，在同等面积下实现两倍的PIN二极管密度，芯片封装成本减低一半。

Description

一种开关半导体器件及其制备方法、固态移相器
技术领域
本发明涉及到二极管的技术领域，尤其涉及到一种开关半导体器件及其制备方法，以及包括该开关半导体器件的固态移相器。
背景技术
业界主流的PIN二极管器件形态目前是分立器件，也即每个器件的封装内包含一只单管管芯。而采用分立器件实现线性度优化的目的，造成在器件成本、尺寸与元件匹配方面仍然有很多困难。同时采用PIN二极管串并接需要分立二极管元件具有准确匹配的参数，然而在实际中由于半导体工艺在批次间、晶圆间乃至晶圆尺寸内波动，其参数综合误差范围高达±20％，失配导致电路线性度改善的效果将会显著降低。
为方便用户实现简单的串并联连接，有厂家将两只PIN二极管的管芯封装在一个芯片封装内，可以有多种连接形式，包括共阳、共阴、串接等。而共阳和共阴连接又可以实现并联或反向串联，集成后的器件与使用两只单独的分立PIN二极管的现有技术相比没有实质改进。
发明内容
本申请提供了一种开关半导体器件及其制备方法、固态移相器，用以提高开关半导体器件的性能。
第一方面，提供了一种开关半导体器件，该开关半导体器件包括呈三明治结构堆叠的第二半导体层、第一本征层、第一半导体层、第二本征层和第三半导体层。其中，所述第一本征层和所述第二本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；第一本征层位于第二半导体层和第一半导体层之间，并且第一本征层、第一半导体层、第二半导体层形成第一PIN二极管；第二本征层位于第三半导体层和第一半导体层之间，并且第一半导体层、第三半导体层及第二本征层形成第二PIN二极管。并且在形成第一PIN二极管和第二PIN 二极管时，第一PIN二极管和第二PIN二极管呈轴对称布局。
对于前述第一至第三个半导体层在设置时，第二半导体层及第三半导体层均与第一半导体层的极性相反，如在第一半导体层为N+半导体层时，第二半导体层及第三半导体层则为 P+半导体层；在第一半导体层为P+半导体层时，第二半导体层及第三半导体层则为N+半导体层。
需要说明的是，在本申请提供的开关半导体器件中，包括两个PIN二极管，其中，第一半导体层、第一本征层和第二半导体层形成一个PIN二极管，第一半导体层、第二本征层和第三半导体层形成另一个PIN二极管，这PIN二极管是中心对准的几何对称图形。基于本申请提供的开关半导体器件，能够实现两个PIN二极管的参数自匹配，从而改善线性度。并且整个开关半导体器件的结构紧凑，在同等面积下实现两倍的PIN二极管密度，芯片封装成本减低一半。
可选的，第一半导体层、第二半导体层及第三半导体层的形状相同，可为圆形、方形等对称图形。
结合第一方面，在第一种可能的实现方式下，第二半导体层朝向第一半导体层的面的面积与第三半导体层朝向第一半导体层的面的面积比例可以为1：N，其中，N为大于或等于1 的有理数，如1、2、3或5等不同的正有理数。通过设置的比例面积改善该半导体开关器件应用的电路的线性度。
结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式下，沿所述第一半导体层的厚度方向，所述第二半导体层在第一平面上的投影和所述第三半导体层在所述第一平面上的投影相重合，所述第一平面是指所述第三半导体层朝向所述第二半导体层的表面所在平面。此时，所述第二半导体层与所述第三半导体层朝向第一半导体层的面积的比例为1：1。以提高半导体开关器的线性度。
结合第一方面，在第三种可能的实现方式下，该开关半导体器件还包括第一绝缘层，所述第一绝缘层至少覆盖所述第二半导体层的背离所述第一本征层的表面的一部分。需要说明的是，第一绝缘层所采用的材料可以为二氧化硅，也可以是其他的绝缘材料。通过设置的绝缘层保护半导体开关器件。
可选的，该开关半导体器件还包括第二绝缘层，所述第二绝缘层至少覆盖所述第三半导体层的背离所述第二本征层的表面的一部分。值得注意的是，所述第二绝缘层所采用的材料可以为二氧化硅，当然也可以采用其他的绝缘材料。通过设置的绝缘层保护半导体开关器件。
结合第一方面的第三种可能的实现方式，在第四种可能的实现方式下。所述第一绝缘层设置有通孔，所述通孔内填充有与所述第一半导体层连通的焊盘从而通过焊盘将第一PIN二极管与外部电连接。通过设置的焊盘实现与外部电路连接。
可选的，所述第二绝缘层设置有通孔，所述通孔内填充有与所述第一半导体层连通的焊盘。从而通过焊盘将第二PIN二极管与外部电连接。
第二方面，本申请提供了一种固态移相器，该固态移相器包括位于多个支路上上述任一项所述的开关半导体器件，每一支路上具有至少一个所述开关半导体器件，通过开通或关断所述开关半导体器件，使分别在所述多个支路上传输的射频信号之间产生相位差。通过使用的开关半导体器采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而改善固态移相器的效果。
第三方面，提供了一种大规模多输入多输出(Massive MIMO)天线阵列，该天线阵列包括上述的固态移相器和多个天线单元，所述固态移相器用于改变所述多个天线单元之间的相位关系。通过使用的固态移相器中的开关半导体器件采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而提高天线阵列的使用效果。
第四方面，提供了一种通信设备，该通信设备包括所述的大规模多输入多输出天线阵列和射频信号收发机，所述大规模多输入多输出天线阵列用于接收所述射频信号收发机发送的射频信号，或者，用于向所述射频信号收发机发送射频信号。通过采用上述的天线阵列，提高了通信设备的通信效果。
第五方面，提供了一种开关半导体器件制备方法，该制备方法包括以下步骤：
在第一半导体层的相对的两个表面分别形成第一本征层及第二本征层；其中，所述第一本征层和所述第二本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
在第一本征层背离所述第一半导体层的表面上形成第二半导体层；且所述第二半导体层、所述第一本征层和所述第一半导体层形成第一PIN二极管；所述第二半导体层为与所述第一半导体层相反的半导体层；
在第二本征层背离所述第一半导体层的表面上形成第三半导体层；且所述第三半导体层、所述第二本征层和所述第一半导体层形成第二PIN二极管；所述第三半导体层为与所述第一半导体层相反的半导体层；
所述第一PIN二极管和第二PIN二极管呈轴对称布局；其中，所述第一半导体层为P+ 半导体层，且所述第二半导体层和所述第三半导体层为N+半导体层，或者，所述第一半导体层为N+半导体层，且所述第二半导体层和所述第三半导体层为P+半导体层。
在上述制备方法中，通过采用两个PIN二极管中心对准的几何对称图形，实现两只PIN 二极管参数自匹配，从而改善线性度。并且整个开关半导体器件的结构紧凑，在同等面积下实现两倍的PIN二极管密度，芯片封装成本减低一半。
结合第五方面，在第一种可能的实现方式下，所述在第一半导体层的相对的两个表面分别形成第一本征层及第二本征层包括：
在所述第一半导体层的一个表面上沉积第一绝缘层；在所述第一绝缘层上开设第一窗口，在所述第一窗口内形成所述第一本征层；
在所述第一半导体层的另一个表面上沉积第二绝缘层；在所述第二绝缘层上开设第二窗口，在所述第二窗口内形成第二本征层。
在上述制备方法中，通过设置的第一绝缘层和第二绝缘层来保护第一本征层。
结合第五方面的第一种可能的实现方式，在第二种可能的实现方式下，所述在第一本征层背离所述第一半导体层的表面上形成第二半导体层包括：在所述第一窗口内且在所述第一本征层背离所述第一半导体层的表面上沉积所述第二半导体层。
结合第五方面的第一种可能的实现方式，在第三种可能的实现方式下，所述在第二本征层背离所述第一半导体层的表面上形成第三半导体层包括：在所述第二窗口内且在所述第二本征层背离所述第一半导体层的表面上沉积所述第三半导体层。
结合第五方面的第一种可能的实现方式，在第四种可能的实现方式下，该制备方法还包括：在第一半导体层、第二半导体层及第三半导体层上分别形成焊盘。通过设置的焊盘实现半导体开关器件与外部电路的连接。
附图说明
图1a及图1b为本申请实施例提供的开关半导体器件的原理图。
图2a为单管在正偏状态下谐波仿真电路。
图2b示出了本申请实施例中开关半导体器件在正偏状态下谐波仿真电路。
图3a示出了单管在谐波平衡(Harmonic Balance)仿真结果。
图3b示出了单管在二次谐波随正向偏置电流的变化趋势。
图4a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果。
图4b示出了本申请实施例的开关半导体器件在二次谐波随正向偏置电流的变化趋势。
图5a示出了单管在反偏状态下谐波仿真电路。
图5b示出了本申请实施例中开关半导体器件在反偏状态下谐波仿真电路。
图6a示出了单管在谐波平衡仿真结果。
图6b示出了单管在二次谐波随反向偏置电压的变化趋势。
图7a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果。
图7b示出了本申请实施例的开关半导体器件在二次谐波随反向偏置电压的变化趋势。
图8示出了本申请实施例提供的开关半导体器件在正偏偏置电流失配情况下的谐波仿真电路。
图9示出了开关半导体器件在二次谐波随反向偏置电压的变化趋势。
图10示出了正偏偏置电流失配情况下，通过PIN结尺寸比例改善线性度的谐波仿真电路。
图11示出了正偏偏置电流失配Iratio＝1.1情况下，二次谐波随PIN结尺寸比例的变化趋势。
图12a及图12b示出了本申请实施例提供的开关半导体器件的示意图。
图13a～图13h为本申请实施例提供的共阴极开关半导体器件的制备流程图。
图14a～图14h为本申请实施例提供的共阳极开关半导体器件的制备流程图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
为了方便理解本申请实施例提供的开关半导体器件，下面首先说明一下本申请实施例提供的开关半导体器件的应用场景，该开关半导体器件作为一个控制开关，应用于信号发射及接收的固态移相器中。
首先参考图1a及图1b，图1a及图1b示出了本申请实施例提供的开关半导体器件的原理图。在本申请实施例中，该开关半导体器件采用层叠的结构设置，并且形成了两个PIN二极管，为了方便描述，分别命名为第一PIN二极管和第二PIN二极管。继续参考图1a及图1b，第一PIN二极管及第二PIN二极管均采用三明治结构堆叠。第一PIN二极管包括：层叠的第一半导体层10、第一本征层60以及第二半导体层70，其中，第一本征层60位于第一半导体层10和第二半导体层70之间。换句话说，第一半导体层10、第一本征层60及第二半导体层70组成了该第一PIN二极管。在具体设置时，第一半导体层10及第二半导体层70为极性相反的两个半导体层，如图1a中所示，第一半导体层10为P+半导体层，且第二半导体层70 为N+半导体层；或者，如图1b中所示，第一半导体层10为N+半导体层，且第二半导体层 70为P+半导体层。
对于第二PIN二极管，其与第一PIN二极管的结构近似，该第二PIN二极管包括：呈三明治结构堆叠的第一半导体层10、第二本征层40及第三半导体层50，其中，第二本征层40位于第一半导体层10及第三半导体层50之间。该第二PIN二极管与第一PIN二极管共用一个第一导体层，因此，在形成本申请所述的开关半导体器件时，第三半导体层50与第二半导体层70的极性相同，且与第一半导体层10的极性相反，如图1a中所示，第一半导体层10 为P+半导体层，则第三半导体层50为N+半导体层；如图1b中所示，在第一半导体层10为 N+半导体层时，则第三半导体层50为P+半导体层。
继续参考图1a及图1b，在图1a及图1b所示的结构中，第一PIN二极管和第二PIN二极管层叠，使得第二半导体层70、第一本征层60、第一半导体层10、第二本征层40和第三半导体层50呈三明治结构堆叠。其中，第一本征层60和第二本征层40具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；具体为在制备第一本征层60和第二本征层40时，第一本征层60和第二本征层40使用的材料具有相同的掺杂浓度，且参杂浓度随本征层的厚度变化。
在设置第一半导体层10、第二半导体层70及第三半导体层50时，其连接面的形状相同，该连接面指的是第一半导体层10朝向第二半导体层70的表面和第二半导体层70朝向第一半导体层10的表面(这两个面是相对的)，以及，第一半导体层10朝向第三半导体层50的表面和第三半导体层50朝向第一半导体层10的表面(这两个面也是相对的)。该连接面可以为采用圆形、方形或者其他图形的中心对称图形。
在具体设置第一本征层60及第二本征层40时，第一本征层60及第二本征层40分别位于第一半导体层10的两侧，且分别与第一半导体层10相对的两个表面相贴合。且两个本征层均来自同一晶圆，从而消除了晶圆批次差异的影响。而现有技术中采用的晶圆的参数出现差异的原因包括批次间差异以及同批次但不同晶圆间的差异。传统方法无法保证芯片来自于同一批次的同一晶圆。即使采用了复杂昂贵的精确物料管控以遴选同一晶圆上的裸片，也无法克服同一晶圆上不同位置裸片之间差异，因此电路失配和性能降低无法避免。而在本申请中，上下层叠的第一PIN二极管及第二PIN二极管中的晶圆来自于同一晶圆上。因此，可以降低晶圆批次间的差异以及晶圆间差异。
在制备时，由于半导体工艺波动具有随晶圆平面位置变化的特点，极易造成参数产生差异。因此，在本申请实施例中第一PIN二极管和第二PIN二极管采用呈轴对称的布局的方式设置。如图1a中所示，该对称轴指的是垂直于晶圆与第一半导体层10连接的平面的直线。并且在具体设置第一本征层60、第二本征层40、第一半导体层10、第二半导体层70及第三半导体层50时，该第一本征层60、第二本征层40、第一半导体层10、第二半导体层70及第三半导体层50采用轴对称的结构。在具体设置时，以图1a所示的半导体开关器件的放置方向为参考方向，第一本征层60、第二本征层40、第一半导体层10、第二半导体层70及第三半导体层50的竖直轴线为同一轴线。在晶圆本身因为半导体工艺非均匀性出现参数差异时，由于第一PIN二极管及第二PIN二极管采用中心对齐，因此第一PIN二极管及第二PIN二极管的工艺波动也是相同的，从而抵消了产生的参数差异，使得第一PIN二极管和第二PIN二极管参数保持一致，自动形成匹配，从而解决了第一PIN二极管和第二PIN二极管在匹配时的问题。
在第一PIN二极管及第二PIN二极管进行层叠匹配时，可以采用不同的面积比例。对应到该开关半导体器件中时，该面积比例对应为第二半导体层70朝向第一半导体层10的面的面积与第三半导体层50朝向第一半导体层10的面的面积之间的比例，该比例为1：N，其中， N为大于或等于1的有理数，如1、2、3、5等不同的正有理数。为了方便理解，下面对第一PIN二极管及第二PIN二极管不同面积比例的情形进行仿真处理。
首先，针对第一PIN二极管及第二PIN二极管的面积比例为1：1的仿真。
在ADS软件中导入PIN结非线性模型，并采用谐波平衡(Harmonic Balance)仿真引擎对PIN结在正偏和反偏状态分别模拟得到其2阶、3阶、4阶和5阶等谐波非线性产物频谱。仿真设置为信号源单音2GHz 38dBm，输入输出阻抗均为50欧姆，正向偏置电流扫描范围为10mA～100mA，反向偏置电压扫描范围为50V～150V。首先针对正偏状态，如图2a及图2b 所示，图2a示出了单管在正偏状态下谐波仿真电路，图2b示出了本申请实施例中开关半导体器件在正偏状态下谐波仿真电路。在进行仿真后，得到图3a～图4b的仿真结构，其中，图 3a示出了单管在谐波平衡仿真结果，图3b示出了单管在二次谐波随正向偏置电流的变化趋势。图4a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果，图4b示出了本申请实施例的开关半导体器件在二次谐波随正向偏置电流的变化趋势。对比图3a及图4a，同时，对比图3b及图4b，通过仿真结果的对比，表明了在理想情况下单管和本申请实施例中的1:1面积的开关半导体器件的谐波非线性产物的抵消补偿效果。
对于反偏状态，如图5a及图5b，如图5a及图5b所示，图5a示出了单管在反偏状态下谐波仿真电路，图5b示出了本申请实施例中开关半导体器件在反偏状态下谐波仿真电路。在进行仿真后，得到图6a～图7b的仿真结构，其中，图6a示出了单管在谐波平衡仿真结果，图6b示出了单管在二次谐波随反向偏置电压的变化趋势。图7a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果，图7b示出了本申请实施例的开关半导体器件在二次谐波随反向偏置电压的变化趋势。对比图6a及图7a，以及图6b及图7b，由仿真结果可见，本申请实施例提供的开关半导体器件比单PIN管的偶次谐波特别是二阶谐波要低180～200dB，考虑到软件浮点计算四舍五入的误差，该结果意味着偶次谐波产物已完美抵消。受益与本申请实施例提供的第一PIN二极管及第二PIN二极管可实现参数完全匹配，本申请实施例提供的开关半导体器件与现有技术中的PIN管实现20dB改善，实现了非线性抵消的本质提升。
上述第一PIN二极管及第二PIN二极管的面积的特定比例可以在制造过程中被精确控制，该比例可以作为一个自由因子，调节器件的非线性补偿的系数，从而增加整个开关半导体器件在设计时的灵活度。在具体设置N值时，N值的确定取决于开关半导体器件的应用场景。具体的，N值是根据试验设计(DoE，Design of Experiments)实验数据最终确定的。通过设置合适的N值，能够在电路中其他部分的参数失配时，依然获得较好的线性度。
在开关半导体器件应用时，即使上下层叠的第一PIN二极管及第二PIN二极管的参数完全匹配时，模块电路中的其他部分仍可能存在失配，从而导致由于第一PIN二极管和第二PIN 二极管的参数完全匹配带来的线性度改善收益被降低。所谓的其他部分的适配包括电路版图的失配、表面贴装器件(SMD，Surface Mounted Devices)的失配和PIN结偏置电路的失配等。以PIN结偏置电路的电流失配为例，在先进设计系统(ADS，Advanced DesignSystem)软件中仿真了该失配所导致的线性度改善收益被降低。如图8所示，图8示出了本申请实施例提供的开关半导体器件在正偏偏置电流失配情况下的谐波仿真电路，在仿真中PIN结偏置电流基准值设为10mA，但存在两只PIN二极管(第一PIN二极管及第二PN二极管，且第一PIN 二极管与第二PIN二极管的比例为1:1)偏置电流的比例差异(Iratio)，该仿真扫描的范围设置为1.0～2.0(Iratio的值)。如图9示出了开关半导体器件在二次谐波随反向偏置电压的变化趋势。在仿真时，当Iratio偏离1.0即存在偏置电流失配情况时，线性度改善收益会迅速降低。当Iratio＝1.1时，二阶谐波为-64dBm，虽然比10mA偏置单PIN管(即传统形式的单PIN管) 的-46dB仍有近20dB的改善。但与Iratio＝1.0的理想匹配情况有较大差距。因此，在模块电路中其他部分的失配无法避免的情况下，可以主动地调节第一PIN二极管与第二PIN二极管的面积比例实现补偿。以正向偏置电流失配比例Iratio＝1.1为例，如图10所示，图10示出了正偏偏置电流失配情况下，通过PIN结尺寸比例改善线性度的谐波仿真电路。在ADS软件中仿真了扫描第一PIN二极管与第二PIN二极管的面积比例的二阶谐波变化趋势。如图11所示，在第一PIN二极管与第二PIN二极管的面积比例等于1.2左右时二阶谐波最优-70dBm，比基准值-64dBm(面积比例等于1.0)改善6dB左右。从而改善了整个模块电路中的匹配效果。
在形成第一PIN二极管及第二PIN二极管时，为了提高器件的安全性，对裸露的第二半导体及第三半导体需要进行封装保护。在具体实现时，是通过设置绝缘层来进行保护的。如图12a及图12b所示，该开关半导体器件包括第一绝缘层30，所述第一绝缘层30至少覆盖所述第二半导体层70的背离所述第一本征层560的表面的一部分。和/或第二绝缘层20，所述第二绝缘层20至少覆盖所述第三半导体层50的背离所述第二本征层40的表面的一部分。具体可以分为：仅包含第一绝缘层30，或者仅包括第二绝缘层20，或者同时包含第一绝缘层 30和第二绝缘层20。在图12a所示的结构中，同时包含第一绝缘层30和第二绝缘层20。在具体制备时，如图12a中所示，该第一绝缘层30与第二绝缘层20分列在第一半导体层10的两侧，并且对于两个绝缘层的材质可以采用相同的材质制备而成，也可以采用不同的材质制备而成。在一个具体的实施方案中，第一绝缘层30与第二绝缘层20均为二氧化硅层，当然第一绝缘层30或第二绝缘层20也可以采用其他的绝缘材料制备而成。第一绝缘层30或第二绝缘层20上可以开设窗口。在第一PIN二极管及第二PIN二极管的面积比例不同时，对应的，在第一绝缘层30及第二绝缘层20上开设的窗口的面积不同，并且，为了保证第一PIN 二极管及第二PIN二极管的轴对称结构，开设的两个窗口也采用轴对称的结构排列，具体的为上下窗口的轴线均位于第一PIN二极管的轴线上。
在开关半导体器件使用时，需要与外部电路进行连接，为了实现连接，需要设置焊盘80，在设置时，如图12a中所示，第一绝缘层30或第二绝缘层20上设置有通孔，通孔内填充有与第一半导体层10连通的焊盘80。并且在两个窗口内也填充了焊盘80，上述焊盘80可以采用铝材料制备的焊盘80。此外，在第一半导体层10与外部连接时，也可以采用其他的方式，如在第一半导体层10未被第一绝缘层30及第二绝缘层20覆盖的部分设置焊盘80，从而实现与外部的电连接。
通过上述封装，使得开关半导体器件形成共阴或共阳的三端口管芯封装，最终形成三端口器件的产品形态。
当然，除了上述的基于三端口器件的结构，其他封装形式也可以采用，例如表贴(Surface Mount)型、倒装(Flip Chip)型和引脚(Beam Lead)型等，均可实现对第一PIN二极管及第二PIN二极管进行封装以及实现与外部的电连接。
通过上述描述可以看出，利用本申请实施例提供的开关半导体器件形成一个三端口器件结构，采用整体性的结构来说，通过采用第一PIN二极管及第二PIN二极管的相对设置方式，改善了第一PIN二极管和第二PIN二极管在匹配时的效果，同时，在采用这种整体集成的方式时，与现有技术中的分立型或多管芯元件相比，大大提高了集成度从而降低了成本。
为了方便理解，下面以图13a～图13h所示的开关半导体器件为例的制备方法对其再次详细说明。
该制备方法包括以下步骤：
制备第一半导体层10；在第一半导体层10的相对的两个表面分别形成第一本征层60及第二本征层40；其中，第一本征层60和第二本征层40具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
在第一本征层60上形成第二半导体层70；且第二半导体层70、第一本征层60和第一半导体层10形成第一PIN二极管；第二半导体层70为与第一半导体层10相反的半导体层；
在第二本征层40上形成第三半导体层50；且第三半导体层50、第二本征层40和第一半导体层10形成第二PIN二极管；第三半导体层50为与第一半导体层10相反的半导体层；
第一PIN二极管和第二PIN二极管呈轴对称布局；其中，所述第一半导体层10为P+半导体层，且所述第二半导体层70和所述第三半导体层50为N+半导体层，或者，所述第一半导体层10为N+半导体层，且所述第二半导体层70和所述第三半导体层50为P+半导体层。
在第一半导体层10采用不同的层结构时，对应形成的开关半导体器件也不同，下面对应对其进行描述。
以第一半导体为N+半导体为例。
步骤1：制备第一半导体层10；其中，第一半导体层10为N+半导体层；
具体的，如图13a所示，制备衬底采用N型晶圆。通过掺杂磷元素形成N+掺杂层，从而得到第一半导体层10。
步骤2：在第一半导体层10的一个表面上沉积第一绝缘层30；在第一绝缘层30上开设第一窗口；
具体的，如图13b所示，在晶圆顶层，采用热化学气相沉积法形成较厚的二氧化硅绝缘层。采用掩膜和光刻胶，在需要形成本征层的区域，有选择性地除去二氧化硅打开窗口。
步骤3：在第一半导体层10的另一表面上沉积第二绝缘层20；在第二绝缘层20上开设第二窗口；
具体的，如图13b所示，在晶圆底层，采用热化学气相沉积法形成较厚的二氧化硅绝缘层。采用掩膜和光刻胶，在需要形成本征层的区域，有选择性地除去二氧化硅打开窗口，形成第二开口。
步骤4：在第一窗口内形成第一本征层60；
具体的，如图13c所示，在晶圆顶层，通过化学气相沉积、扩散或者分子束外延等方式，在绝缘层窗口内形成一层低掺杂的单晶N型层的第一本征层60。本征层的厚度需要精确控制。
步骤5：在第二窗口内形成第二本征层40；
具体的，如图13d所示，在晶圆底层，通过化学气相沉积、扩散或者分子束外延等方式，形成底部的单晶N型层，即第二本征层。本征层的厚度需要精确控制。
步骤6：在第一本征层60上形成第二半导体层70；
具体的，在第一窗口内且在第一本征层60背离第一半导体层10的表面上沉积第二半导体层70。如图13e所示，在晶圆顶层的第一窗口内，高温下通过化学气相沉积法形成一层多晶硅，之后在高温下采用B2O3材料将硼元素扩散进晶圆形成P+掺杂层。
步骤7：在第一本征层60上形成第三半导体层50；
具体的，在第二窗口内且在第二本征层40背离第一半导体层10的表面上沉积所述第三半导体层50。如图13f所示，在晶圆底层的第二窗口中，高温下通过化学气相沉积法形成一层多晶硅，之后在高温下采用B2O3材料将硼元素扩散进晶圆形成P+掺杂层。
步骤8：在第一半导体层10、第二半导体层70及第三半导体层50上分别形成焊盘80。
具体的，如图13g所示，在晶圆顶层，采用掩膜和光刻胶，在需要形成共阴极(N+)接触孔的区域，有选择性地除去二氧化硅打开窗口。
步骤9：如图13h所示，在高温下氧气和氮气环境中分别进行退火。最后，采用铝金属沉积形成焊盘80，并在氮气和氢气混合气体中高温下进行退火。
共阳三端口管芯的工艺实现步骤如下：
步骤a：制备第一半导体层10；其中，第一半导体层10为P+半导体层；
具体的，如图14a所示，制备衬底采用P型晶圆。通过掺杂磷元素形成P+掺杂层。
步骤b：在第一半导体层10的一表面上沉积第一绝缘层30；在第一绝缘层30上开设第一窗口；
具体的，如图14b所示，在晶圆顶层，采用热化学气相沉积法形成较厚的二氧化硅绝缘层。采用掩膜和光刻胶，在需要形成本征层的区域，有选择性地除去二氧化硅打开窗口。
步骤c：在第一半导体层10的另一表面上沉积第二绝缘层20；在第二绝缘层20上开设第二窗口；
具体的，如图14b所示，在晶圆底层，采用热化学气相沉积法形成较厚的二氧化硅绝缘层。采用掩膜和光刻胶，在需要形成本征层的区域，有选择性地除去二氧化硅打开窗口，形成第二开口。
步骤d：在第一窗口内形成第一本征层60；
具体的，如图14c所示，在晶圆顶层，通过化学气相沉积、扩散或者分子束外延等方式，在绝缘层窗口内形成一层低掺杂的单晶P型层即上层本征层。本征层的厚度需要精确控制。
步骤e：在第二窗口内形成第二本征层40；
具体的，如图14d所示，在晶圆底层，通过化学气相沉积、扩散或者分子束外延等方式，形成底部的单晶P型层即下层本征层。本征层的厚度需要精确控制。
步骤f：在第一本征层60上形成第二半导体层70；
具体的，在第一窗口内且在第一本征层60背离第一半导体层10的表面上沉积第二半导体层70。如图14e所示，在晶圆顶层的绝缘层窗口内，高温下通过化学气相沉积法形成一层多晶硅，之后在高温下将磷元素扩散进晶圆形成N+掺杂层。
步骤g：在第一本征层60上形成第三半导体层50；
具体的，在第二窗口内且在第二本征层40背离第一半导体层10的表面上沉积所述第三半导体层50。如图14f所示，在晶圆底层，高温下通过化学气相沉积法形成一层多晶硅，之后在高温下将磷元素扩散进晶圆形成N+掺杂层。
步骤h：在第一半导体层10、第二半导体层70及第三半导体层50上分别形成焊盘80。
具体的，如图14g所示，在晶圆顶层，采用掩膜和光刻胶，在需要形成共阳极(P+)接触孔的区域，有选择性地除去二氧化硅打开窗口。
步骤i：如图14h所示，在高温下氧气和氮气环境中分别进行退火。最后，采用铝金属沉积形成焊盘80，并在氮气和氢气混合气体中高温下进行退火。
应当理解的是，上述具体的制备方法仅针对Si工艺的开关半导体器件的制备流程进行举例，不限定具体的Si材料及具体的掺杂材料(如磷)等细节。
在具体制备上述的结构时，采用了化学气相沉积(CVD)或分子束外延生长(MBE)技术，对传统PIN二极管工艺流程进行改造，使之可以在晶圆衬底材料上形成P+掺杂层、本征层、N+掺杂层之间多次交替层叠的结构。相比于传统的PIN二极管，本申请实施例提供的制备方法可以在晶圆垂直方向上可以集成两个PIN结。
此外，本申请还提供了一种固态移相器，该固态移相器包括位于多个支路上上述任一项所述的开关半导体器件，每一支路上具有至少一个所述开关半导体器件，通过开通或关断所述开关半导体器件，使分别在所述多个支路上传输的射频信号之间产生相位差。通过使用的开关半导体器采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而改善固态移相器的效果。
此外，本申请实施例还提供了一种大规模多输入多输出(Massive MIMO)天线阵列，该天线阵列包括上述的固态移相器和多个天线单元，所述固态移相器用于改变所述多个天线单元之间的相位关系。通过使用的固态移相器中的开关半导体器件采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而提高天线阵列的使用效果。
本申请实施例提供了一种通信设备，该通信设备包括所述的大规模多输入多输出天线阵列和射频信号收发机，所述大规模多输入多输出天线阵列用于接收所述射频信号收发机发送的射频信号，或者，用于向所述射频信号收发机发送射频信号。通过采用上述的天线阵列，提高了通信设备的通信效果。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种开关半导体器件，其特征在于，包括呈三明治结构堆叠的第二半导体层、第一本征层、第一半导体层、第二本征层和第三半导体层，所述第一本征层和所述第二本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
其中，所述第一本征层位于所述第二半导体层和所述第一半导体层之间，且所述第二半导体层、所述第一本征层和所述第一半导体层形成第一PIN二极管；
所述第二本征层位于所述第三半导体层和所述第一半导体层之间，且所述第三半导体层、所述第二本征层和所述第一半导体层形成第二PIN二极管；
所述第一PIN二极管和第二PIN二极管呈轴对称布局；
所述第一半导体层为N+半导体层，且所述第二半导体层及所述第三半导体层为P+半导体层；或，
所述第一半导体层为P+半导体层，且所述第二半导体层及所述第三半导体层为N+半导体层。
2.根据权利要求1所述的开关半导体器件，其特征在于，所述第二半导体层朝向所述第一半导体层的表面的面积与所述第三半导体层朝向所述第一半导体层的表面的面积之间的比例为1：N，其中，N为大于或等于1的有理数。
3.根据权利要求1或2所述的开关半导体器件，其特征在于，沿所述第一半导体层的厚度方向，所述第二半导体层在第一平面上的投影和所述第三半导体层在所述第一平面上的投影相重合，所述第一平面是指所述第三半导体层朝向所述第二半导体层的表面所在平面。
4.根据权利要求1所述的开关半导体器件，其特征在于，还包括第一绝缘层，所述第一绝缘层至少覆盖所述第二半导体层的背离所述第一本征层的表面的一部分。
5.根据权利要求4所述的开关半导体器件，其特征在于，所述第一绝缘层上设置有通孔，所述通孔内填充有与所述第一半导体层连通的焊盘。
6.根据权利要求4或5所述的开关半导体器件，其特征在于，还包括第二绝缘层，所述第二绝缘层至少覆盖所述第三半导体层的背离所述第二本征层的表面的一部分。
7.一种固态移相器，其特征在于，包括位于多个支路上的多个如权利要求1～6任一项所述的开关半导体器件，每一支路上具有至少一个所述开关半导体器件，通过开通或关断所述开关半导体器件，使分别在所述多个支路上传输的射频信号之间产生相位差。
8.一种大规模多输入多输出(Massive MIMO)天线阵列，其特征在于，包括如权利要求7所述的固态移相器和多个天线单元，所述固态移相器用于改变所述多个天线单元之间的相位关系。
9.一种通信设备，其特征在于，包括权利要求8所述的大规模多输入多输出天线阵列和射频信号收发机，所述大规模多输入多输出天线阵列用于接收所述射频信号收发机发送的射频信号，或者，用于向所述射频信号收发机发送射频信号。
10.一种开关半导体器件制备方法，其特征在于，包括：
在第一半导体层相对的两个表面分别形成第一本征层及第二本征层；其中，所述第一本征层和所述第二本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
在第一本征层背离所述第一半导体层的表面上形成第二半导体层；且所述第二半导体层、所述第一本征层和所述第一半导体层形成第一PIN二极管；
在第二本征层背离所述第一半导体层的表面上形成第三半导体层；且所述第三半导体层、所述第二本征层和所述第一半导体层形成第二PIN二极管；
所述第一PIN二极管和第二PIN二极管呈轴对称布局；其中，所述第一半导体层为P+半导体层，且所述第二半导体层和所述第三半导体层为N+半导体层，或者，所述第一半导体层为N+半导体层，且所述第二半导体层和所述第三半导体层为P+半导体层。
11.如权利要求10所述的制备方法，其特征在于，所述在第一半导体层相对的两个表面分别形成第一本征层及第二本征层包括：
在所述第一半导体层的一个表面上沉积第一绝缘层；在所述第一绝缘层上开设第一窗口，在所述第一窗口内形成所述第一本征层；
在所述第一半导体层的另一个表面上沉积第二绝缘层；在所述第二绝缘层上开设第二窗口，在所述第二窗口内形成所述第二本征层。
12.如权利要求11所述的制备方法，其特征在于，所述在第一本征层背离所述第一半导体层的表面上形成第二半导体层包括：在所述第一窗口内且在所述第一本征层背离所述第一半导体层的表面上沉积所述第二半导体层。
13.如权利要求11所述的制备方法，其特征在于，所述在第二本征层背离所述第一半导体层的表面上形成第三半导体层包括：在所述第二窗口内且在所述第二本征层背离所述第一半导体层的表面上沉积所述第三半导体层。
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