JPH06268239A - サージ吸収用ダイオード - Google Patents
サージ吸収用ダイオードInfo
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- JPH06268239A JPH06268239A JP5052204A JP5220493A JPH06268239A JP H06268239 A JPH06268239 A JP H06268239A JP 5052204 A JP5052204 A JP 5052204A JP 5220493 A JP5220493 A JP 5220493A JP H06268239 A JPH06268239 A JP H06268239A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Abstract
(57)【要約】
【目的】 二次降伏を利用して耐サージ特性の向上を図
り、ウェハ−比抵抗分布特性のバラツキによる歩留まり
低下を防止するサージ吸収用ダイオードを提供する。 【構成】 第１の導電型の低比抵抗の半導体基板１に第
１の導電型の高比抵抗の第１のエピタキシャル層２が形
成され、該高比抵抗の第１のエピタキシャル層２上に第
１の導電型の第２のエピタキシャル層３が設けられ、第
２のエピタキシャル層３に第２の導電型の半導体領域６
が設けられてｐｎ接合面７が形成される。
り、ウェハ−比抵抗分布特性のバラツキによる歩留まり
低下を防止するサージ吸収用ダイオードを提供する。 【構成】 第１の導電型の低比抵抗の半導体基板１に第
１の導電型の高比抵抗の第１のエピタキシャル層２が形
成され、該高比抵抗の第１のエピタキシャル層２上に第
１の導電型の第２のエピタキシャル層３が設けられ、第
２のエピタキシャル層３に第２の導電型の半導体領域６
が設けられてｐｎ接合面７が形成される。
Description
【０００１】
【産業上の利用分野】本発明はサージ吸収用ダイオード
に関する。さらに詳しくは、二次降伏を利用してサージ
特性を向上せしめたサージ吸収用ダイオードに関する。
に関する。さらに詳しくは、二次降伏を利用してサージ
特性を向上せしめたサージ吸収用ダイオードに関する。
【０００２】
【従来の技術】サージ電圧吸収用素子として、従来、ツ
ェナーダイオードを用いる方法が一般に行われている。
たとえば、ツェナーダイオードを保護すべき電気回路の
入力側に逆方向に接続し、通常の信号の低電圧に対して
は高抵抗として働き、大きい電圧が印加されたときは、
ダイオードがツェナー降伏し、過電流はツェナーダイオ
ード側に流れるため、保護すべき電気回路または半導体
素子は大電流による破壊から保護される。
ェナーダイオードを用いる方法が一般に行われている。
たとえば、ツェナーダイオードを保護すべき電気回路の
入力側に逆方向に接続し、通常の信号の低電圧に対して
は高抵抗として働き、大きい電圧が印加されたときは、
ダイオードがツェナー降伏し、過電流はツェナーダイオ
ード側に流れるため、保護すべき電気回路または半導体
素子は大電流による破壊から保護される。
【０００３】ツェナーダイオードの一般的な製法とし
て、目標のツェナー電圧に対応した不純物濃度の半導体
基板を用いる方法、または半導体基板上に目標のツェナ
ー電圧に対応した不純物濃度の半導体結晶層をエピタキ
シャル成長する方法の２つの方法がある。
て、目標のツェナー電圧に対応した不純物濃度の半導体
基板を用いる方法、または半導体基板上に目標のツェナ
ー電圧に対応した不純物濃度の半導体結晶層をエピタキ
シャル成長する方法の２つの方法がある。
【０００４】前者の製法によってツェナーダイオードを
製造するばあい、図５に示されるように、厚さ 130μｍ
程度で、かつ、５〜 600ｍΩ・ｃｍ程度で目標のツェナ
ー電圧に対応した比抵抗のｎ型の半導体基板31内にボロ
ン、インジウムなどの不純物を拡散することによりｐ+
型拡散領域32を設け、ｐｎ接合面33を形成する。さら
に、半導体基板31表面に酸化ケイ素などからなる絶縁膜
34をＣＶＤ法などにより設けたのち、上部の電極を設け
るために絶縁膜34の一部にコンタクト孔35を開口する。
一方、下部の電極と半導体基板31とのオーミックコンタ
クトをうるために前記半導体基板31の下面全体にｎ+ 型
拡散層36を形成する。そののち、スパッタ法などにより
アルミニウムなどの金属を半導体基板31の上部のｐ+ 型
拡散領域32および下部のｎ+ 型拡散層36の表面にそれぞ
れ付着させることにより上部電極37および下部電極38を
設ける。最後に半導体基板31を各ダイオード素子ごとに
ダイシングし、ツェナーダイオード39をうる。この方法
は半導体基板での比抵抗のバラツキがツェナー特性に影
響するため、歩留りが低下し易い。
製造するばあい、図５に示されるように、厚さ 130μｍ
程度で、かつ、５〜 600ｍΩ・ｃｍ程度で目標のツェナ
ー電圧に対応した比抵抗のｎ型の半導体基板31内にボロ
ン、インジウムなどの不純物を拡散することによりｐ+
型拡散領域32を設け、ｐｎ接合面33を形成する。さら
に、半導体基板31表面に酸化ケイ素などからなる絶縁膜
34をＣＶＤ法などにより設けたのち、上部の電極を設け
るために絶縁膜34の一部にコンタクト孔35を開口する。
一方、下部の電極と半導体基板31とのオーミックコンタ
クトをうるために前記半導体基板31の下面全体にｎ+ 型
拡散層36を形成する。そののち、スパッタ法などにより
アルミニウムなどの金属を半導体基板31の上部のｐ+ 型
拡散領域32および下部のｎ+ 型拡散層36の表面にそれぞ
れ付着させることにより上部電極37および下部電極38を
設ける。最後に半導体基板31を各ダイオード素子ごとに
ダイシングし、ツェナーダイオード39をうる。この方法
は半導体基板での比抵抗のバラツキがツェナー特性に影
響するため、歩留りが低下し易い。
【０００５】一方、後者の製法によってツェナーダイオ
ードを製造するばあい、図６に示されるように、厚さ11
0 μｍで、かつ、１／1000〜20／1000Ω・ｃｍ程度の低
比抵抗のｎ+ 型の半導体基板40を用いる。半導体基板40
は電極とのオーミックコンタクトを考慮して1018ａｔｍ
／ｃｍ3 以上の不純物を含有する低比抵抗のものが選定
される。ついで半導体基板40の表面に５〜 600ｍΩ・ｃ
ｍ程度の目標のツェナー電圧に対応した比抵抗のｎ型の
半導体結晶層41を20μｍの厚さまでエピタキシャル成長
する。ついで前者の製法と同様にｐ+ 型拡散領域32、絶
縁膜34および上部電極37を設ける。また、半導体基板40
の裏面に直接金属を付着させて下部電極38を設けること
によりツェナーダイオード42をうる。
ードを製造するばあい、図６に示されるように、厚さ11
0 μｍで、かつ、１／1000〜20／1000Ω・ｃｍ程度の低
比抵抗のｎ+ 型の半導体基板40を用いる。半導体基板40
は電極とのオーミックコンタクトを考慮して1018ａｔｍ
／ｃｍ3 以上の不純物を含有する低比抵抗のものが選定
される。ついで半導体基板40の表面に５〜 600ｍΩ・ｃ
ｍ程度の目標のツェナー電圧に対応した比抵抗のｎ型の
半導体結晶層41を20μｍの厚さまでエピタキシャル成長
する。ついで前者の製法と同様にｐ+ 型拡散領域32、絶
縁膜34および上部電極37を設ける。また、半導体基板40
の裏面に直接金属を付着させて下部電極38を設けること
によりツェナーダイオード42をうる。
【０００６】
【発明が解決しようとする課題】叙上の２つの製法によ
って製造されたツェナーダイオードに逆電圧を印加し逆
電流を増していったときの電圧ＶＲと電流ＩＲの特性は
図７に示されるように、ダイオードによって定まるツェ
ナー降伏電圧で電流が流れ始め、ダイオードの破壊耐量
（許容損失点Ｃ）であるＩ2 ×Ｖ2 の入力により破壊す
る。したがってサージ電流の大きいノイズが入るとダイ
オードが容易に破壊され易いという問題がある。
って製造されたツェナーダイオードに逆電圧を印加し逆
電流を増していったときの電圧ＶＲと電流ＩＲの特性は
図７に示されるように、ダイオードによって定まるツェ
ナー降伏電圧で電流が流れ始め、ダイオードの破壊耐量
（許容損失点Ｃ）であるＩ2 ×Ｖ2 の入力により破壊す
る。したがってサージ電流の大きいノイズが入るとダイ
オードが容易に破壊され易いという問題がある。
【０００７】本発明では、かかる問題を解消し、ｐｎ接
合の二次降伏を利用してサージ電流を多く流せるように
し、耐サージ特性の向上を図ったサージ吸収用ダイオー
ドを提供することを目的とする。
合の二次降伏を利用してサージ電流を多く流せるように
し、耐サージ特性の向上を図ったサージ吸収用ダイオー
ドを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のサージ吸収用ダ
イオードは、半導体基板に設けられたｐｎ接合のツェナ
ー降伏を利用したサージ吸収用ダイオードであって、前
記ｐｎ接合の近傍に過電流による発熱部が設けられてな
ることを特徴とするものである。
イオードは、半導体基板に設けられたｐｎ接合のツェナ
ー降伏を利用したサージ吸収用ダイオードであって、前
記ｐｎ接合の近傍に過電流による発熱部が設けられてな
ることを特徴とするものである。
【０００９】また請求項２記載のサージ吸収用ダイオー
ドは第１の導電型の低比抵抗の半導体基板に第１の導電
型の高比抵抗の第１のエピタキシャル層が形成され、該
高比抵抗の第１のエピタキシャル層上に第１の導電型の
第２のエピタキシャル層が設けられ、第２のエピタキシ
ャル層に第２の導電型の半導体領域が設けられてｐｎ接
合が形成されてなるものである。
ドは第１の導電型の低比抵抗の半導体基板に第１の導電
型の高比抵抗の第１のエピタキシャル層が形成され、該
高比抵抗の第１のエピタキシャル層上に第１の導電型の
第２のエピタキシャル層が設けられ、第２のエピタキシ
ャル層に第２の導電型の半導体領域が設けられてｐｎ接
合が形成されてなるものである。
【００１０】
【作用】ツェナーダイオードはｐｎ接合部の温度が 300
℃程度になると二次降伏をし、図３に逆方向の電圧ＶＲ
と電流ＩＲの特性を示すように、ツェナー降伏電圧が約
Ｖ1 のところまで下がる。そのため、高いサージ電圧の
ノイズが入力されると、ツェナー降伏電圧ＶＺを超えて
電流が流れ始め、Ａの電力でｐｎ接合部の温度が上がっ
て二次降伏し、Ａ1 まで降伏電圧が下がる。その結果ダ
イオードに流れる電流はＩ1 まで流れることにより、許
容損失点Ｂ（Ｉ1 ×Ｖ1 ）が前述の許容損失点Ｃ（Ｉ2
×Ｖ2 ）と等しい破壊耐量の電力となる。そのため、二
次降伏によりツェナー降伏電圧が１／６になれば、許容
電流は６〜７倍となり、サージの大きい電流にも破壊に
強くなる。ｐｎ接合部の温度を上げるには、たとえば半
導体層の途中に通常のダイオード特性に影響を与えない
ような高比抵抗を設けることによりサージの入力により
抵抗損が発生し温度が上昇する。
℃程度になると二次降伏をし、図３に逆方向の電圧ＶＲ
と電流ＩＲの特性を示すように、ツェナー降伏電圧が約
Ｖ1 のところまで下がる。そのため、高いサージ電圧の
ノイズが入力されると、ツェナー降伏電圧ＶＺを超えて
電流が流れ始め、Ａの電力でｐｎ接合部の温度が上がっ
て二次降伏し、Ａ1 まで降伏電圧が下がる。その結果ダ
イオードに流れる電流はＩ1 まで流れることにより、許
容損失点Ｂ（Ｉ1 ×Ｖ1 ）が前述の許容損失点Ｃ（Ｉ2
×Ｖ2 ）と等しい破壊耐量の電力となる。そのため、二
次降伏によりツェナー降伏電圧が１／６になれば、許容
電流は６〜７倍となり、サージの大きい電流にも破壊に
強くなる。ｐｎ接合部の温度を上げるには、たとえば半
導体層の途中に通常のダイオード特性に影響を与えない
ような高比抵抗を設けることによりサージの入力により
抵抗損が発生し温度が上昇する。
【００１１】
【実施例】つぎに図面を参照しながら本発明について説
明する。図１は本発明のサージ吸収用ダイオードの一実
施例を示す断面説明図、図２は、本発明のサージ吸収用
ダイオードの一実施例の製法を示す工程断面説明図であ
る。
明する。図１は本発明のサージ吸収用ダイオードの一実
施例を示す断面説明図、図２は、本発明のサージ吸収用
ダイオードの一実施例の製法を示す工程断面説明図であ
る。
【００１２】図１において、１はたとえばシリコンなど
からなる80〜 100μｍ程度の厚さの半導体基板でたとえ
ば1018〜1019／ｃｍ3 程度の高濃度の不純物が含有さ
れ、たとえば１／1000〜20／1000Ω・ｃｍ程度の低比抵
抗の第１導電型であるｎ++型半導体基板である。半導体
基板１の上に比抵抗が５〜20Ω・ｃｍ程度の第１導電型
であるｎ型の第１のエピタキシャル（成長）層２が10〜
20μｍ程度に形成され、さらにその上に比抵抗が５〜 6
00ｍΩ・ｃｍ程度で目標のツェナー電圧に応じた比抵抗
のｎ+ 型の第２のエピタキシャル層３が形成され、第２
のエピタキシャル層の表面に酸化ケイ素などからなる絶
縁膜４が設けられ、該絶縁膜４の一部が目抜かれて開口
部５が形成され、開口部５の下方の第２のエピタキシャ
ル層３にイオン注入などにより第２の導電型であるｐ+
型の半導体領域６が設けられ、前記開口部５および半導
体基板１の裏面にそれぞれ上部電極８、下部電極９が設
けられてサージ吸収用のダイオードが構成されている。
からなる80〜 100μｍ程度の厚さの半導体基板でたとえ
ば1018〜1019／ｃｍ3 程度の高濃度の不純物が含有さ
れ、たとえば１／1000〜20／1000Ω・ｃｍ程度の低比抵
抗の第１導電型であるｎ++型半導体基板である。半導体
基板１の上に比抵抗が５〜20Ω・ｃｍ程度の第１導電型
であるｎ型の第１のエピタキシャル（成長）層２が10〜
20μｍ程度に形成され、さらにその上に比抵抗が５〜 6
00ｍΩ・ｃｍ程度で目標のツェナー電圧に応じた比抵抗
のｎ+ 型の第２のエピタキシャル層３が形成され、第２
のエピタキシャル層の表面に酸化ケイ素などからなる絶
縁膜４が設けられ、該絶縁膜４の一部が目抜かれて開口
部５が形成され、開口部５の下方の第２のエピタキシャ
ル層３にイオン注入などにより第２の導電型であるｐ+
型の半導体領域６が設けられ、前記開口部５および半導
体基板１の裏面にそれぞれ上部電極８、下部電極９が設
けられてサージ吸収用のダイオードが構成されている。
【００１３】本発明は、第１の導電型の第２のエピタキ
シャル層３および第２の導電型の半導体領域６によりｐ
ｎ接合面７が形成されると共に、その近くに高比抵抗の
第１エピタキシャル層２が設けられている。そのためサ
ージ電流が多く流れると高比抵抗のエピタキシャル層２
部で抵抗損が生じ温度が上昇する。その温度がｐｎ接合
面７に伝わり、ｐｎ接合部の温度が 300℃程度になると
二次降伏により図３に示すようにＡからＡ1 に移り降伏
電圧が低下する。そのため破壊に至るまでの流れうる電
流が増大し、サージの大電流に対しても耐えることがで
きる。
シャル層３および第２の導電型の半導体領域６によりｐ
ｎ接合面７が形成されると共に、その近くに高比抵抗の
第１エピタキシャル層２が設けられている。そのためサ
ージ電流が多く流れると高比抵抗のエピタキシャル層２
部で抵抗損が生じ温度が上昇する。その温度がｐｎ接合
面７に伝わり、ｐｎ接合部の温度が 300℃程度になると
二次降伏により図３に示すようにＡからＡ1 に移り降伏
電圧が低下する。そのため破壊に至るまでの流れうる電
流が増大し、サージの大電流に対しても耐えることがで
きる。
【００１４】本実施例では、ｐｎ接合を形成する第２の
エピタキシャル層３と半導体基板１とのあいだに高比抵
抗の第１のエピタキシャル層２を設けて発熱部とした
が、この例に限らず、半導体基板表面側に直列に設けら
れた抵抗体などのように、サージ電流が流れることによ
り温度が上昇し、ｐｎ接合面７の温度を上げることがで
きるものであれば、他の発熱部でもよい。
エピタキシャル層３と半導体基板１とのあいだに高比抵
抗の第１のエピタキシャル層２を設けて発熱部とした
が、この例に限らず、半導体基板表面側に直列に設けら
れた抵抗体などのように、サージ電流が流れることによ
り温度が上昇し、ｐｎ接合面７の温度を上げることがで
きるものであれば、他の発熱部でもよい。
【００１５】つぎに本発明のサージ吸収用ダイオードの
一実施例の製法について説明する。
一実施例の製法について説明する。
【００１６】図２（ａ）に示されるように、半導体基板
１としてアンチモン、ヒ素またはリンなどのＶ族の不純
物をきわめて高濃度、たとえば1018〜1019／ｃｍ3 程度
含有する、１／1000〜20／1000Ω・ｃｍの低比抵抗のｎ
++型の基板を採用する。その半導体基板１の表面に高比
抵抗の半導体結晶層である第１のエピタキシャル層２を
エピタキシャル成長する。具体例としてはたとえば、半
導体基板１を石英ベルジャ（図示せず）内に置き、成長
ガスであるトリクロルシラン（ＳｉＨＣｌ3 ）ガスおよ
びドーパントとしてのホスフィン（ＰＨ3 ）をキャリア
ガスの水素とともに水素 140ｓｌｍ、トリクロルシラン
15ｇ／ｍｉｎ、ホスフィン５ｓｃｃｍの割合で混合して
石英ベルジャの内部に導入し、約1130〜1150℃、約７分
間化学反応させ、堆積させることにより半導体基板１の
表面に、10Ω・ｃｍの高比抵抗のｎ型のシリコン結晶層
を10μｍエピタキシャル成長する。
１としてアンチモン、ヒ素またはリンなどのＶ族の不純
物をきわめて高濃度、たとえば1018〜1019／ｃｍ3 程度
含有する、１／1000〜20／1000Ω・ｃｍの低比抵抗のｎ
++型の基板を採用する。その半導体基板１の表面に高比
抵抗の半導体結晶層である第１のエピタキシャル層２を
エピタキシャル成長する。具体例としてはたとえば、半
導体基板１を石英ベルジャ（図示せず）内に置き、成長
ガスであるトリクロルシラン（ＳｉＨＣｌ3 ）ガスおよ
びドーパントとしてのホスフィン（ＰＨ3 ）をキャリア
ガスの水素とともに水素 140ｓｌｍ、トリクロルシラン
15ｇ／ｍｉｎ、ホスフィン５ｓｃｃｍの割合で混合して
石英ベルジャの内部に導入し、約1130〜1150℃、約７分
間化学反応させ、堆積させることにより半導体基板１の
表面に、10Ω・ｃｍの高比抵抗のｎ型のシリコン結晶層
を10μｍエピタキシャル成長する。
【００１７】つぎに、図２（ｂ）に示されるように、前
記第１のエピタキシャル層２の表面にツェナーダイオー
ドのｐｎ接合を形成するｎ+ 型の第２のエピタキシャル
層３を形成する。具体例としてたとえば、39Ｖのツェナ
ー降伏電圧をうるために、 0.1Ω・ｃｍ程度の比抵抗を
有し、20μｍ程度の厚さのｎ+ 型の第２のエピタキシャ
ル層３をエピタキシャル成長する。
記第１のエピタキシャル層２の表面にツェナーダイオー
ドのｐｎ接合を形成するｎ+ 型の第２のエピタキシャル
層３を形成する。具体例としてたとえば、39Ｖのツェナ
ー降伏電圧をうるために、 0.1Ω・ｃｍ程度の比抵抗を
有し、20μｍ程度の厚さのｎ+ 型の第２のエピタキシャ
ル層３をエピタキシャル成長する。
【００１８】つぎに、図２（ｃ）に示されるように、半
導体基板１の表面に、酸化法などにより酸化ケイ素から
なる絶縁膜４を設け、ついでフォトエッチングにより開
口部５を設ける。そののち、ボロンなどIII 族の不純物
を開口部５から前記第２のエピタキシャル層３内に選択
的に導入して第２の導電型（ｐ+ 型）の半導体領域６を
形成する。このようにして第２のエピタキシャル層３お
よび第２の導電型の半導体領域６の界面でツェナー特性
を有するｐｎ接合面７がえられる。
導体基板１の表面に、酸化法などにより酸化ケイ素から
なる絶縁膜４を設け、ついでフォトエッチングにより開
口部５を設ける。そののち、ボロンなどIII 族の不純物
を開口部５から前記第２のエピタキシャル層３内に選択
的に導入して第２の導電型（ｐ+ 型）の半導体領域６を
形成する。このようにして第２のエピタキシャル層３お
よび第２の導電型の半導体領域６の界面でツェナー特性
を有するｐｎ接合面７がえられる。
【００１９】最後に、半導体基板１上面の開口部５から
露出する部分および下面全体に、スパッタ法または金属
蒸着法などによりアルミニウムの単一層またはアルミニ
ウム、チタンおよび銀などの金属により電極８、９を設
ける。ついで各半導体チップごとにダイシングを行え
ば、図１に示されるサージ吸収用のダイオード10がえら
れる。
露出する部分および下面全体に、スパッタ法または金属
蒸着法などによりアルミニウムの単一層またはアルミニ
ウム、チタンおよび銀などの金属により電極８、９を設
ける。ついで各半導体チップごとにダイシングを行え
ば、図１に示されるサージ吸収用のダイオード10がえら
れる。
【００２０】本実施例によりえられたサージ吸収用ダイ
オードのサージ特性を従来品と比較して図４に示す。な
お、図４において本実施例のサージ特性が実線で、従来
品が破線で示されている。本実施例のダイオードと従来
品のダイオードにそれぞれ逆電圧ＶＲを印加するといず
れも約39Ｖでツェナー降伏し、電流が流れ始める。その
のち逆電圧を上げると従来品は破壊耐量（許容損失点
Ｄ）であるＩ3 ×Ｖ3 （Ｉ3 ＝0.18Ａ、Ｖ3 ＝48Ｖ）の
入力、つまり8.64Ｗの電力値で破壊する。一方、本実施
例のダイオードでは一旦Ｉ4 ×Ｖ4 （Ｉ4 ＝0.05Ａ、Ｖ
4 ＝49.5Ｖ）の入力点Ｅに至り、さらに、このときの電
力でｐｎ接合部の温度が上がって２次降伏し、電圧が下
がりつつ電流が多くなり、最終的に許容損失点Ｆで破壊
する。
オードのサージ特性を従来品と比較して図４に示す。な
お、図４において本実施例のサージ特性が実線で、従来
品が破線で示されている。本実施例のダイオードと従来
品のダイオードにそれぞれ逆電圧ＶＲを印加するといず
れも約39Ｖでツェナー降伏し、電流が流れ始める。その
のち逆電圧を上げると従来品は破壊耐量（許容損失点
Ｄ）であるＩ3 ×Ｖ3 （Ｉ3 ＝0.18Ａ、Ｖ3 ＝48Ｖ）の
入力、つまり8.64Ｗの電力値で破壊する。一方、本実施
例のダイオードでは一旦Ｉ4 ×Ｖ4 （Ｉ4 ＝0.05Ａ、Ｖ
4 ＝49.5Ｖ）の入力点Ｅに至り、さらに、このときの電
力でｐｎ接合部の温度が上がって２次降伏し、電圧が下
がりつつ電流が多くなり、最終的に許容損失点Ｆで破壊
する。
【００２１】許容損失点Ｆにおける電力Ｉ5 ×Ｖ5 （Ｉ
5 ＝ 1.2Ａ、Ｖ5 ＝ 7.5Ｖ）は従来品の破壊耐量とほぼ
同じ程度の９Ｗであるが、流れうる電流は従来品と比較
して６〜７倍に向上する。すなわち、高電流のサージに
対しても耐えうる。
5 ＝ 1.2Ａ、Ｖ5 ＝ 7.5Ｖ）は従来品の破壊耐量とほぼ
同じ程度の９Ｗであるが、流れうる電流は従来品と比較
して６〜７倍に向上する。すなわち、高電流のサージに
対しても耐えうる。
【００２２】叙上の製法によってえられるサージ吸収用
のダイオード10は、きわめて高濃度の半導体基板１を採
用しているため、下部電極９を設ける際にオーミックコ
ンタクトをうるために新たに不純物を拡散する必要がな
く、工程数を削減することができる。また、サージ吸収
用のダイオード10のツェナー特性は、第２のエピタキシ
ャル層３および第２の導電型の半導体領域６の不純物濃
度によって決定されるが、第２のエピタキシャル層３を
エピタキシャル成長により形成するため、材料シリコン
ウェハ面内の特性バラツキは非常に少なくなり、歩留ま
りが大幅に向上する。
のダイオード10は、きわめて高濃度の半導体基板１を採
用しているため、下部電極９を設ける際にオーミックコ
ンタクトをうるために新たに不純物を拡散する必要がな
く、工程数を削減することができる。また、サージ吸収
用のダイオード10のツェナー特性は、第２のエピタキシ
ャル層３および第２の導電型の半導体領域６の不純物濃
度によって決定されるが、第２のエピタキシャル層３を
エピタキシャル成長により形成するため、材料シリコン
ウェハ面内の特性バラツキは非常に少なくなり、歩留ま
りが大幅に向上する。
【００２３】なお、本実施例ではｎ+ 層内にｐ+ 層を形
成してｐｎ接合面を形成する例を示したが、それぞれ逆
の導電型に形成しても同様である。
成してｐｎ接合面を形成する例を示したが、それぞれ逆
の導電型に形成しても同様である。
【００２４】
【発明の効果】本発明によれば、ｐｎ接合の二次降伏を
積極的に利用しているため、耐圧の範囲内で大電流のサ
ージに耐えることができる。その結果耐サージ特性が大
幅に向上する。
積極的に利用しているため、耐圧の範囲内で大電流のサ
ージに耐えることができる。その結果耐サージ特性が大
幅に向上する。
【００２５】また、半導体基板として不純物濃度の高い
ものを用いることができ、下部電極を設ける際にオーミ
ックコンタクトをうるための不純物拡散工程が不要にな
り、工程数を削減することができる。その結果、製造コ
ストの低減を達成することができる。
ものを用いることができ、下部電極を設ける際にオーミ
ックコンタクトをうるための不純物拡散工程が不要にな
り、工程数を削減することができる。その結果、製造コ
ストの低減を達成することができる。
【図１】本発明のサージ吸収用ダイオードの一実施例を
示す断面説明図である。
示す断面説明図である。
【図２】本発明のサージ吸収用ダイオードの一実施例の
製法を示す工程断面説明図である。
製法を示す工程断面説明図である。
【図３】本発明のサージ吸収用ダイオードの二次降伏を
説明する電流電圧特性を示す図である。
説明する電流電圧特性を示す図である。
【図４】本発明のサージ吸収用ダイオードのサージ特性
を示す図である。
を示す図である。
【図５】従来のツェナーダイオードの一例を示す断面説
明図である。
明図である。
【図６】従来のツェナーダイオードの他の例を示す断面
説明図である。
説明図である。
【図７】従来のツェナーダイオードの電流電圧特性を示
す図である。
す図である。
１ 半導体基板 ２ 第１のエピタキシャル層 ３ 第２のエピタキシャル層 ６ 第２の導電型の半導体領域 ７ ｐｎ接合面 10 サージ吸収用のダイオード
Claims (2)
- 【請求項１】 半導体基板に設けられたｐｎ接合のツェ
ナー降伏を利用したサージ吸収用ダイオードであって、
前記ｐｎ接合の近傍に過電流による発熱部が設けられて
なるサージ吸収用ダイオード。 - 【請求項２】 第１の導電型の低比抵抗の半導体基板に
第１の導電型の高比抵抗の第１のエピタキシャル層が形
成され、該高比抵抗の第１のエピタキシャル層上に第１
の導電型の第２のエピタキシャル層が設けられ、第２の
エピタキシャル層に第２の導電型の半導体領域が設けら
れてｐｎ接合が形成されてなるサージ吸収用ダイオー
ド。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052204A JP2854212B2 (ja) | 1993-03-12 | 1993-03-12 | サージ吸収用ダイオード |
| US08/172,051 US5990534A (en) | 1993-03-12 | 1993-12-23 | Diode |
| DE4400438A DE4400438A1 (de) | 1993-03-12 | 1994-01-10 | Diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052204A JP2854212B2 (ja) | 1993-03-12 | 1993-03-12 | サージ吸収用ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268239A true JPH06268239A (ja) | 1994-09-22 |
| JP2854212B2 JP2854212B2 (ja) | 1999-02-03 |
Family
ID=12908253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5052204A Expired - Fee Related JP2854212B2 (ja) | 1993-03-12 | 1993-03-12 | サージ吸収用ダイオード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5990534A (ja) |
| JP (1) | JP2854212B2 (ja) |
| DE (1) | DE4400438A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737731B1 (en) * | 2000-06-26 | 2004-05-18 | Fairchild Semiconductor Corporation | Soft recovery power diode |
| DE10163484A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Zenerdiode, Zenerdiodenschaltung und Verfahren zur Herstellung einer Zenerdiode |
| US6791161B2 (en) * | 2002-04-08 | 2004-09-14 | Fabtech, Inc. | Precision Zener diodes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141596A (en) * | 1978-04-26 | 1979-11-02 | Nec Corp | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL301034A (ja) * | 1962-11-27 |
-
1993
- 1993-03-12 JP JP5052204A patent/JP2854212B2/ja not_active Expired - Fee Related
- 1993-12-23 US US08/172,051 patent/US5990534A/en not_active Expired - Fee Related
-
1994
- 1994-01-10 DE DE4400438A patent/DE4400438A1/de not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141596A (en) * | 1978-04-26 | 1979-11-02 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5990534A (en) | 1999-11-23 |
| JP2854212B2 (ja) | 1999-02-03 |
| DE4400438A1 (de) | 1994-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |