CN112713145A - 一种开关半导体器件及其制备方法、固态移相器 - Google Patents

一种开关半导体器件及其制备方法、固态移相器 Download PDF

Info

Publication number
CN112713145A
CN112713145A CN201911019107.XA CN201911019107A CN112713145A CN 112713145 A CN112713145 A CN 112713145A CN 201911019107 A CN201911019107 A CN 201911019107A CN 112713145 A CN112713145 A CN 112713145A
Authority
CN
China
Prior art keywords
semiconductor layer
layer
intrinsic
pin diode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911019107.XA
Other languages
English (en)
Inventor
周远涛
吴鸣
张鹏宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201911019107.XA priority Critical patent/CN112713145A/zh
Priority to EP20878129.4A priority patent/EP4036972A4/en
Priority to PCT/CN2020/123374 priority patent/WO2021078280A1/zh
Priority to KR1020227016894A priority patent/KR20220086635A/ko
Priority to JP2022524009A priority patent/JP7436648B2/ja
Publication of CN112713145A publication Critical patent/CN112713145A/zh
Priority to US17/727,258 priority patent/US20220247055A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/10—Auxiliary devices for switching or interrupting
    • H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P11/00—Apparatus or processes specially adapted for manufacturing waveguides or resonators, lines, or other devices of the waveguide type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
    • H01Q3/36—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/185—Phase-shifters using a diode or a gas filled discharge tube
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
    • H01Q3/36—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters
    • H01Q3/38—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters the phase-shifters being digital

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请提供了一种开关半导体器件及其制备方法、固态移相器，开关半导体器件包括堆叠的第一半导体层、本征层及第二半导体层；本征层的个数至少为两个；第二半导体的个数与本征层的个数一一对应，且每个第二半导体层层叠在对应的本征层背离第一半导体层的一面；第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管；且任意相邻的两个PIN二极管之间电隔离。通过采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度，并且整个开关半导体器件的结构紧凑，提高了集成度，降低了成本。

Description

一种开关半导体器件及其制备方法、固态移相器
技术领域
本申请涉及到二极管的技术领域，尤其涉及到一种开关半导体器件及其制备方法、固态移相器。
背景技术
业界主流的PIN二极管器件形态目前是分立器件，也即每个器件的封装内包含一只单PIN管芯。而采用分立器件实现线性度优化的目的，造成在器件成本、尺寸与元件匹配方面仍然有很多困难。同时采用PIN二极管串并接需要分立二极管元件具有准确匹配的参数，然而在实际中由于半导体工艺在批次间、晶圆间乃至晶圆尺寸内波动，其参数综合误差范围高达±20％，失配导致电路线性度改善的效果将会显著降低。
为方便用户实现简单的串并联连接，有厂家将两只PIN二极管的管芯封装在一个芯片封装内，可以有多种连接形式，包括共阳、共阴、串接等。而共阳和共阴连接又可以实现并联或反向串联，集成后的器件与使用两只单独的分立PIN二极管的现有技术相比没有实质改进。
发明内容
本申请提供了一种开关半导体器件及其制备方法、固态移相器，用以提高开关半导体器件的性能。
第一方面，提供了一种开关半导体器件，该开关半导体器件包括呈三明治结构堆叠的第一半导体层、本征层及第二半导体层；其中，所述本征层的个数至少为两个，所述至少两个本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；并且在设置第二半导体时，所述第二半导体的个数与所述本征层的个数一一对应，并且每个第二半导体层层叠在对应的本征层背离所述第一半导体层的一面；第一半导体层及第二半导体层的极性相反，如在第一半导体层为N+半导体层时，第二半导体层则为P+半导体层；在第一半导体层为P+半导体层时，第二半导体层则为N+半导体层。需要说明的是，在本申请提供的开关半导体器件中，包括至少两个PIN二极管，如上述的第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管；在本征层为至少两个时，对应的PIN二极管为两个，且任意相邻的两个PIN二极管之间电隔离。基于本申请提供的开关半导体器件，在外延本征层时、生长第一、第二半导体层时不会产生工艺差异，实现不同PIN二极管参数自匹配，能够实现两个PIN二极管的参数自匹配，从而改善线性度。并且整个开关半导体器件的结构紧凑，芯片封装面积更小，成本更低。
在一个具体的可实施方案中，每个第二半导体及其对应的本征层的形状均为中心对称的形状。
在一个具体的可实施方案中，第二半导体层及对应的本征层的形状相同，可为圆形、方形等对称图形。
在一个具体的可实施方案中，所述PIN二极管的个数至少为两个，且所述至少两个PIN二极管包括至少一个第一PIN二极管及至少一个第二PIN二极管。使得整个开关半导体器件的结构紧凑。
在一个具体的可实施方案中，每个第一PIN二极管的第一表面与每个第二PIN二极管的第二表面的面积比例为1：N，其中，N为大于或等于1的有理数；如1、2、3或5等不同的正有理数。所述第一表面为所述第一PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积；所述第二表面为所述第二PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积。通过设置的比例面积改善该半导体开关器件应用的电路的线性度。
在一个具体的可实施方案中，所述开关半导体器件还包括镶嵌在所述第一半导体层的第一绝缘层，且所述第一绝缘层电隔离任意相邻的PIN二极管。通过第一绝缘层电隔离相邻的PIN二极管。
在一个具体的可实施方案中，第一绝缘层所采用的材料可以为二氧化硅、氮化硅，也可以是其他的绝缘材料。通过设置的绝缘层保护半导体开关器件。
在一个具体的可实施方案中，还包括第二绝缘层，且所述第二绝缘层与所述第一绝缘层连接并包裹任意一个PIN二极管的本征层及第二半导体层的侧壁。提高了半导体开关器件的安全性。
在一个具体的可实施方案中，第一半导体层背离本征层的一面设置有背金层，该背金层可为钛镍金、钛铂金、钛金、铝材料，也可为其他材料。通过焊盘将PIN二极管与外部电连接。
第二方面，本申请提供了一种固态移相器，该固态移相器包括位于多个支路的上述任一项所述的开关半导体器件，每一支路上具有至少一个所述开关半导体器件，通过开通或关断所述开关半导体器件，使分别在所述多个支路上传输的射频信号之间产生相位差。通过使用的开关半导体器采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而改善固态移相器的效果。
第三方面，提供了一种大规模多输入多输出(Massive MIMO)天线阵列，该天线阵列包括上述的固态移相器和多个天线单元，所述固态移相器用于改变所述多个天线单元之间的相位关系。通过使用的固态移相器中的开关半导体器件采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而提高天线阵列的使用效果。
第四方面，提供了一种通信设备，该通信设备包括所述的大规模多输入多输出天线阵列和射频信号收发机，所述大规模多输入多输出天线阵列用于接收所述射频信号收发机发送的射频信号，或者，用于向所述射频信号收发机发送射频信号。通过采用上述的天线阵列，提高了通信设备的通信效果。
第五方面，提供了一种开关半导体器件制备方法，该制备方法包括以下步骤：
制备第一半导体层及本征层，且所述第一半导体层与所述本征层层叠；
在所述本征层背离所述第一半导体层的表面上形成第二半导体层；
刻蚀所述第二半导体层及所述本征层，形成至少两个本征层及与每个本征层对应的第二半导体层；其中，所述至少两个本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
且所述第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管；任意相邻的两个PIN二极管之间电隔离；其中，
所述第一半导体层为N+半导体层，且所述第二半导体层为P+半导体层；或，
所述第一半导体层为P+半导体层，且所述第二半导体层为N+半导体层。
在上述制备方法中，基于本申请提供的开关半导体器件，在外延本征层时、生长第一、第二半导体层时不会产生工艺差异，实现不同PIN二极管参数自匹配，能够实现两个PIN二极管的参数自匹配，从而改善线性度。并且整个开关半导体器件的结构紧凑，芯片封装面积更小，成本更低。
在一个具体的可实施方案中，所述任意相邻的两个PIN二极管之间电隔离具体为：在任意相邻的PIN二极管之间的间隙内填充第一绝缘层，且第一绝缘层将任意相邻的本征层电隔离；并将任意相邻的第二半导体层电隔离。通过设置的第一绝缘层电隔离相邻的PIN二极管。
在一个具体的可实施方案中，所述刻蚀形成的本征层及第二半导体层的形状均为中心对称的形状。
在一个具体的可实施方案中，所述第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管具体包括：
所述PIN二极管的个数至少为两个，且所述至少两个PIN二极管包括至少一个第一PIN二极管及至少一个第二PIN二极管。
在一个具体的可实施方案中，该制备方法还包括：每个第一PIN二极管的第一表面与每个第二PIN二极管的第二表面的面积比例为1：N，其中，
N为大于或等于1的有理数；
所述第一表面为所述第一PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积；
所述第二表面为所述第二PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积。
附图说明
图1a为本申请实施例提供的开关半导体器件的俯视图；
图1b为图1a中A-A处的剖视图；
图2a为单PIN管在正偏状态下谐波仿真电路；
图2b示出了本申请实施例中开关半导体器件在正偏状态下谐波仿真电路；
图3a示出了单PIN管在谐波平衡(Harmonic Balance)仿真结果；
图3b示出了单PIN管在二次谐波随正向偏置电流的变化趋势；
图4a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果；
图4b示出了本申请实施例的开关半导体器件在二次谐波随正向偏置电流的变化趋势；
图5a示出了单PIN管在反偏状态下谐波仿真电路；
图5b示出了本申请实施例中开关半导体器件在反偏状态下谐波仿真电路；
图6a示出了单PIN管在谐波平衡仿真结果；
图6b示出了单PIN管在二次谐波随反向偏置电压的变化趋势；
图7a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果；
图7b示出了本申请实施例的开关半导体器件在二次谐波随反向偏置电压的变化趋势；
图8示出了本申请实施例提供的开关半导体器件在正偏偏置电流失配情况下的谐波仿真电路；
图9示出了开关半导体器件在二次谐波随反向偏置电压的变化趋势；
图10示出了正偏偏置电流失配情况下，通过PIN结尺寸比例改善线性度的谐波仿真电路；
图11示出了正偏偏置电流失配Iratio＝1.1情况下，二次谐波随PIN结尺寸比例的变化趋势；
图12a～图12g为本申请实施例提供的一种开关半导体器件的制备流程图；
图13a～图13f为本申请实施例提供的另一种开关半导体器件的制备流程图；
图14a～14g为本申请实施例提供的第三种开关半导体器件的制备流程图；
图15为本申请实施例提供的另一种开关半导体器件的俯视图；
图16为本申请实施例提供的另一种开关半导体器件的俯视图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
为了方便理解本申请实施例提供的开关半导体器件，下面首先说明一下本申请实施例提供的开关半导体器件的应用场景，该开关半导体器件作为一个控制开关，应用于信号发射及接收的固态移相器中。
首先参考图1a及图1b，图1a示出了本申请实施例提供的开关半导体器件的俯视图，图1b示出了图1a中A-A处的剖视图。在本申请实施例中，开关半导体器件采用层叠的结构设置，并且形成了两个电隔离的PIN二极管。为了方便描述将两个PIN二极管分别命名为第一PIN二极管100和第二PIN二极管200。继续参考图1a及图1b，第一PIN二极管100及第二PIN二极管200均采用三明治结构堆叠；其中第一PIN二极管100包括：层叠的第一半导体层10、本征层以及第二半导体层a102。为方便描述将第一PIN二极管100的本征层命名为第一本征层103，由图1b可以看出，第一本征层103位于第一半导体层10和第二半导体层a102之间，第一半导体层10及第二半导体层a102为极性相反的两个半导体层，如第一半导体层10为P+半导体层，且第二半导体层a102为N+半导体层；或者，第一半导体层10为N+半导体层，且第二半导体层a102为P+半导体层。
继续参考图1b，第二PIN二极管200与第一PIN二极管100并排设置，第二PIN二极管200包括：呈三明治结构堆叠的第一半导体层10、本征层及第二半导体层b202，且本征层位于第一半导体层10及第二半导体层b202之间。为方便描述将第二PIN二极管200的本征层命名为第二本征层203。在形成本申请所述的开关半导体器件时，第二半导体层b202与第二半导体层a102的极性相同，且与第一半导体层10的极性相反，如第一半导体层10为P+半导体层，则第二半导体层b202为N+半导体层；或者，在第一半导体层10为N+半导体层时，则第二半导体层b202为P+半导体层。由图1b可以看出，第二PIN二极管200与第一PIN二极管100共用一个第一半导体层10，但第一本征层103与第二本征层203之间电隔离，第二半导体层a102与第二半导体层b202之间电隔离。
继续参考图1a及图1b，第一本征层103与第二本征层203位于同一层，且设置在第一半导体层10的同一表面，第二半导体层b202与第二半导体层a102位于同一层。其中，第一本征层103和第二本征层203具有相同的厚度，且使用的材料具有相同的掺杂浓度系数。在制备第一本征层103和第二本征层203时，第一本征层103和第二本征层203使用的材料具有相同的掺杂浓度，且掺杂浓度随本征层的厚度变化。
继续参考图1a及图1b，第一PIN二极管100的第二半导体层a102及对应的第一本征层103的形状为中心对称的圆形，第二PIN二极管200的第二半导体层b202及对应的第二本征层203的形状为中心对称的圆形。当然，图1a仅仅为一个示例，在本申请实施例提供的第一PIN二极管100及第二PIN二极管200中的第二半导体层a102、第二半导体层b202、第一本征层103、第二本征层203并不仅限于圆形，还可以为其他的中心对称的几何图形，如正方形、正多边形或者其他图形的中心对称图形。只需要满足第一PIN二极管100的第二半导体层a102及对应的第一本征层103的形状为中心对称形状，且第二半导体层a102及第一本征层103的形状及尺寸相同；第二PIN二极管200的第二半导体层b202及对应的第二本征层203的形状也为中心对称的形状，且第二半导体层b202及第二本征层203的形状及尺寸相同即可。应当理解的是，虽然图1a中示例了第二半导体层a102及第二半导体层b202为圆形，但是在本申请实施例中并不限定第二半导体层a102与第二半导体层b202的形状相同，如第二半导体层a102为圆形，第二半导体层b202为正方形；或者第二半导体层a102为正方形，第二半导体层b202为正五边形等不同的情况。
在第一PIN二极管100的第二半导体层a102及对应的第一本征层103的形状为中心对称形状，第二PIN二极管200的第二半导体层b202及对应的第二本征层203的形状也为中心对称的形状时，对应形成的第一PIN二极管100及第二PIN二极管200分别为中心对称的结构。
在具体设置第一本征层103及第二本征层203时，第一本征层103及第二本征层203位于第一半导体层10的同一表面。两个本征层均来自同一晶圆，从而消除了晶圆批次差异的影响。而现有技术中采用的晶圆的参数出现差异的原因包括批次间差异以及同批次但不同晶圆间的差异。传统方法无法保证芯片来自于同一批次的同一晶圆。即使采用了复杂昂贵的精确物料管控以遴选同一晶圆上的裸片，也无法克服同一晶圆上不同位置裸片之间差异，因此电路失配和性能降低无法避免。而在本申请中，并排的第一PIN二极管100及第二PIN二极管200中的晶圆来自于同一晶圆上。因此，可以降低晶圆批次间的差异以及晶圆间差异。
在制备PIN二极管时，由于半导体工艺波动具有随晶圆平面位置变化的特点，极易造成参数产生差异。在具体设置时，以图1a所示的半导体开关器件的放置方向为参考方向，第一本征层103、第二本征层203、第一半导体层10、第二半导体层a102及第二半导体层b202的竖直轴线为同一轴线。在晶圆本身因为半导体工艺非均匀性出现参数差异时，由于第一PIN二极管100及第二PIN二极管200采用中心对齐，因此第一PIN二极管100及第二PIN二极管200的工艺波动也是相同的，从而抵消了产生的参数差异，使得第一PIN二极管100和第二PIN二极管200参数保持一致，自动形成匹配，从而解决了第一PIN二极管100和第二PIN二极管200在匹配时的问题。
在第一PIN二极管100及第二PIN二极管200匹配时，可以采用不同的面积比例。对应到该开关半导体器件中时，该面积比例对应为第一表面及第二表面的面积比例，其中，第一表面为第一PIN二极管100的第二半导体层a102背离第一半导体层10的表面内所掺杂粒子的有效面积；其中，在第二半导体层a102为N+半导体层时，所掺杂粒子为N+粒子，在第二半导体层a102为P+半导体层时，所掺杂例子为P+粒子。第二表面为第二PIN二极管200的第二半导体层b202背离第一半导体层10的表面内所掺杂粒子的有效面积；其中，在第二半导体层b202为N+半导体层时，所掺杂粒子为N+粒子，在第二半导体层b202为P+半导体层时，所掺杂例子为P+粒子。第一表面与第二表面的比例为1：N，其中，N为大于或等于1的有理数，如1、2、3、5等不同的正有理数。为了方便理解，下面对第一PIN二极管100及第二PIN二极管200不同面积比例的情形进行仿真处理。
首先，针对第一PIN二极管100及第二PIN二极管200的面积比例为1：1的仿真。
在ADS软件中导入开关半导体器件的非线性模型，并采用谐波平衡(HarmonicBalance)仿真引擎对PIN结在正偏和反偏状态分别模拟得到其2阶、3阶、4阶和5阶等谐波非线性产物频谱。仿真设置为信号源单音2GHz 38dBm，输入输出阻抗均为50欧姆，正向偏置电流扫描范围为10mA～100mA，反向偏置电压扫描范围为50V～150V。首先针对正偏状态，如图2a及图2b所示，图2a示出了单PIN管在正偏状态下谐波仿真电路，图2b示出了本申请实施例中开关半导体器件在正偏状态下谐波仿真电路。在进行仿真后，得到图3a～图4b的仿真结构，其中，图3a示出了单PIN管在谐波平衡仿真结果，图3b示出了单PIN管在二次谐波随正向偏置电流的变化趋势。图4a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果，图4b示出了本申请实施例的开关半导体器件在二次谐波随正向偏置电流的变化趋势。对比图3a及图4a，同时，对比图3b及图4b，通过仿真结果的对比，表明了在理想情况下单PIN管和本申请实施例中的1:1面积的开关半导体器件的谐波非线性产物的抵消补偿效果。
对于反偏状态，如图5a及图5b，如图5a及图5b所示，图5a示出了单PIN管在反偏状态下谐波仿真电路，图5b示出了本申请实施例中开关半导体器件在反偏状态下谐波仿真电路。在进行仿真后，得到图6a～图7b的仿真结构，其中，图6a示出了单PIN管在谐波平衡仿真结果，图6b示出了单PIN管在二次谐波随反向偏置电压的变化趋势。图7a示出了本申请实施例的开关半导体器件在谐波平衡仿真结果，图7b示出了本申请实施例的开关半导体器件在二次谐波随反向偏置电压的变化趋势。对比图6a及图7a，以及图6b及图7b，由仿真结果可见，本申请实施例提供的开关半导体器件比单PIN管的偶次谐波特别是二阶谐波要低170～200dB，考虑到软件浮点计算四舍五入的误差，该结果意味着偶次谐波产物已完美抵消。受益与本申请实施例提供的第一PIN二极管100及第二PIN二极管200可实现参数完全匹配，本申请实施例提供的开关半导体器件与现有技术中的PIN管实现20dB改善，实现了非线性抵消的本质提升。
上述第一PIN二极管100及第二PIN二极管200的面积的特定比例可以在制造过程中被精确控制，该比例可以作为一个自由因子，调节器件的非线性补偿的系数，从而增加整个开关半导体器件在设计时的灵活度。在具体设置N值时，N值的确定取决于开关半导体器件的应用场景。具体的，N值是根据试验设计(DoE，Design of Experiments)实验数据最终确定的。通过设置合适的N值，能够在电路中其他部分的参数失配时，依然获得较好的线性度。
在开关半导体器件应用时，即使并排的第一PIN二极管100及第二PIN二极管200的参数完全匹配时，模块电路中的其他部分仍可能存在失配，从而导致由于第一PIN二极管100和第二PIN二极管200的参数完全匹配带来的线性度改善收益被降低。所谓的其他部分的适配包括电路版图的失配、表面贴装器件(SMD，Surface Mounted Devices)的失配和PIN结偏置电路的失配等。以PIN结偏置电路的电流失配为例，在先进设计系统(ADS，AdvancedDesign System)软件中仿真了该失配所导致的线性度改善收益被降低。如图8所示，图8示出了本申请实施例提供的开关半导体器件在正偏偏置电流失配情况下的谐波仿真电路，在仿真中PIN结偏置电流基准值设为10mA，但存在两只PIN二极管(第一PIN二极管100及第二PIN二极管200，且第一PIN二极管100与第二PIN二极管200的比例为1:1)偏置电流的比例差异(Iratio)，该仿真扫描的范围设置为1.0～2.0(Iratio的值)。如图9示出了开关半导体器件在二次谐波随反向偏置电压的变化趋势。在仿真时，当Iratio偏离1.0即存在偏置电流失配情况时，线性度改善收益会迅速降低。当Iratio＝1.1时，二阶谐波为-54dBm，虽然比10mA偏置单PIN管(即传统形式的单PIN管)的-45dB仍有近20dB的改善。但与Iratio＝1.0的理想匹配情况有较大差距。因此，在模块电路中其他部分的失配无法避免的情况下，可以主动地调节第一PIN二极管100与第二PIN二极管200的面积比例实现补偿。以正向偏置电流失配比例Iratio＝1.1为例，如图10所示，图10示出了正偏偏置电流失配情况下，通过PIN结尺寸比例改善线性度的谐波仿真电路。在ADS软件中仿真了扫描第一PIN二极管100与第二PIN二极管200的面积比例的二阶谐波变化趋势。如图11所示，在第一PIN二极管100与第二PIN二极管200的面积比例等于1.2左右时二阶谐波最优-dBm，比基准值-54dBm(面积比例等于1.0)改善5dB左右。从而改善了整个模块电路中的匹配效果。
在形成第一PIN二极管100及第二PIN二极管200时，第一PIN二极管100与第二PIN二极管200之间的距离为0.1-5000μm，以保证第一PIN二极管100与第二PIN二极管200之间的电隔离效果；其中，第一PIN二极管100与第二PIN二极管200之间的距离指的是第二半导体层a102与第二半导体层b202之间的最小距离，及第一本征层103与第二本征层203之间的最小距离。为了改善开关半导体器件中第一PIN二极管100与第二PIN二极管200之间的电隔离效果，本申请实施例提供的开关半导体器件还包括镶嵌在第一半导体层10的第一绝缘层40，第一绝缘层40电隔离任意相邻的PIN二极管。如图1b中所示，第一绝缘层40部分插入到第一半导体层10中，且插入的深度为h，h的尺寸可以为0-1000μm，如0μm、10μm、100μm、500μm、800μm、1000μm等不同深度，从而保证第一本征层103与第二本征层203之间的隔离。其中，第一绝缘层40的宽度d介于0.1-5000μm之间，如0.1μm、10μm、50μm、100μm、50μm、1000μm、3000μm、5000μm等不同的宽度。当然，第一绝缘层40为可选择的部件，可以选择设置，也可以不设置。
继续参考图1b，为保护开关半导体器件，本申请实施例提供的开关半导体器件还设置了第二绝缘层30，且第二绝缘层30与第一绝缘层40连接并包裹任意一个PIN二极管的本征层及第二半导体层的侧壁。在具体制备时，第一绝缘层40与第二绝缘层30可以为一体结构，也可以采用分体结构。在采用一体结构时，将第一绝缘层40与第二绝缘层30统称为绝缘层，绝缘层的材料可以采用不同的材质，如可以采用二氧化硅、或者二氧化硅和氮化硅制备而成，当然也可以采用其他的绝缘材料制备而成。在具体实施例中，绝缘层上可以开设窗口。在第一PIN二极管100及第二PIN二极管200的面积比例不同时，绝缘层对应第一PIN二极管100及第二PIN二极管200开窗的面积比例也不同。
在第一PIN二极管100及第二PIN二极管200与外部电路连接时，如图1b所示，第二半导体层a102背离第一本征层103的一面设置了第一焊盘101、第二半导体层b202背离第二本整成的一面设置了第二焊盘201，第一半导体层10背离第一本征层103及第二本征层203的一面设置了背金层20；第一焊盘101、第二焊盘201及背金层20作为电极引出，使得开关半导体器件形成共阴或共阳的三端口管芯，再经过封装工艺，最终形成整体三端口部件的产品形态。其中，第一焊盘101、第二焊盘201及背金层20可以采用钛镍金、钛铂金、钛金、铝材料制备而成，也可为其他导电材料制备而成。
当然，除了上述的基于三端口器件的结构，其他封装形式也可以采用，例如表贴(Surface Mount)型(如QFN、DFN)、倒装(Flip Chip)型和引脚(Beam Lead)型等封装形式，均可实现对第一PIN二极管100及第二PIN二极管200进行封装以及实现与外部的电连接。
通过上述描述可以看出，利用本申请实施例提供的开关半导体器件形成一个三端口器件结构，采用整体性的结构来说，通过采用第一PIN二极管100及第二PIN二极管200的并排设置方式，改善了第一PIN二极管100和第二PIN二极管200在匹配时的效果，同时，在采用这种整体集成的方式时，与现有技术中的分立型或多管芯元件相比，提高了集成度且降低了成本。
为了方便理解，本申请实施例还提供了开关半导体器件的制备方法。该制备方法包括以下步骤：
制备第一半导体层及本征层，且所述第一半导体层与所述本征层层叠；具体制备时，既可以首先制备第一半导体层，之后在第一半导体层的表面制备本征层；也可以制备本征层，之后在本征层的表面制备第一半导体层；
在本征层背离第一半导体层的表面上形成第二半导体层；
刻蚀第二半导体层及本征层，形成至少两个本征层及与每个本征层对应的第二半导体层；其中，至少两个本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
且第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管；任意相邻的两个PIN二极管之间电隔离；其中，
第一半导体层为N+半导体层，且第二半导体层为P+半导体层；或，
第一半导体层为P+半导体层，且第二半导体层为N+半导体层。
在第一半导体层10采用不同的层结构时，对应形成的开关半导体器件也不同，下面对应对其进行描述。
如图12a～图12g，以第一半导体为N+半导体为例。
步骤1：制备第一半导体层10；其中，第一半导体层10为N+半导体层；
具体的，如图12a所示，制备衬底采用N型晶圆。通过掺杂磷元素形成N+掺杂层，从而得到第一半导体层10。
步骤2：制备本征层50；
具体的，如图12b所示，通过化学气相沉积、扩散或者分子束外延等方式，形成一层低掺杂的单晶N型层的本征层50，本征层50的厚度需要精确控制。
步骤3:在第一本征层103上形成第二半导体层60；
具体的，如图12c所示，本征层50在高温下通过化学气相沉积法形成一层多晶硅，之后在高温下采用B2O3材料将硼元素扩散进晶圆形成P+掺杂层。或在本征层50上扩散或外延生长的方式形成第二半导体层60。由上述描述可以看出，第二半导体层60与第一半导体层10为相反的半导体层，其工艺实现方法可为但不限于扩散、外延生长。
步骤4：在本征层及第二半导体层中用刻蚀的方法开窗口；
具体的，如图12d所示，在本征层及第二半导体层中用刻蚀的方法开窗口70，且该窗口需略微过刻蚀第一半导体层10，过刻蚀第一半导体层10可为0-1000微米，刻蚀方式可为干法刻蚀也可为湿法刻蚀。本征层被该窗口分割成了第一本征层103及第二本征层203，而第二半导体层被窗口分割成了第二半导体层a102及第二半导体层b202。其中，第一半导体层10、第一本征层103及第二半导体层a102组成了第一PIN二极管；第一半导体层10、第二本征层203及第二半导体层b202组成了第二PIN二极管。且刻蚀的窗口应该保证第一PIN二极管与第二PIN二极管之间的电隔离。
步骤5：在窗口处淀积绝缘层；
具体的，如图12e所示，可用lift-off方式在窗口处淀积二氧化硅或氮化硅，也可用刷玻璃粉的方式形成绝缘层。该绝缘层包括隔离第一PIN二极管100与第二PIN二极管200的第一绝缘层40及用于保护第一PIN二极管100及第二PIN二极管200外露的侧壁的第二绝缘层30。
其中，步骤5为可选步骤，在本申请实施例提供的开关半导体中，并不必须设定绝缘层。
步骤6：在第二半导体层上方窗口淀积焊盘；
具体的，如图12f所示，采用蒸发、磁控溅射或电镀的方式沉积形成焊盘，并在氮气和氢气混合气体中高温下进行退火。其中第一PIN二极管对应的焊盘为第一焊盘101，第二PIN二极管对应的焊盘为第二焊盘201。
步骤7：在第一半导体层10底部淀积背金；
具体的，如图12g所示，开关半导体器件减薄后在第一半导体层10底部(背离本征层的一面)淀积钛镍金或钛金或铝或其他金属层，形成背金层20，在背金层20采用不同的材质时，其厚度可以选择不同的厚度，如采用钛的厚度为0-500纳米，采用镍的厚度为0-100纳米，采用金的厚度为0-500微米。
应当理解的是，上述具体的制备方法仅针对Si工艺的开关半导体器件的制备流程进行举例，不限定具体的半导体材料(比如GaAs、GaN、SiC)及具体的掺杂材料(如磷)等细节。
通过上述描述可以看出，制备出的开关半导体器件通过采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。并且整个开关半导体器件的结构紧凑，芯片封装面积更小，成本更低。另外，本申请的PIN二极管外延本征层时、生长第一、第二半导体层时不会产生工艺差异，实现两只PIN二极管参数自匹配，从而改善线性度。进而改善固态移相器的效果。相比与现有技术中的PIN管工艺稍微复杂，对工艺设备参数有一定要求。本申请PIN二极管的工艺方案相对于现有技术更简单，能与单PIN管的生产工艺相兼容，生产成本更低，同样能够达到改进PIN二极管及固态移相器的线性度的目的。
如图13a～图13f所示，本申请实施例还提供了另外一种半导体制备方法，具体包括：
以第一半导体为N+半导体为例。
步骤1：制备第一半导体层10；其中，第一半导体层10为N+半导体层；
具体的，如图13a所示，制备衬底采用N型晶圆。通过掺杂磷元素形成N+掺杂层，从而得到第一半导体层10。
步骤2：在第一半导体层10的表面上沉积绝缘层；在绝缘层上开设预留PIN管窗口；
具体的，如图13b所示，在晶圆顶层，采用热化学气相沉积法形成较厚的二氧化硅绝缘层。采用掩膜和光刻胶，在需要形成本征层的区域，有选择性地除去二氧化硅打开窗口。在图13b中，形成两个窗口，两个窗口分别用于容纳第一PIN二极管及第二PIN二极管，并且绝缘层划分为用于隔离第一PIN二极管与第二PIN二极管的第一绝缘层40及用于保护第一PIN二极管及第二PIN二极管外露的侧壁的第二绝缘层30。
步骤3：在窗口内制备本征层；
具体的，如图14c所示，lift-off后，在晶圆顶层，通过化学气相沉积、扩散或者分子束外延等方式，在绝缘层的两个窗口内分别形成一层低掺杂的单晶N型层的本征层。本征层的厚度需要精确控制。其中，与第一PIN二极管对应的本征层为第一本征层103，与第二PIN二极管对应的本征层为第二本征层203。
步骤4:在本征层上形成第二半导体层；
具体的，如图13d所示，lift-off后，本征层(第一本征层103及第二本征层203)在高温下通过化学气相沉积法形成一层多晶硅，之后在高温下采用B2O3材料将硼元素扩散进晶圆形成P+掺杂层。或在本征层(第一本征层103及第二本征层203)上扩散或外延生长的方式形成第二半导体层。且第二半导体层与第一半导体层10为相反的半导体层，其工艺实现方法可为但不限于扩散、外延生长；其中，与第一PIN二极管对应的第二半导体层为第二半导体层a102，与第二PIN二极管对应的半导体层为第二半导体层b202。
步骤5：在第二半导体层上方窗口淀积焊盘；
具体的，如图13e所示，采用蒸发、磁控溅射或电镀的方式沉积形成第一焊盘101和第二焊盘201，并在氮气和氢气混合气体中高温下进行退火。其中，第一焊盘101沉积在第二半导体层a102背离第一本征层103的一面，第二焊盘201沉积在第二半导体层b202背离第二本征层203的一面。
步骤6：在第一半导体层10底部淀积背金；
具体的，如图13f所示，开关半导体器件减薄后在第一半导体层10底部(背离本征层的一面)淀积钛镍金或钛金或铝或其他金属层，形成背金层20，在背金层20采用不同的材质时，其厚度可以选择不同的厚度，如采用钛的厚度为0-500纳米，采用镍的厚度为0-100纳米，采用金的厚度为0-500微米。
应当理解的是，上述具体的制备方法仅针对Si工艺的开关半导体器件的制备流程进行举例，不限定具体的半导体材料(比如GaAs、GaN、SiC)及具体的掺杂材料(如磷)等细节。
为了方便理解，下面以图14a～图14g所示的开关半导体器件为例的制备方法对其再次详细说明。
以第一半导体为N+半导体为例。
步骤1：制备第一半导体层10；其中，第一半导体层10为N+半导体层；
具体的，如图14a所示，制备衬底采用N型晶圆。通过掺杂磷元素形成N+掺杂层，从而得到第一半导体层10。
步骤2：在第一半导体层10的表面上沉积本征层50；
具体的，如图14b所示，在晶圆顶层，通过化学气相沉积、扩散或者分子束外延等方式，在绝缘层窗口内形成一层低掺杂的单晶N型层的本征层50。本征层50的厚度需要精确控制。
步骤3:在本征层50上形成第二半导体层60；
具体的，如图14c所示，本征层50在高温下通过化学气相沉积法形成一层多晶硅，之后在高温下采用B2O3材料将硼元素扩散进晶圆形成P+掺杂层。或在本征层50上扩散、外延生长或离子注入的方式形成第二半导体层60。由上述描述可以看出，第二半导体层60与第一半导体层10为相反的半导体层，其工艺实现方法可为但不限于扩散、外延生长。
步骤4：用lift-off后刻蚀的方式在第二半导体层60及本征层50上开设窗口70，形成第一PIN二极管和第二PIN二极管；
具体的，如图14d所示，lift-off后在窗口处刻蚀第二半导体层及本征层(本征层可为过刻蚀，过刻蚀深度为0-1000μm)，刻蚀方式可为干法刻蚀也可为湿法刻蚀。本征层被该窗口70分割成了第一本征层103及第二本征层203，而第二半导体层被该窗口70分割成了第二半导体层a102及第二半导体层b202。其中，第一半导体层10、第一本征层103及第二半导体层a102组成了第一PIN二极管；第一半导体层10、第二本征层203及第二半导体层b202组成了第二PIN二极管。且刻蚀的窗口70应该保证第一PIN二极管100与第二PIN二极管200之间的电隔离。
步骤5：在开关半导体器件表面形成绝缘层80，之后在两个PIN管表面通过lift-off后刻蚀的方式在第一PIN二极管及第二PIN二极管表面开设预留焊盘的窗口；
具体的，如图14e所示，用热氧化或化学气相沉积的方式在开关半导体器件的表面形成绝缘层80，之后在两个PIN二极管表面通过lift-off后刻蚀的方式在第一PIN二极管及第二PIN二极管表面开设预留淀积焊盘的窗口。该绝缘层成分可为SiO2、Si3N4或多层结构SiO2和Si3N4。
其中，步骤5为可选步骤，在本申请实施例提供的开关半导体中，并不必须设定绝缘层。
步骤6：在第一PIN二极管及第二PIN二极管上方窗口淀积焊盘；
具体的，如图14f所示，lift-off后采用蒸发、磁控溅射或电镀的方式沉积在第一PIN二极管及第二PIN二极管表面形成第一焊盘101和第二焊盘201，并在氮气和氢气混合气体中高温下进行退火。
步骤7：在第一半导体层10底部淀积背金；
具体的，如图14g所示，开关半导体器件减薄后在第一半导体层10底部(背离本征层的一面)淀积钛镍金或钛金或铝或其他金属层，形成背金层20，在背金层20采用不同的材质时，其厚度可以选择不同的厚度，如采用钛的厚度为0-500纳米，采用镍的厚度为0-100纳米，采用金的厚度为0-500微米。
应当理解的是，上述具体的制备方法仅针对Si工艺的开关半导体器件的制备流程进行举例，不限定具体的半导体材料(比如GaAs、GaN、SiC)及具体的掺杂材料(如磷)等细节。
在上述制备方法中，在具体制备第一PIN二极管及第二PIN二极管时，每个第一PIN二极管的第一表面与每个第二PIN二极管的第二表面的面积比例为1：N，其中，N为大于或等于1的有理数；第一表面为第一PIN二极管的第二半导体层背离第一半导体层的表面内所掺杂粒子的有效面积；第二表面为第二PIN二极管的第二半导体层背离第一半导体层的表面内所掺杂粒子的有效面积。具体的可以参考上述图2中的相关描述。
由上述具体的制备方法可以看出，利用本申请实施例提供的开关半导体器件形成一个三端口器件结构，采用整体性的结构来说，通过采用第一PIN二极管及第二PIN二极管的并排设置的方式，改善了第一PIN二极管和第二PIN二极管在匹配时的效果，同时，在采用这种整体集成的方式时，与现有技术中的分立型或多管芯元件相比，提高了集成度从而降低了成本。
此外，本申请还提供了一种固态移相器，该固态移相器包括位于多个支路的上述任一项所述的开关半导体器件，每一支路上具有至少一个所述开关半导体器件，在采用两个或两个以上的开关半导体器件时，两个或两个以上的开关半导体器件可以串联、并联或者部分串联部分并联，在此不做具体限定。并且通过开通或关断所述开关半导体器件，使分别在所述多个支路上传输的射频信号之间产生相位差。通过使用的开关半导体器采用两个PIN二极管中心对准的几何对称图形，实现两只PIN二极管参数自匹配，从而改善线性度。进而改善固态移相器的效果。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，本申请的保护范围也可是多个阵列结构的PIN二极管。在采用多个阵列结构的PIN二极管时，通过在第一半导体层的同一表面上设置至少两个本征层，并且在每个本征层上设置第二半导体层；其中，至少两个本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；第二半导体层与本征层的个数一一对应，且每个对应的第二半导体层及本征层与第一半导体层组成一个PIN二极管。
此外，本申请实施例还提供了一种大规模多输入多输出(Massive MIMO)天线阵列，该天线阵列包括上述的固态移相器和多个天线单元，所述固态移相器用于改变所述多个天线单元之间的相位关系。通过使用的固态移相器中的开关半导体器件采用两或多个PIN二极管中心对准的几何对称图形，实现多个PIN二极管参数自匹配，从而改善线性度。进而提高天线阵列的使用效果。该PIN二极管可为阵列模式，如2个，4个，8个及多个PIN二极管的集成，其俯视图如图15所示。图15为四PIN二级管模式，其中a和d、b和c开口面积相等，且a和b、d和c开口面积比为1：N，N为正实数；图16为八PIN二级管模式，其中a和d、b和c、e和h、f和g开口面积相等，且a和b、d和c、e和f、h和g开口面积比为1：N，N为正实数。
本申请实施例提供了一种通信设备，该通信设备包括所述的大规模多输入多输出天线阵列和射频信号收发机，所述大规模多输入多输出天线阵列用于接收所述射频信号收发机发送的射频信号，或者，用于向所述射频信号收发机发送射频信号。通过采用上述的天线阵列，提高了通信设备的通信效果。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种开关半导体器件，其特征在于，包括呈三明治结构堆叠的第一半导体层、本征层及第二半导体层；其中，所述本征层的个数至少为两个，所述至少两个本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
所述第二半导体的个数与所述本征层的个数一一对应，且每个第二半导体层层叠在对应的本征层背离所述第一半导体层的一面；
所述第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管；且任意相邻的两个PIN二极管之间电隔离；其中，
所述第一半导体层为N+半导体层，且所述第二半导体层为P+半导体层；或，
所述第一半导体层为P+半导体层，且所述第二半导体层为N+半导体层。
2.根据权利要求1所述的开关半导体器件，其特征在于，每个第二半导体层及其对应的本征层的形状均为中心对称的形状。
3.根据权利要求1所述的开关半导体器件，其特征在于，所述PIN二极管的个数至少为两个，且所述至少两个PIN二极管包括至少一个第一PIN二极管及至少一个第二PIN二极管。
4.根据权利要求1或2所述的开关半导体器件，其特征在于，每个第一PIN二极管的第一表面与每个第二PIN二极管的第二表面的面积比例为1：N，其中，
N为大于或等于1的有理数；
所述第一表面为所述第一PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积；
所述第二表面为所述第二PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积。
5.根据权利要求1～4任一项所述的开关半导体器件，其特征在于，所述开关半导体器件还包括镶嵌在所述第一半导体层的第一绝缘层，且所述第一绝缘层电隔离任意相邻的PIN二极管。
6.根据权利要求5所述的开关半导体器件，其特征在于，还包括第二绝缘层，且所述第二绝缘层与所述第一绝缘层连接并包裹任意一个PIN二极管的本征层及第二半导体层的侧壁。
7.一种固态移相器，其特征在于，包括位于多个支路上的多个如权利要求1～6任一项所述的开关半导体器件，每一支路上具有至少一个所述开关半导体器件，通过开通或关断所述开关半导体器件，使分别在所述多个支路上传输的射频信号之间产生相位差。
8.一种大规模多输入多输出(Massive MIMO)天线阵列，其特征在于，包括如权利要求7所述的固态移相器和多个天线单元，所述固态移相器用于改变所述多个天线单元之间的相位关系。
9.一种通信设备，其特征在于，包括权利要求8所述的大规模多输入多输出天线阵列和射频信号收发机，所述大规模多输入多输出天线阵列用于接收所述射频信号收发机发送的射频信号，或者，用于向所述射频信号收发机发送射频信号。
10.一种开关半导体器件制备方法，其特征在于，包括：
制备第一半导体层及本征层，且所述第一半导体层与所述本征层层叠；
在所述本征层背离所述第一半导体层的表面上形成第二半导体层；
刻蚀所述第二半导体层及所述本征层，形成至少两个本征层及与每个本征层对应的第二半导体层；其中，所述至少两个本征层具有相同的厚度，且使用的材料具有相同的掺杂浓度系数；
且所述第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管；任意相邻的两个PIN二极管之间电隔离；其中，
所述第一半导体层为N+半导体层，且所述第二半导体层为P+半导体层；或，
所述第一半导体层为P+半导体层，且所述第二半导体层为N+半导体层。
11.如权利要求10所述的制备方法，其特征在于，所述任意相邻的两个PIN二极管之间电隔离具体为：
在任意相邻的PIN二极管之间的间隙内填充第一绝缘层，且第一绝缘层将任意相邻的本征层电隔离；并将任意相邻的第二半导体层电隔离。
12.如权利要求11所述的制备方法，其特征在于，所述刻蚀形成的本征层及第二半导体层的形状均为中心对称的形状。
13.如权利要求11所述的制备方法，其特征在于，所述第一半导体层与每个第一本征层及每个第二半导体层形成一个PIN二极管具体包括：
所述PIN二极管的个数至少为两个，且所述至少两个PIN二极管包括至少一个第一PIN二极管及至少一个第二PIN二极管。
14.如权利要求13所述的制备方法，其特征在于，每个第一PIN二极管的第一表面与每个第二PIN二极管的第二表面的面积比例为1：N，其中，
N为大于或等于1的有理数；
所述第一表面为所述第一PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积；
所述第二表面为所述第二PIN二极管的第二半导体层背离所述第一半导体层的表面内所掺杂粒子的有效面积。
CN201911019107.XA 2019-10-24 2019-10-24 一种开关半导体器件及其制备方法、固态移相器 Pending CN112713145A (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201911019107.XA CN112713145A (zh) 2019-10-24 2019-10-24 一种开关半导体器件及其制备方法、固态移相器
EP20878129.4A EP4036972A4 (en) 2019-10-24 2020-10-23 SEMICONDUCTOR SWITCHING DEVICE AND METHOD OF FABRICATION THEREOF, AND SEMICONDUCTOR PHASE SHIFTER
PCT/CN2020/123374 WO2021078280A1 (zh) 2019-10-24 2020-10-23 一种开关半导体器件及其制备方法、固态移相器
KR1020227016894A KR20220086635A (ko) 2019-10-24 2020-10-23 반도체 스위치 장치, 이의 제조 방법 및 고체 상태 위상 시프터
JP2022524009A JP7436648B2 (ja) 2019-10-24 2020-10-23 半導体スイッチデバイス、その製造方法、およびソリッドステート移相器
US17/727,258 US20220247055A1 (en) 2019-10-24 2022-04-22 Semiconductor Switch Device, Manufacturing Method Thereof, and Solid-State Phase Shifter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911019107.XA CN112713145A (zh) 2019-10-24 2019-10-24 一种开关半导体器件及其制备方法、固态移相器

Publications (1)

Publication Number Publication Date
CN112713145A true CN112713145A (zh) 2021-04-27

Family

ID=75540349

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911019107.XA Pending CN112713145A (zh) 2019-10-24 2019-10-24 一种开关半导体器件及其制备方法、固态移相器

Country Status (6)

Country Link
US (1) US20220247055A1 (zh)
EP (1) EP4036972A4 (zh)
JP (1) JP7436648B2 (zh)
KR (1) KR20220086635A (zh)
CN (1) CN112713145A (zh)
WO (1) WO2021078280A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327617A (zh) * 1999-10-18 2001-12-19 日本板硝子株式会社 受光器件阵列和受光器件阵列芯片
CN103066072A (zh) * 2011-10-18 2013-04-24 上海华虹Nec电子有限公司 Pin二极管阵列结构及其制造方法
CN109742161A (zh) * 2018-09-30 2019-05-10 华为技术有限公司 一种开关半导体器件及其制备方法、固态移相器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014658A (ja) 2002-06-05 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
KR100747657B1 (ko) * 2006-10-26 2007-08-08 삼성전자주식회사 매크로 및 마이크로 주파수 튜닝이 가능한 반도체 소자 및이를 갖는 안테나와 주파수 튜닝 회로
US7916529B2 (en) * 2009-02-13 2011-03-29 Spansion Llc Pin diode device and architecture
FR2981200B1 (fr) 2011-10-10 2017-01-13 Centre Nat De La Rech Scient (Cnrs) Cellule monolithique de circuit integre et notamment cellule de commutation monolithique
CN205122584U (zh) * 2015-06-15 2016-03-30 常州银河世纪微电子有限公司 一种开关二极管阵列
CN107731818B (zh) * 2017-10-18 2024-05-14 马鞍山市槟城电子有限公司 瞬态抑制二极管芯片结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327617A (zh) * 1999-10-18 2001-12-19 日本板硝子株式会社 受光器件阵列和受光器件阵列芯片
CN103066072A (zh) * 2011-10-18 2013-04-24 上海华虹Nec电子有限公司 Pin二极管阵列结构及其制造方法
CN109742161A (zh) * 2018-09-30 2019-05-10 华为技术有限公司 一种开关半导体器件及其制备方法、固态移相器

Also Published As

Publication number Publication date
EP4036972A1 (en) 2022-08-03
KR20220086635A (ko) 2022-06-23
EP4036972A4 (en) 2022-11-02
JP2023500610A (ja) 2023-01-10
WO2021078280A1 (zh) 2021-04-29
JP7436648B2 (ja) 2024-02-21
US20220247055A1 (en) 2022-08-04

Similar Documents

Publication Publication Date Title
US8823146B1 (en) Semiconductor structure having silicon devices, column III-nitride devices, and column III-non-nitride or column II-VI devices
US20150079738A1 (en) Method for producing trench high electron mobility devices
US10312360B2 (en) Method for producing trench high electron mobility devices
JP6949115B2 (ja) 半導体デバイス及びその製造方法
WO2015088674A1 (en) Methods and structures for forming microstrip transmission lines on thin silicon on insulator (soi) wafers
CN108541335A (zh) 工程化衬底上的宽带隙器件集成电路架构
US11929364B2 (en) Parasitic capacitance reduction in GaN devices
US11949024B2 (en) Semiconductor switch device and preparation method thereof, and solid-state phase shifter
JPS63108709A (ja) 半導体装置およびその製造方法
KR101377165B1 (ko) 직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법
CN112713145A (zh) 一种开关半导体器件及其制备方法、固态移相器
US20110188533A1 (en) Integrated rare earth devices
KR100961548B1 (ko) 수평형 ｐ-ｉ-ｎ 다이오드의 제조 방법
KR20220050761A (ko) 〈111〉 결정 방위를 가지는 벌크 반도체 기판을 활용하는 디바이스 집적 방식들
US7507643B2 (en) Method for manufacturing semiconductor substrate, method for manufacturing semiconductor device, and semiconductor device
JPH07326737A (ja) インピーダンス線路、フィルタ素子、遅延素子および半導体装置
US20080197443A1 (en) Semiconductor Substrate Comprising a Pn-Junction and Method For Producing Said Substrate
KR102322540B1 (ko) InP 기판을 이용한 소자 제조 방법
JP2009130084A (ja) 半導体装置
JP2000183076A (ja) 半導体装置およびその製造方法
JPH02135755A (ja) 誘電体分離基板及び半導体装置
KR0146659B1 (ko) 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법
JP2007194294A (ja) 半導体装置
CN108701648A (zh) 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构
JPH02156546A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination