JP2008227113A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】耐電圧およびサージ耐量が向上し、順方向電圧降下を抑えた半導体装置を提供する。
【解決手段】高濃度Ｎ型シリコン基板１０１の上に形成する低濃度Ｎ型エピタキシャル層１０２の表面にＰ型ガードリング層１０３を形成し、Ｐ型ガードリング層１０３の内周縁と外周縁に沿って形成する一対のトレンチが低濃度Ｎ型エピタキシャル層１０２の表面から高濃度Ｎ型シリコン基板１０１にまで達することで、Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２とのＰＮ接合面を容易にピンチオフでき、低濃度Ｎ型エピタキシャル層１０２を薄くできる。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に整流に用いられるショットキー接合を含む半導体装置の技術に係るものである。

一般にショットキーバリア半導体装置は、シリコン半導体基板と金属層との接触により形成されるショットキー接合の界面に形成されるショットキー障壁により整流作用を有し、広く用いられている半導体装置である。

従来のショットキーバリア半導体装置はプレーナ型の構造となっており、基板表面のフラットな面にショットキー接合が形成される。また、このショットキー接合面の周辺部には電界が集中し、逆方向電流の増大や逆方向サージに対する弱体化が起きることから、対策としてショットキー接合面の周辺部にはガードリングを設けてＰＮ接合領域を形成している。

このようなショットキーバリア半導体は、ガードリングにて形成するＰＮ接合の降伏電圧をショットキー接合面のそれよりも低く設定することによって、デバイス全体が持つ耐圧特性（逆方向阻止電圧）をＰＮ接合の降伏電圧にて決定している。

この従来のショットキーバリア半導体装置には、ガードリングと略同心にガードリングを貫くように凹部を形成してガードリングに掛かる電界を緩和することで、耐圧特性を向上させ、さらにはこの電界緩和の効果を利用して順方向電圧降下特性を改善するものが有った（例えば、特許文献１参照）。

図６は従来のショットキーバリア半導体装置を示すものであり、図６（ａ）はショットキーバリア半導体装置の半導体層上のショットキーメタルを除去した状態を示す上面図であり、図６（ｂ）はショットキーバリア半導体装置の断面を示し、図６（ａ）に示すＢ−Ｂ線に沿った要部断面図である。

図６において、４０１はＮ＋型シリコン基板、４０２はＮ−型エピタキシャル層、４０３はＰ＋型ガードリング層、４０４はシリコン酸化膜、４０５はＮ型ポリシリコン、４０６はショットキーメタルを各々示している。

図６に示すように、ショットキーバリア半導体装置は、Ｎ＋型シリコン基板４０１上にエピタキシャル成長によりＮ−型エピタキシャル層４０２を形成し、Ｎ−型エピタキシャル層４０２の表面にショットキーメタル４０６を形成し、Ｎ−型エピタキシャル層４０２とショットキーメタル４０６との接合面にショットキー接合面（素子活性領域）を形成し、ショットキー接合面の周囲を囲むようにその周縁部に沿ってＰ＋型ガードリング層４０３を形成している。

このＰ＋型ガードリング層４０３を貫いて形成する環状の凹部は、幅がＰ＋型ガードリング層４０３の幅よりも狭く、深さが少なくともＮ＋型シリコン基板４０１に達する。この環状の凹部の表面にはシリコン酸化膜４０４を形成しており、シリコン酸化膜４０４は環状の凹部からＰ＋型ガードリング層４０３およびＮ−型エピタキシャル層４０２の表面へ延在している。

凹部にはシリコン酸化膜４０４を介してＮ型ポリシリコン４０５を充填しており、いわゆる金属−酸化物−半導体構造（ＭＯＳ構造／Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ構造）を形成しており、凹部を使って形成することからトレンチＭＯＳ構造と呼ばれる。ショットキーメタル４０６は、Ｎ−型エピタキシャル層４０２とＰ＋型ガードリング層４０３との各表面を覆ってＮ型ポリシリコン４０５の表面に掛かるように延在している。

このような構成のショットキーバリア半導体装置では、ショットキーメタル４０６に接続されたＰ＋型ガードリング層４０３の下方領域において、Ｎ＋型シリコン基板４０１とＮ−エピタキシャル層４０２との界面上に凹部（トレンチＭＯＳ構造部）との境界をなす稜線（Ｘ部）が形成される。このため、上述のショットキーバリア半導体装置では、逆方向電圧の印加時に稜線（Ｘ部）の近傍で電界集中が起きる。

この稜線（Ｘ部）の近傍で起きる電界集中の現象は、凹部（トレンチＭＯＳ構造部）が存在しない場合と比べると、Ｐ＋型ガードリング層４０３とＮ−エピタキシャル層４０２との接合面であるＰＮ接合面にかかる電界強度を軽減する結果をもたらす。

従って、従来と同じ逆方向電圧を印加した場合には、Ｐ＋型ガードリング層４０３とＮ−エピタキシャル層４０２とのＰＮ接合面からＮ−エピタキシャル層４０２の層内へ拡がる空乏層の伸びを抑えることができ、ＰＮ接合面からＮ＋型シリコン基板４０１とＮ−型エピタキシャル層４０２との界面へ伸びる空乏層の距離を小さくできる。

このため、Ｐ＋型ガードリング層４０３とＮ−エピタキシャル層４０２とのＰＮ接合面からＮ−エピタキシャル層４０２とＮ＋型シリコン基板との界面までの距離と、前記ＰＮ接合面から伸びる空乏層が前記界面へ達するパンチスルーとの関係で決定される耐電圧を向上させることができる。

また、従来と同じ耐電圧に設定する場合には、上述の空乏層の伸びを抑制する効果によって向上できる耐電圧の分だけ（空乏層の伸びを抑えた分だけ）、Ｎ−型エピタキシャル層４０２の厚みを削減することが可能であり、素子が持つシリーズ抵抗成分を低減させることができるので、順方向電圧降下を低減向上させることができる。
特開平９−２６０６８８号公報

しかしながら、従来の構成では、電界集中が上述した稜線（Ｘ部）の近傍で起きるので、稜線（Ｘ部）から離れる程に電界緩和の効果を及ぼし難くなる。例えば図６（ｂ）に示すように、Ｎ−型エピタキシャル層４０２とのＰＮ接合面をなすＰ＋型ガードリング層４０３の外側面において、Ｎ＋型シリコン基板４０１に対向する底部面から側面に掛かる曲率部は、凹部の有無に係らず、元来電界が集中する部分であるが、稜線（Ｘ部）から離れた位置にあることで、電界緩和の効果を得ることが難しい。

従って、Ｐ＋型ガードリング層４０３とＮ−型エピタキシャル層４０２とのＰＮ接合面からＮ−型シリコン層４０２の層内へ拡がる空乏層は、ＰＮ接合面の曲率部からＮ＋型シリコン基板４０１側へ向けて拡がる成分の伸張が、稜線（Ｘ部）の直上のＰＮ接合面からＮ＋型シリコン基板４０１側へ向けて拡がる成分の伸張よりも大きく成る。この現象が、上述のパンチスルーとの関係で決定される耐電圧を向上させる上でボトルネックになっていた。

本発明は、上記の課題を解決するものであり、逆方向電圧の印加時に、ＰＮ接合面から拡がる空乏層を均一に伸張させることで、従来のものよりも耐電圧が向上し、さらには順方向電圧印加時の電圧降下をも従来のものよりも低減可能な半導体装置およびその製造方法を提供することを目的とする。

上記の課題を解決するために、本発明の半導体装置は、半導体基板が、基層の上に同じ導電型の低濃度エピタキシャル層を形成し、前記低濃度エピタキシャル層に異なる導電型のガードリング層を層表面から層内に延在して環状に形成してなり、前記半導体基板に設ける凹部に前記凹部内面に形成する絶縁皮膜を介してショットキーメタルとオーミックコンタクトを得る導電体を充填してなるトレンチを有し、前記ガードリング層の外周縁と内周縁とに沿って環状をなす一対の前記トレンチを前記低濃度エピタキシャル層の層表面から前記基層に達するまで形成し、半導体基板の一方の主面に形成する前記ショットキーメタルが前記トレンチと前記ガードリング層と前記ガードリング層によって囲まれる前記低濃度エピタキシャル層に接合することを特徴とする。

上記の構成により、ガードリング層と低濃度エピタキシャル層とのＰＮ接合面が環状平面をなして外周縁と内周縁をトレンチで絶縁されるので、ＰＮ接合面が曲率部を含まず、ＰＮ接合面から基層に向けて低濃度エピタキシャルの層内に略均一に空乏層が拡がる。ガードリング層の下方領域において、基層と低濃度エピタキシャル層との界面上にトレンチに沿った稜線が形成され、対向する稜線から主として相互に近付く方向に空乏層が拡がり、互いの稜線間の距離を所定の範囲に設定することで空乏層同士が繋がって一体と成り、ガードリング層と低濃度エピタキシャル層とのＰＮ接合面をピンチオフする。従って、ＰＮ接合面にかかる電界を緩和することができ、ＰＮ接合面から基層へ向けて広がる空乏層の伸びが小さく、且つ均一化できるので、耐電圧が向上する。

また、前記ガードリング層は、前記トレンチの相互間に挟まれる内周縁から外周縁までの距離が５μｍ以下であることが好ましく、逆方向電圧の印加時にガードリング層と低濃度エピタキシャル層とのＰＮ接合面を容易にピンチオフさせることができる。

また、前記ガードリング層の両側に配置する前記トレンチを第１のトレンチとして、前記ガードリング層を両側の前記トレンチの間で分割する単数または複数の第２のトレンチを前記ガードリング層の層表面から前記基層に達するまで形成しても良く、トレンチの相互間の距離を拡げることなくガードリング層と低濃度エピタキシャル層とのＰＮ接合面の面積を拡大出来る。

また、前記第２のトレンチにて、前記第１のトレンチの相互間に挟まれる前記ガードリング層を等間隔に分割しても良く、電界と電流との偏りを防ぐことができる。
また、前記基層と前記低濃度エピタキシャル層との層間に同じ導電型の半導体層を形成しても良く、逆方向電圧の印加時に、ガードリング層と低濃度エピタキシャル層とのＰＮ接合面をより容易にピンチオフさせることができる。

また、前記トレンチの絶縁皮膜の終端部はテーパー状に形成することが好ましく、絶縁皮膜の終端部に電界が集中することを防止できる。

以上のように、本発明によれば、ガードリング層と低濃度エピタキシャル層とのＰＮ接合面に曲率部が存在せず、ＰＮ接合面から基層に向けて低濃度エピタキシャルの層内に略均一に空乏層が拡がり、ガードリング層の下方領域においてトレンチ間で空乏層が繋がってガードリング層と低濃度エピタキシャル層とのＰＮ接合面をピンチオフすることで、ＰＮ接合面にかかる電界を緩和し、ＰＮ接合面から基層へ向けて広がる空乏層の伸びを小さく、且つ均一化することができ、高耐圧で耐サージ性が高く、且つ順方向電流に伴う電圧降下を抑えることが可能である。

以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるショットキーバリア半導体装置を示すものであり、図１（ａ）はショットキーバリア半導体装置のショットキーメタルを除去した状態を示す上面図であり、図１（ｂ）はショットキーバリア半導体装置の断面を示し、図１（ａ）に示すＡ−Ａ線に沿った要部断面図である。

図１において、１０１は高濃度Ｎ型シリコン基板、１０２は低濃度Ｎ型エピタキシャル層、１０３は高濃度Ｐ型ガードリング層、１０４はトレンチ、１０４ａは凹部、１０４ｂはシリコン酸化膜、１０４ｃはＮ型ポリシリコン、１０５はショットキーメタルを各々示している。

図１（ａ）、（ｂ）に示すように、ショットキーバリア半導体装置は、半導体基板の基層をなす高濃度Ｎ型シリコン基板１０１の上に高濃度Ｎ型シリコン基板１０１よりもドーパント濃度が低濃度な低濃度Ｎ型エピタキシャル層１０２を形成し、低濃度Ｎ型エピタキシャル層１０２に層表面から層内に延在する環状の高濃度Ｐ型ガードリング層１０３を形成している。

低濃度Ｎ型エピタキシャル層１０２には、ガードリング層１０３の外周縁と内周縁とに沿って二つの環状の凹部１０４ａを同心状に形成しており、各環状の凹部１０４ａは低濃度Ｎ型エピタキシャル層１０２の層表面から高濃度Ｎ型シリコン基板１０１まで達している。各凹部１０４ａの内部には、内面に形成した絶縁皮膜であるシリコン酸化膜１０４ｂを介して、Ｎ型ポリシリコン１０４ｃを充填しており、凹部１０４ａとシリコン酸化膜１０４ｂとＮ型ポリシリコン１０４ｃとでトレンチ１０４を形成している。外側のトレンチ１０４のシリコン酸化膜１０４ｂは外周部が凹部１０４ａの外周縁から周辺の低濃度Ｎ型エピタキシャル層１０２の表面へ延在している。

半導体基板の一側の主面に配置するショットキーメタル１０５は、内側の環状の凹部１０４ａに囲まれた低濃度Ｎ型エピタキシャル層１０２の表面、内側および外側のトレンチ１０４および高濃度Ｐ型ガードリング層１０３を覆って形成しており、その外周部が外側のトレンチ１０４において低濃度Ｎ型エピタキシャル層１０２の上に広がるシリコン酸化膜１０４ｂの上まで延在している。

上記の構成によれば、高濃度Ｐ型ガードリング層１０３の外周縁と内周縁とに沿ってガードリング層１０３を挟む様にトレンチ１０４を形成し、高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との界面で形成されるＰＮ接合面が、低濃度Ｎ型エピタキシャル層１０２と高濃度Ｎ型シリコン基板１０１との界面と平行な環状平面をなし、環状平面の端部をなす外周縁と内周縁とが共にトレンチ１０４のシリコン酸化膜１０４ｂで他の部分と絶縁されて隔てられているので、ＰＮ接合面は曲率部、つまり図６（ｂ）で示した従来のような曲率部を含まない。

よって、逆方向電圧の印加時には、両側のトレンチ１０４と高濃度Ｐ型ガードリング層１０３と高濃度Ｎ型シリコン基板１０１とで閉じられた部分の低濃度Ｎ型エピタキシャル層１０２の層内へ、高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との界面をなすＰＮ接合面から低濃度Ｎ型エピタキシャル層１０２と高濃度Ｎ型シリコン基板１０１との界面へ向けて略均一に空乏層が拡がる。また、Ｎ型ポリシリコン１０４ｃはショットキーメタル１０５にオーミック接続されているので、Ｎ型ポリシリコン１０４ｃからシリコン酸化膜１０４ｂを介して低濃度Ｎ型エピタキシャル層１０２にも電界が生じ、上述の閉じられた部分の低濃度Ｎ型エピタキシャル層１０２の層内へトレンチ１０４のシリコン酸化膜１０４ｂとの界面からも空乏層が拡がる。

このような構成の半導体装置においても、ショットキーメタル１０５に接続された高濃度Ｐ型ガードリング層１０３の下方領域において、高濃度Ｎ型シリコン基板１０１と低濃度Ｎ型エピタキシャル層１０２との界面上に凹部１０４ａとの境界をなす稜線（Ｙ部）が形成され、逆方向電圧の印加時に稜線（Ｙ部）の近傍で電界集中が起きる。

しかし、本発明では高濃度Ｐ型ガードリング層１０３の内周側に隣接するトレンチ１０４に沿った稜線（Ｙ部）と、高濃度Ｐ型ガードリング層１０３の外周側に隣接するトレンチ１０４に沿った稜線（Ｙ部）との一対が存在し、各々の稜線（Ｙ部）から主として相互に近付く方向に空乏層が拡がり合うので、互いの稜線（Ｙ部）間の距離を所定の範囲に設定することで空乏層同士が繋がって一体と成る。この現象によって、高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との界面で形成されるＰＮ接合面がピンチオフされることになる。

従って、従来の構成のものよりも、ＰＮ接合面にかかる電界を緩和することができ、ＰＮ接合面から高濃度Ｎ型シリコン基板１０１へ向けて広がる空乏層の伸びが小さく、且つ均一化できるので、ＰＮ接合面から低濃度Ｎ型エピタキシャル層１０２と高濃度Ｎ型シリコン基板１０１との界面までの距離と、前記ＰＮ接合面から伸びる空乏層が前記界面へ達するパンチスルーとの関係で決定される耐電圧が従来よりもさらに向上する。

また、従来と同様の耐電圧を設定する場合には、従来のものよりもＰＮ接合面から低濃度Ｎ型エピタキシャル層１０２と高濃度Ｎ型シリコン基板１０１との界面へ向けた空乏層の伸張が小さくなるので、その相当分だけ低濃度Ｎ型エピタキシャル層１０２の厚みを薄くしてシリーズ抵抗成分を低減することが可能となり、順方向電圧の印加時の電圧降下を従来よりもさらに削減することが可能である。

図３は、本発明の実施の形態１において、両側のトレンチ１０４に挟まれる高濃度Ｐ型ガードリング層１０３の幅と耐圧特性との相関を示している。図３より明らかなように、高濃度Ｐ型ガードリング層１０３の幅に相当する両側のトレンチ１０４の間の距離、つまり一対の稜線（Ｙ部）間の距離を５μｍ以下に設定すると、耐圧特性向上の効果を得られることがわかり、３μｍ以下の幅に設定すればより好ましい効果が得られることがわかる。従って、両側のトレンチ１０４に挟まれる高濃度Ｐ型ガードリング層１０３の幅は５μｍ以下で、好ましくは３μｍ以下とすれば良い。

ここで、例えば、耐電圧が４５Ｖ（４０Ｖ保証）程度のものとすると、高濃度Ｎ型シリコン基板１０１のドーパントを砒素とし、ドーパント濃度は１×１０^１９個／ｃｍ^−３程度、厚みは２００μｍ程度が各々好ましく、低濃度Ｎ型エピタキシャル層１０２のドーパントは燐とし、濃度は１×１０^１５個／ｃｍ^−３程度、厚みは１．８μｍ（仕上がり厚）が好ましく、高濃度Ｐ型ガードリング層１０３のドーパントはボロンとし、表面近傍のドーパント濃度は１×１０^１７個／ｃｍ^−３程度、拡散深さは１．０μｍ程度が好ましく、凹部１０４ａの幅は１．０μｍ程度が好ましく、凹部１０４ａ内面に形成するシリコン酸化膜１０４ｂの厚みは０．３μｍ程度が好ましく、凹部１０４ａの内部に充填するＮ型ポリシリコン１０４ｃのドーパントは燐とし、ドーパント濃度は１×１０^１７個／ｃｍ^−３程度が好ましく、ショットキーメタル１０５はチタン、モリブデン、クロム等の金属を用いるのが好ましい。

図１（ｃ）、（ｄ）は、トレンチ１０４の凹部１０４ａの内面に形成したシリコン酸化膜１０４ｂの終端部分の断面構造図である。図１（ｃ）に示すように、凹部１０４ａの内面に形成したシリコン酸化膜１０４ｂが凹部１０４ａの側壁部に終端部を持つ場合は、凹部１０４ａの側壁に沿う形で終端部をテーパー形状にすると良い。図１の（ｄ）に示すように、凹部１０４ａの内面に形成したシリコン酸化膜１０４ｂが高濃度Ｐ型ガードリング層１０３の表面上、もしくは低濃度Ｎ型エピタキシャル層１０２の表面上まで延在し、そこに終端部を持つ場合は、各層の表面上に沿う形で終端部をテーパー形状にすると良い。このように終端部をテーパー形状にすることで、シリコン酸化膜１０４ｂの終端部とショットキー接合部との接点にかかる電界集中を緩和して、逆方向漏れ電流の増加やサージ耐量の低化を防ぐことができるのでより好ましい構成となる。

尚、本実施の形態では凹部１０４ａ内に充填するものをＮ型ポリシリコン１０４ｃとしたが、ショットキーメタル１０５とオーミックコンタクトを得られる導電体であれば、例えばＡｌやＴｉやＣｒやＭｏなどの単一あるいはこれらを含む合金としても良い。

本発明の半導体装置の製造方法を図２に基づいて説明する。図２は本発明の実施の形態１に係る半導体装置の製造過程の主な工程終了時点の断面を示している。図２において、１０１は高濃度Ｎ型シリコン基板、１０２は低濃度Ｎ型エピタキシャル層、１０３は高濃度Ｐ型ガードリング層、１０４はトレンチ、１０４ａは凹部、１０４ｂはシリコン酸化膜、１０４ｃはＮ型ポリシリコン、１０５はショットキーメタル、３０７はレジスト膜、３０８はＰ型ドーパント注入層、３１１は酸化ポリシリコン層を各々示している。

図２（ａ）は初期酸化工程を示し、その終了時点の断面を示すものである。半導体基板の基層をなす高濃度Ｎ型シリコン基板１０１はＮ型ドーパントである砒素をドーパントとするものである。この高濃度Ｎ型シリコン基板１０１上にＮ型ドーパントである燐をドーパントとする低濃度Ｎ型エピタキシャル層１０２をエピタキシャル生長により形成する。低濃度Ｎ型エピタキシャル層１０２は高濃度Ｎ型シリコン基板１０１よりもドーパント濃度が低濃度である。低濃度Ｎ型エピタキシャル層１０２の表面上には１１００℃の熱酸化によってシリコン酸化膜１０４ｂを形成する。

図２（ｂ）は、凹部形成工程を示し、その終了時点の断面を示すものである。初期酸化工程の後に、シリコン酸化膜１０４ｂを選択的エッチング除去し、高濃度Ｐ型ガードリング層１０３の形成予定部の外周縁と内周縁とに接する位置で、かつ凹部１０４ａの形成予定部に対応する部分のシリコン酸化膜１０４ｂに窓を形成する。残されたシリコン酸化膜１０４ｂをマスクとしてドライエッチング法にて低濃度Ｎ型エピタキシャル層１０２の層表面から高濃度Ｎ型シリコン基板１０１にまで達する一対の環状の凹部１０４ａを形成する。

図２（ｃ）は、凹部内面酸化工程を示し、その終了時点の断面を示すものである。凹部形成工程の後に、９５０℃の熱酸化によって各々の環状の凹部１０４ａの内面に露出する低濃度Ｎ型エピタキシャル層１０２および高濃度Ｎ型シリコン基板１０１の表面にもシリコン酸化膜１０４ｂを形成する。

図２（ｄ）は、ポリシリコン形成工程を示し、その終了時点の断面を示すものである。凹部内面酸化工程の後に、ＣＶＤ法にて各々の凹部１０４ａの内部にＮ型ドーパントである燐をドーピングされたＮ型ポリシリコン１０４ｃを堆積充填する。

図２（ｅ）は、ガードリングイオン注入工程を示し、その終了時点の断面を示すものである。ポリシリコン形成工程の後に、凹部１０４ａの開口を含む一方の主面の全面をレジスト膜３０７で覆い、両側を凹部１０４ａに挟まれた高濃度Ｐ型ガードリング層１０３の形成予定部に対応する部分において膜３０７にフォトリソグラフィーによって環状に窓を形成する。残されたレジスト膜３０７をマスクとしてシリコン酸化膜１０４ｂに選択的エッチング除去を施し、高濃度Ｐ型ガードリング層１０３の形成予定部に対応する低濃度Ｎ型エピタキシャル層１０２を露出させる。露出した低濃度Ｎ型エピタキシャル層１０２に、Ｐ型ドーパントであるボロンを、ドーズ量１×１０^１３個／ｃｍ^−３程度で、注入エネルギー１００ＫｅＶ程度としてイオン注入し、Ｐ型ドーパント注入層３０８を形成する。

図２（ｆ）は、ガードリング拡散工程を示し、その終了時点の断面を示すものである。ガードリングイオン注入工程の後に、レジスト膜３０７を除去して１１００℃の熱処理を施し、Ｐ型ドーパント注入層３０８をドライブ拡散して低濃度Ｎ型エピタキシャル層１０２の表面から層内へ延在する高濃度Ｐ型ガードリング層１０３を形成する。

尚、この工程で高濃度Ｐ型ガードリング層１０３の表面は熱処理によって再度シリコン酸化膜１０４ｂで覆われる。また、Ｐ型ドーパント注入層３０８はシリコン酸化膜１０４ｂ（凹部１０４ａの内面に形成された部分）で囲まれているので、深さ方向へのみドライブ拡散され、高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との界面で形成されるＰＮ接合面はフラットな面となる。

さらに、Ｎ型ポリシリコン１０４ｃはバルクシリコンに比べて結晶性が低く、酸化速度が速くなるので、その表面から０．３μｍ程度の深さの酸化ポリシリコン３１１が形成される。

図２（ｇ）は、コンタクト領域形成工程を示し、その終了時点の断面を示すものである。ガードリング拡散工程の後に、外側のトレンチ１０４の開口における酸化ポリシリコン３１１の外周縁を境として、その内側域にある酸化ポリシリコン３１１およびシリコン酸化膜１０４ｂとに選択的エッチング除去を施し、低濃度Ｎ型エピタキシャル層１０２の上のシリコン酸化膜１０４ｂと高濃度Ｐ型ガードリング層１０３の上のシリコン酸化膜１０４ｂと凹部１０４ａの開口に形成された酸化ポリシリコン３１１とを除去して、Ｎ型ポリシリコン１０４ｃと高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２を露出させる。

この際に、酸化ポリシリコン３１１はバルクシリコンを熱酸化して形成したシリコン酸化膜１０４ｂよりも結晶性が低く、エッチング速度が速くなる。凹部１０４ａの内面に形成されたシリコン酸化膜１０４ｂは、図２（ｃ）に示したように、バルクシリコンである低濃度Ｎ型エピタキシャル層１０２から形成されたシリコン酸化膜１０４ｂである。よって、凹部１０４ａの内部の酸化ポリシリコン３１１のエッチング速度が凹部１０４ａの内面のシリコン酸化膜１０４ｂよりも速くなる。

ここで、上述のガードリング拡散工程で加えられた熱履歴によってシリコン酸化膜１０４ｂと酸化ポリシリコン３１１との界面の明確性が失われており、酸化ポリシリコン３１１と熱履歴の影響によりシリコン酸化膜１０４ｂは、凹部１０４ａの開口に近い程にそのエッチング速度が速くなり、凹部の開口から深く（遠く）なる程に酸化ポリシリコン３１１と熱履歴の影響が和らいでエッチング速度が遅くなる。

よって、上述の選択的エッチング除去によってＮ型ポリシリコン１０４ｃと高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との表面を露出させると、図１（ｃ）に示したような、シリコン酸化膜１０４ｂの終端部が凹部１０４ａの側壁に沿う形でテーパー状になる。

なお、図１の（ｄ）に示したように、低濃度Ｎ型エピタキシャル層１０２の表面上にシリコン酸化膜１０４の終端部を形成する場合には、凹部１０４ａの周辺の低濃度Ｎ型エピタキシャル層１０２の表面に熱酸化により形成したシリコン酸化膜１０４ｂに、ＣＶＤ法によって燐をドープした酸化膜であるＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）を形成し、燐濃度が高い程にエッチング速度が速くなることを利用する選択的エッチングを施すことで、低濃度Ｎ型エピタキシャル層１０２の表面上に形成するシリコン酸化膜１０４ｂの終端部をテーパー状に形成する。

図２（ｈ）は、ショットキーメタル形成工程を示し、その終了時点の断面を示すものである。コンタクト領域形成工程の後に、半導体基板の一方の主面側に、ショットキーメタル１０５を電子ビーム蒸着により被着させる。ショットキーメタル１０５は、コンタクト領域形成工程における選択的エッチング除去によりシリコン酸化膜１０４ｂから露出した範囲、つまりトレンチ１０４の開口におけるＮ型ポリシリコン１０４ｃとシリコン酸化膜１０４ｂの表面、高濃度Ｐ型ガードリング層１０３の表面、低濃度Ｎ型エピタキシャル層１０２の表面を覆うとともに周囲のシリコン酸化膜１０４ｂの上まで延在させる。

尚、この後、ショットキーメタル１０５を覆う表面電極（図示せず）を蒸着にて形成し、高濃度Ｎ型シリコン基板１０１を研削研磨にて厚み調整の上、半導体基板の他方の主面である高濃度Ｎ型シリコン基板１０１の表面に裏面電極（図示せず）をメタライズ形成する。
（実施の形態２）
図４は、本発明の実施の形態２におけるショットキーバリア半導体装置を示す要部断面である。図４において、１０６は第２のトレンチ、１０６ａは凹部、１０６ｂはシリコン酸化膜、１０６ｃはＮ型ポリシリコンを示しており、図１と同じ構成要素については同じ符号を用いてその説明を省略する。

図４において、ショットキーバリア半導体装置は、両側の一対の環状のトレンチ１０４の間に挟まれたガードリング層１０３を分割して配置する別途の環状のトレンチ１０６を設けている。本実施の形態２ではガードリング層１０３の両側に配置する一対のトレンチ１０４を第１のトレンチと称し、中間に位置するトレンチ１０６を第２のトレンチと称する。

第２のトレンチ１０６は高濃度Ｐ型ガードリング層１０３を分割する環状の凹部１０６ａを有し、凹部１０６ａはガードリング層１０３の層表面から高濃度Ｎ型シリコン基板１０１にまで達する。凹部１０６ａの内部には、Ｎ型ポリシリコン１０６ｃがシリコン酸化膜１０６ｂを介して充填してある。その他の構成は図１と同様である。

このため、本実施の形態２では、第１のトレンチ１０４の間に、高濃度Ｐ型ガードリング層１０３を分割して高濃度Ｎ型シリコン基板１０１まで達する第２のトレンチ１０６を新たに形成したことで、ショットキーメタル１０５に接続された高濃度Ｐ型ガードリング層１０３の下方領域において、高濃度Ｎ型シリコン基板１０１と低濃度Ｎ型エピタキシャル層１０２との界面上に凹部１０６ａとの境界をなす一対の新たな稜線（Ｙ部）が第２のトレンチ１０６の内周側および外周側に同心状に形成される。

このため、分割された高濃度Ｐ型ガードリング層１０３の夫々の下方領域に、対をなす稜線（Ｙ部）が同心状に形成され、全体として稜線（Ｙ部）が同心状に二対形成された構成となる。

この構成により、逆方向電圧の印加時には、分割された高濃度Ｐ型ガードリング層１０３の夫々の下方領域において、対をなす各々の稜線（Ｙ部）から主として相互に近付く方向に空乏層が拡がり合い、互いの稜線（Ｙ部）間の距離を所定の範囲、例えば５μｍ以下望ましくは３μｍ以下に設定することで空乏層同士が繋がって一体と成り、分割された各高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との界面で形成されるＰＮ接合面をピンチオフする。

このため、高濃度Ｐ型ガードリング層１０３と低濃度Ｎ型エピタキシャル層１０２との界面で形成されるＰＮ接合面の面積を、実施の形態１の構成よりも拡大できるので、実施の形態１と同じ作用効果を得ると共に、より大きなサージ耐量を得ることが可能である。

尚、本発明の実施の形態２においては、一例として第１のトレンチ１０４で挟まれる間に、一つの第２のトレンチ１０６を設ける構成としたが、これに限定されるものでは無く、複数の第２のトレンチ１０６を設けても良い。

さらに、高濃度Ｐ型ガードリング層１０３を等間隔に分割する様に第１のトレンチ１０４および第２のトレンチ１０６を形成することが望ましい。この好ましい一例によれば、電界と電流の偏りを防いで半導体装置としての動作特性をより確実なものとできる。
（実施の形態３）
図５は、本発明の実施の形態３におけるショットキーバリア半導体装置を示す要部断面である。図５において、１０７はＮ型半導体層を示しており、図１と同じ構成要素については同じ符号を用いてその説明を省略する。

図５において、ショットキーバリア半導体装置は、高濃度Ｎ型シリコン基板１０１の上にＮ型半導体層１０７を形成しており、Ｎ型半導体層１０７の上に低濃度Ｎ型エピタキシャル層１０２を形成している。Ｎ型半導体層１０７のドーパント濃度は、高濃度Ｎ型シリコン基板１０１よりも低濃度で、かつ低濃度Ｎ型エピタキシャル層１０２よりも高濃度である。トレンチ１０４は、低濃度Ｎ型エピタキシャル層１０２の表面からＮ型半導体層１０７を通り、高濃度Ｎ型シリコン基板１０１にまで達している。その他の構成は図１と同様である。

このため、本実施の形態３では、トレンチ１０４が低濃度Ｎ型エピタキシャル層１０２およびＮ型半導体層１０７を貫通して高濃度Ｎ型シリコン基板１０１に達することで、ショットキーメタル１０５に接続された高濃度Ｐ型ガードリング層１０３の下方領域において、高濃度Ｎ型シリコン基板１０１とＮ型半導体層１０７との界面上に凹部１０４ａとの境界をなす稜線（Ｚ部）が同心状に形成され、Ｎ型半導体層１０７と低濃度Ｎ型エピタキシャル層１０２との界面上に凹部１０４ａとの境界をなす稜線（Ｚ’部）が同心状に形成される。

このため、高濃度Ｐ型ガードリング層１０３の下方領域に、内側および外側のトレンチ１０４の間で対をなす稜線（Ｚ部もしくはＺ’部）がＮ型半導体層１０７を介して上下に二対形成された構成となる。

上記の構成によれば、逆方向電圧の印加時に、高濃度Ｐ型ガードリング層１０３の下領域で、高濃度Ｎ型シリコン基板１０１とＮ型半導体層１０７との界面における稜線（Ｚ部）の近傍で電界集中が起き、Ｎ型半導体層１０７と低濃度Ｎ型エピタキシャル層１０２との界面における稜線（Ｚ´部）近傍でも電解集中が起きる。

これら二対の電解集中部（Ｚ部とＺ´部）によって高濃度Ｐ型ガードリング層１０３の外周縁と内周縁との距離（第１のトレンチ１０４同士の距離）が実施の形態１の構成と同じであるとしても、実施の形態１よりもさらに大きな作用効果を得ることが出来る。

尚、本発明の実施の形態３においては、高濃度Ｎ型シリコン基板１０１とＮ型半導体層１０７と低濃度Ｎ型エピタキシャル層１０２との三層として電界集中部を二対（Ｚ部とＺ´部）としたが、これに限定されるものでは無く、さらに濃度差をもたせたＮ型半導体からなる層を設けて三対以上の電界集中部を形成する構成としても良い。

また、本発明の実施の形態１から３における各層の導電型を相互に反対に入れ替えた構成も可能であり、その場合には電圧と電流が反対方向と成る。

本発明は耐電圧およびサージ耐量と順方向電圧降下とを両立して向上させるものに適しているので、ショットキーバリア半導体装置として有用である。

本発明の実施の形態１における半導体装置を示すものであり、（ａ）は上面図、（ｂ）はＡ−Ａ矢視断面図、（ｃ）は異なる構成の要部を示す要部拡大図、（ｄ）は異なる構成の要部を示す要部拡大図 本発明の実施の形態１における半導体装置の製造過程を示す断面図 本発明の実施の形態１におけるガードリング層の幅と耐圧の相関図 本発明の実施の形態２における半導体装置を示す断面図 本発明の実施の形態３における半導体装置を示す断面図 従来の半導体装置を示すものであり、（ａ）は上面図、（ｂ）はＢ−Ｂ矢視断面図

符号の説明

１０１ 高濃度Ｎ型シリコン基板
１０２ 低濃度Ｎ型エピタキシャル層
１０３ 高濃度Ｐ型ガードリング層
１０４、１０６ トレンチ
１０４ａ、１０６ａ 凹部
１０４ｂ、１０６ｂ、４０４ シリコン酸化膜
１０４ｃ、１０６ｃ、４０５ Ｎ型ポリシリコン
１０５、４０６ ショットキーメタル
１０７ Ｎ型半導体層
３０７ レジスト膜
３０８ Ｐ型ドーパント注入層
３１１ 酸化ポリシリコン
４０１ Ｎ＋型シリコン基板
４０２ Ｎ−型エピタキシャル層
４０３ Ｐ＋型ガードリング層

Claims (12)

1. 半導体基板が、基層の上に同じ導電型の低濃度エピタキシャル層を形成し、前記低濃度エピタキシャル層に異なる導電型のガードリング層を層表面から層内に延在して環状に形成してなり、
   前記半導体基板に設ける凹部に前記凹部内面に形成する絶縁皮膜を介してショットキーメタルとオーミックコンタクトを得る導電体を充填してなるトレンチを有し、
   前記ガードリング層の外周縁と内周縁とに沿って環状をなす一対の前記トレンチを前記低濃度エピタキシャル層の層表面から前記基層に達するまで形成し、半導体基板の一方の主面に形成する前記ショットキーメタルが前記トレンチと前記ガードリング層と前記ガードリング層によって囲まれる前記低濃度エピタキシャル層に接合することを特徴とする半導体装置。
2. 前記ガードリング層は、前記トレンチの相互間に挟まれる内周縁から外周縁までの距離が５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記ガードリング層の両側に配置する前記トレンチを第１のトレンチとして、前記ガードリング層を両側の前記トレンチの間で分割する単数または複数の第２のトレンチを前記ガードリング層の層表面から前記基層に達するまで形成したことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２のトレンチにて、前記第１のトレンチの相互間に挟まれる前記ガードリング層を等間隔に分割することを特徴とする請求項３に記載の半導体装置。
5. 前記第１のトレンチと前記第２のトレンチとの距離、または前記第２のトレンチの相互間の距離が５μｍ以下であることを特徴とする請求項４に記載の半導体装置。
6. 前記基層と前記低濃度エピタキシャル層との層間に同じ導電型の半導体層を形成したことを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
7. 前記基層と前記低濃度エピタキシャル層との層間に同じ導電型の複数の半導体層を形成し、前記半導体層の各層におけるドーパント濃度は、前記基層のドーパント濃度より低く、前記低濃度エピタキシャル層のドーパント濃度より高く、かつ前記低濃度エピタキシャル層に近い層である程にドーパント濃度が低濃度であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
8. 前記トレンチの凹部内面に形成する絶縁皮膜が、前記凹部内面上にテーパー状の終端部を有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
9. 前記トレンチの凹部内面に形成する絶縁皮膜が、前記トレンチの周辺の前記低濃度エピタキシャル層上および前記ガードリング層上にまで延在してテーパー状の終端部を有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
10. 請求項１〜９の何れか１項に記載の半導体装置を用いたことを特徴とする半導体パッケージ。
11. 請求項１〜９の何れか１項に記載の半導体装置を用いたことを特徴とする電源回路。
12. 半導体層にトレンチの凹部を形成し、前記凹部に結晶性の異なる複数の絶縁層を形成し、前記絶縁層にエッチングを施し、前記絶縁層の各層のエッチング速さの差異を利用してエッチングの仕上がり形状を操作し、前記絶縁層の終端部をテーパー形状に形成する工程を含むことを特徴とする半導体装置の製造方法。

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