JPWO2014115272A1 - 半導体素子の駆動装置、半導体装置 - Google Patents
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Abstract
Description
第1電極、第2電極および前記第1、2電極間の導通と遮断を切り替える制御端子を備える半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
カソードが前記第1電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第2電極と接続する容量素子を備えた外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第1の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第1の値より大きな第2の値の定電流を前記接続点に供給する充電回路部と、
前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
を備えることを特徴とする。
第1電極、第2電極および前記第1、2電極の導通と遮断を切り替える制御端子を備える半導体素子と、
前記半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
カソードが前記第1電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第2電極と接続する容量素子を備えた外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第1の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第1の値より大きな第2の値の定電流を前記接続点に供給する充電回路部と、
前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
を備えることを特徴とする。
[実施の形態1の装置および回路の構成]
図1は、本発明の実施の形態1にかかる半導体装置の構成を示す図である。実施の形態1にかかる半導体装置は、インバータ装置10である。インバータ装置10は、三相交流インバータであり、3つのアーム回路を備えている。各アーム回路は2つずつIGBT(Insulated Gate Bipolar Transistor)を備えている。
図2は、本発明の実施の形態1にかかる半導体素子の駆動装置およびこれと接続する外部回路の構成を示す回路図である。図2には、駆動回路14aが図示されている。駆動回路14aは、実施の形態1にかかる半導体素子の駆動装置であるHVIC20aと、このHVIC20aに電気的に接続するブランキング容量素子CB1、および高耐圧ダイオードDHV1を含んでいる。このブランキング容量素子CB1および高耐圧ダイオードDHV1を、便宜上、「外部回路」とも称することとした。図2に示すのは駆動回路14aとともに、これにより駆動されるIGBT30、31も図示している。駆動回路14b、14cについては、駆動するIGBTが異なる点以外は駆動回路14aと同様の構成となっているため、図示を省略する。
ブートストラップ回路16は、ブートストラップダイオードDBTSおよびブートストラップコンデンサCBTSを備えている。ブートストラップダイオードDBTSのアノードは、電源と端子VCCとの中間に接続している。ブートストラップダイオードDBTSのカソードは、ブートストラップコンデンサCBTSの一方の端子に接続している。ブートストラップダイオードDBTSとブートストラップコンデンサCBTSの一方の端子との中間は、端子VBに接続している。
図3には、HVIC20aが内蔵するHOドライブ回路部50が示されている。HOドライブ回路部50は、IGBT30のゲートG1と接続している。HOドライブ回路部50は、IN端子からデサット保護回路部40を介して入力信号INの入力を受ける。HOドライブ回路部50は、入力信号INから駆動信号HOを生成して、当該駆動信号HOをゲートG1に与えることでIGBT30を駆動(オン、オフ)するものである。
図3には、デサット検出回路部22が示されている。デサット検出回路部22は、ブランキング容量素子CB1および高耐圧ダイオードDHV1と協同して、「デサット検出機能」を達成する回路である。すなわち、IGBT30がターンオンされた後のオン動作中において、何らかの原因により短絡が生じるケースが考えられる。通常、オン動作中には、IGBT30のコレクタエミッタ電圧VCEは飽和電圧まで低下する。しかしながら、短絡により大電流が生ずると、このような場合、一旦飽和電圧まで低下したコレクタエミッタ電圧VCEが増大することとなり、コレクタエミッタ電圧VCEが飽和電圧ではない電圧(つまり「不飽和電圧」)となる。そこで、IGBT30のオン動作中にこのような不飽和電圧の発生を検出することで、短絡の発生を検出し、ゲート遮断などの保護動作を行うことができる。こういった不飽和電圧を検出する一連の機能が、「デサット検出機能」とも呼ばれている。
・HVIC20aの内部回路(充電回路部24、および遮断回路部28)
・外部回路(高耐圧ダイオードDHV1、およびブランキング容量素子CB1)
高耐圧ダイオードDHV1は、アノードとカソードを備え、カソードがIGBT30のコレクタC1に接続している。高耐圧ダイオードDHV1は、IGBT30のコレクタエミッタ電圧VCEが飽和電圧となっているときには、ブランキング容量素子CB1の端子間電圧を飽和電圧の大きさにクランプする役割を担う。
ブランキング容量素子CB1は、一方の端子が高耐圧ダイオードDHV1のカソードと接続し、他方の端子がIGBT30のエミッタE1と接続している。
実施の形態1における充電回路部24は、下記の構成を備えている。
・トランジスタMOSB
・コンパレータCMP1
・定電流供給部26
この場合には、コンパレータCMP1の出力はロー電圧となる。コンパレータCMP1の出力がロー電圧であるときは、スイッチ部SWが、端子VBを通常時定電流源IC1に接続させる。その結果、通常時定電流源IC1が第1の値の定電流を生成し、この定電流がデサット端子VDSHを介して後述の接続点15に供給される。
端子VDSHの電圧(ブランキング容量素子CB1の充電電圧)がVsatに達した場合には、コンパレータCMP1の出力はハイ電圧となる。コンパレータCMP1の出力がハイ電圧であるときは、スイッチ部SWが、端子VBを急速充電定電流源IC2に接続させる。その結果、急速充電定電流源IC2が第2の値の定電流を生成し、この定電流がデサット端子VDSHを介して後述の接続点15に供給される。
ここで、「接続点15」について説明する。接続点15は、高耐圧ダイオードDHV1のアノードと、ブランキング容量素子CB1の一方の端子とが接続した中間の接続点である。接続点15は、端子VDSHに電気的に接続するとともに、定電流供給部26にも接続している。
つまり、上述したとおり、コレクタエミッタ電圧VCEが飽和電圧まで降下すると、ブランキング容量素子CB1の充電電圧はIGBT30の飽和電圧と同じ大きさでクランプされる。このとき、定電流供給部26からの定電流は、高耐圧ダイオードDHV1を介してIGBT30へと流れることになる。
遮断回路部28は、コンパレータCMP2と、デサット保護回路部40とを備えている。
コンパレータCMP2は、プラス端子がデサット端子VDSHと接続しており、プラス端子にブランキング容量素子CB1の充電電圧を受ける。コンパレータCMP2は、マイナス端子がデサット閾値電圧源VDSTHと接続している。デサット閾値電圧源VDSTHは、デサット閾値の役割を担う閾値電圧を生成する。デサット閾値電圧源VDSTHの電圧は、飽和電圧よりも高く、コンパレータCMP1の参照電圧であるVsatよりも高い。コンパレータCMP2は、デサット端子VDSHの電圧がデサット閾値電圧(VDSTH)に達したら出力信号をハイ電圧とする。このコンパレータCMP2の発するハイ電圧が、「短絡検出信号」としての役割を果たすのである。
(a)ラッチ回路48の出力Qがロー電圧である場合
端子HINへの入力信号はNOT回路42に入力される。NOR回路44は、ラッチ回路48の出力Qがロー電圧(論理値がゼロ)であるときには、NOT回路42の出力信号を反転させた出力を発する。その結果、HOドライブ回路部50には端子HINへの入力信号(入力パルス)と同じ幅のパルス信号が入力され、入力信号に従ってゲート駆動信号が生成される。これが正常動作である。
NOR回路44は、ラッチ回路48の出力Qがハイ電圧(論理値が1)である場合には、NOT回路42の入力値にかかわらず、その出力をロー電圧(論理値はゼロ)に保持する。この場合、端子HINへの入力波形によらずにHOドライブ回路部50への入力がロー電圧に保持されることとなり、「IGBT30のゲート信号遮断保護動作」が実現されることとなる。
図4は、本発明の実施の形態1にかかる半導体素子の駆動装置が駆動する、IGBT30の半導体チップの縦断面図を例示するものであり、1つのIGBT単位素子90Aの構造について図示している。すなわち、本実施形態において、IGBT30は1枚の半導体チップ(図示せず)であり、その1枚の半導体チップには図4に示すIGBT単位素子90Aが複数個設けられているのである。
(短絡による不飽和電圧)
インバータ装置10において、下記の原因(短絡モード)で短絡電流が流れてしまうおそれがある。これらの短絡モードのいずれかが発生することで、IGBTに短絡電流(大電流、過電流)が流れてしまう。
(原因1)アーム回路の片側のIGBT(例えば、IGBT30、31のいずれか一方)が破壊したり、或いはフリーホイールダイオードFWD1、FWD1が破壊したりすることで、短絡が発生することで、アーム短絡が生ずる場合
(原因2)ゲート駆動回路や制御信号の誤動作により、アーム回路を構成する2つのIGBT(例えば、IGBT30およびIGBT31)の両方がオンとなることでアーム短絡が生ずる場合
(原因3)出力短絡事故
(原因4)地絡事故
図6は、本発明の実施の形態1にかかる半導体素子の駆動装置における、通常時の動作を示すタイムチャートである。図6のタイムチャートは、IN端子の信号がハイHとローLとで変化する様子と、トランジスタMOSBのオンオフの様子と、デサット端子の電圧値の変化と、HO端子の信号がハイHとローLとで変化する様子と、コレクタエミッタ間電圧VCEの電圧値の変化とをそれぞれ示している。なお、実施の形態においてはハイサイド側の構成の動作について説明するが、ローサイド側の構成についても同様の動作が実施される。この点は、実施の形態2以降についても同様である。
図6に示す期間(a)は、HVIC20aの入力端子HINに入力信号が入力されていない期間、すなわち端子HINがロー電圧の期間である。このとき、トランジスタMOSBはオンされており、ブランキング容量素子CB1は放電され、デサット端子VDSHの電位はロー電圧となっている。また、コレクタエミッタ電圧VCEは、不飽和電圧である。
図6に示す期間(b)は、HVIC20aの入力端子HINに入力信号が入力された期間、すなわち端子HINがハイ電圧に立ち上がった直後の期間である。このとき、トランジスタMOSBのゲートには、端子HINへの信号(ハイ電圧)と同期して、これを反転させた信号(ロー電圧)が入力される。ゲートがロー電圧となることで、トランジスタMOSBはオフされる。その結果、通常時定電流源IC1による定電流によって、ブランキング容量素子CB1が充電され始める。若干の遅延時間の後、HVIC20aの端子HOからハイ電圧の出力信号が発せられ始める。端子HOのハイ電圧に応じてIGBT30がターンオンされ、IGBT30のコレクタエミッタ電圧VCEは飽和電圧(Vsat)まで低下する。このとき、入力信号INがハイとなっているもののIGBT30がオフである期間が存在し、このときはコレクタエミッタ電圧VCEは不飽和電圧である。
期間(c)は、端子HINがハイ電圧に立ち上がった後、ブランキング容量素子CB1への充電によりデサット端子VDSHの電圧がVsatまで上昇した後の期間である。この期間は、高耐圧ダイオードDHV1によって、デサット端子VDSHの電圧はVsat電圧にクランプされる。
期間(c´)は、端子HINの入力信号がロー電圧に立ち下った後の期間である。入力信号の立ち下りに応じて、トランジスタMOSBがオンとなり、ブランキング容量素子CB1が放電される。入力信号の立ち下りに応じて、端子HOの出力信号も立下り、コレクタエミッタ電圧VCEが飽和電圧から上昇し、不飽和電圧となる。
図7は、本発明の実施の形態1にかかる半導体素子の駆動装置における、短絡時(IGBTオン時に短絡した場合)の動作を示すタイムチャートである。なお、実施の形態ではハイサイド側の構成の動作について説明するが、ローサイド側の構成についても同様の動作が実施される。この点は、実施の形態2以降についても同様である。
タイミングt1は、期間(b)と期間(c)との境界のタイミングである。
実施の形態1にかかる充電回路部24の構成によれば、ブランキング容量素子CB1の充電電圧がVsat(=飽和電圧)より小さい期間(b)では、通常時定電流源IC1の定電流を接続点15に供給することができる。
時期(d)は、IGBT30のオン状態中に短絡が発生したことで、コレクタエミッタ電圧VCEが不飽和電圧となった時期を表している。IGBT30のオン状態中に短絡すると、IGBT30のコレクタ−エミッタ間の電圧が広がる。つまり、図7において破線desatで囲った領域に表されるように、コレクタエミッタ電圧VCEが上昇し、不飽和電圧となる。このとき、デサット端子VDSHの電圧はVsatにクランプされなくなる。
期間(e)は、急速充電定電流源IC2の定電流によってブランキング容量素子CB1がさらに充電される期間である。前述したとおり、タイミングt1において、接続点15への供給電流は急速充電定電流源IC2により生成されるように切り替えられている。これにより、図7に示すように期間(e)では、期間(b)よりも大きな速度(急な傾き)でブランキング容量素子CB1が充電され、デサット端子VDSHの電圧がさらに上昇する。
期間(f)は、デサット端子VDSHの電圧がデサット閾値電圧の値を上回った期間である。この場合には、前述した遮断回路部28が、IGBT30の不飽和電圧を検出したと判断し、端子HOからの信号出力を遮断(つまり強制的にロー電圧)とする。
デサット検出回路部22では、ブランキング容量素子CB1によりブランキング時間が設定されている。これにより、不飽和電圧を検出した場合であっても直ちに短絡発生とするのではなく、ターンオン後のオン状態において不飽和電圧を検出した時間がこのブランキング時間を越えた場合に、短絡発生を検知するという仕組みとなっている。
図21は、本発明の実施の形態に対する比較例にかかる半導体素子の駆動装置を示す図である。この比較例にかかる駆動回路は、充電回路部24の回路構成が相違している点を除き、実施の形態1にかかる半導体素子の駆動装置と同様の構成を備えている。
上述した実施の形態1では、スイッチング素子としてIGBTを用いている。しかしながら本発明はこれに限られず、スイッチング素子としてMOSFETを用いるものとしてもよい。この点は、以降の実施の形態においても同様である。
図8は、本発明の実施の形態2にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態2にかかる半導体素子の駆動装置はHVIC220aである。このHVIC220aは、外部回路とともに、デサット検出回路部222を構成している。デサット検出回路部222は、充電回路部224(特に定電流供給部226)の構成を除き、実施の形態1にかかるデサット検出回路部22と同じ構成を備えている。
図10は、本発明の実施の形態3にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態3にかかる半導体素子の駆動装置はHVIC320aである。このHVIC320aは、外部回路とともに、デサット検出回路部322を構成している。HVIC320aは、充電回路部324の構成を除き、実施の形態2にかかるHVIC220aと同じ構成を備えている。充電回路部324は、コンパレータCMP1がヒステリシスコンパレータCMPHに置換されている点を除き、充電回路部224と同じ構成を備えている。
図12は、本発明の実施の形態4にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態4にかかる半導体素子の駆動装置はHVIC420aである。このHVIC420aは、外部回路とともに、デサット検出回路部422を構成している。HVIC420aは、充電回路部424の構成を除き、実施の形態3にかかるHVIC320aと同じ構成を備えている。充電回路部424は、ヒステリシスコンパレータCMPHとトランジスタMOS2との間に停止回路部425を備える点を除き、充電回路部324と同じ構成を備えている。
図14は、本発明の実施の形態5にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態5にかかる半導体素子の駆動装置はHVIC520aである。このHVIC520aは、外部回路とともに、デサット検出回路部522を構成している。デサット検出回路部522は、HVIC520aは、充電回路部524の構成を除き、実施の形態2にかかるHVIC220aと同じ構成を備えている。充電回路部524は、コンパレータCMP1とトランジスタMOS2との間にラッチ回路部525を備える点を除き、充電回路部224と同じ構成を備えている。尚、実施の形態5にかかる半導体素子の駆動装置では、実施の形態4と同じく、短絡検出信号を急速充電MOSのオフ信号(すなわち、ラッチ回路部525のリセット信号)としている。
図16は、本発明の実施の形態6にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態6にかかる半導体素子の駆動装置はHVIC620aである。このHVIC620aは、外部回路とともに、デサット検出回路部622を構成している。HVIC620aは、充電回路部624の構成を除き、実施の形態4にかかるHVIC420aと同じ構成を備えている。充電回路部624は、ヒステリシスコンパレータCMPHのプラス端子への入力電圧(参照電圧)をVsat´に変更している点を除き、充電回路部424と同じ構成を備えている。この参照電圧Vsat´は、IGBT30の飽和電圧よりも低く定められており、実施の形態1乃至5における電圧Vsatよりも低く定められている。
図18は、本発明の実施の形態7にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態7にかかる半導体素子の駆動装置はHVIC720aである。このHVIC720aは、外部回路とともに、デサット検出回路部722を構成している。
(短絡による不飽和電圧)
インバータ装置10において、下記の原因(短絡モード)で短絡電流が流れてしまうおそれがある。これらの短絡モードのいずれかが発生することで、IGBTに短絡電流(大電流、過電流)が流れてしまう。
(原因1)アーム回路の片側のIGBT(例えば、IGBT30、31のいずれか一方)が破壊したり、或いはフリーホイールダイオードFWD1、FWD2が破壊したりすることで、短絡が発生することで、アーム短絡が生ずる場合
(原因2)ゲート駆動回路や制御信号の誤動作により、アーム回路を構成する2つのIGBT(例えば、IGBT30およびIGBT31)の両方がオンとなることでアーム短絡が生ずる場合
(原因3)出力短絡事故
(原因4)地絡事故
図14は、本発明の実施の形態5にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態5にかかる半導体素子の駆動装置はHVIC520aである。このHVIC520aは、外部回路とともに、デサット検出回路部522を構成している。HVIC520aは、充電回路部524の構成を除き、実施の形態2にかかるHVIC220aと同じ構成を備えている。充電回路部524は、コンパレータCMP1とトランジスタMOS2との間にラッチ回路部525を備える点を除き、充電回路部224と同じ構成を備えている。尚、実施の形態5にかかる半導体素子の駆動装置では、実施の形態4と同じく、短絡検出信号を急速充電MOSのオフ信号(すなわち、ラッチ回路部525のリセット信号)としている。
Claims (16)
- 第1電極、第2電極および前記第1、2電極間の導通と遮断を切り替える制御端子を備える半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
カソードが前記第1電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第2電極と接続する容量素子を備えた外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第1の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第1の値より大きな第2の値の定電流を前記接続点に供給する充電回路部と、
前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
を備えることを特徴とする半導体素子の駆動装置。 - 前記充電回路部は、
前記充電電圧が参照電圧に達したら出力信号を発するコンパレータと、
前記第1の値の定電流と前記第2の値の定電流とをそれぞれ生成し、前記接続点への供給電流を前記コンパレータが前記出力信号を発しないときは前記第1の値の定電流とし、前記接続点への供給電流を前記コンパレータが前記出力信号を発したら前記第2の値の定電流とするように、前記接続点への供給電流を切り替える定電流供給部と、
制御端子に前記入力信号と前記駆動信号のいずれか一方の信号に同期した信号を受け、前記容量素子に並列に接続し、前記一方の信号がオフ信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを導通させ、前記一方の信号がオン信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを遮断させる容量充電トランジスタと、
を含むことを特徴とする請求項1に記載の半導体素子の駆動装置。 - 前記定電流供給部は、
前記第1の値の定電流を生成する第1定電流源と、
前記第2の値の定電流を生成する第2定電流源と、
前記コンパレータの出力に基づいて、前記第1定電流源と前記第2定電流源の一方を択一的に前記容量素子に接続するスイッチ部と、
を含むことを特徴とする請求項2に記載の半導体素子の駆動装置。 - 前記定電流供給部は、
前記第1の値の定電流を生成する通常時定電流源と、
前記通常時定電流源と並列に接続し、オン状態となることで前記容量素子に追加的に電流を供給することで前記第2の値の定電流を生成するトランジスタと、
を含み、
前記トランジスタの制御端子に前記コンパレータの出力信号が入力され、前記トランジスタは前記コンパレータの出力信号でオン状態となることを特徴とする請求項2に記載の半導体素子の駆動装置。 - 前記コンパレータが、ヒステリシスコンパレータであることを特徴とする請求項2乃至4のいずれか1項に記載の半導体素子の駆動装置。
- 前記遮断回路部は、
前記充電電圧を第1端子に受け、前記第1端子の電圧が第2端子の電圧に達したら検出信号を発するコンパレータと、
前記検出信号を受けて前記ドライブ回路への前記入力信号の入力を遮断するデサット保護回路部と、
を含み、
前記充電回路部は、前記検出信号が発せられたら、前記ヒステリシスコンパレータの出力信号にかかわらず前記容量素子への電流増加を停止する停止回路部を備えることを特徴とする請求項5に記載の半導体素子の駆動装置。 - 前記コンパレータと前記定電流供給部との間に挿入されたラッチ回路部を備え、
前記ラッチ回路部は、前記コンパレータの前記出力信号を受けたら前記定電流供給部に対して前記第2の値の定電流を供給する状態を保持させることを特徴とする請求項3に記載の半導体素子の駆動装置。 - 前記参照電圧は前記飽和電圧よりも低いことを特徴とする請求項2乃至7のいずれか1項に記載の半導体素子の駆動装置。
- 第1電極、第2電極および前記第1、2電極の導通と遮断を切り替える制御端子を備える半導体素子と、
前記半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
カソードが前記第1電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第2電極と接続する容量素子を備えた外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第1の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第1の値より大きな第2の値の定電流を前記接続点に供給する充電回路部と、
前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
を備えることを特徴とする半導体装置。 - 前記充電回路部は、
前記充電電圧が参照電圧に達したら出力信号を発するコンパレータと、
前記第1の値の定電流と前記第2の値の定電流とをそれぞれ生成し、前記接続点への供給電流を前記コンパレータが前記出力信号を発しないときは前記第1の値の定電流とし、前記接続点への供給電流を前記コンパレータが前記出力信号を発したら前記第2の値の定電流とするように、前記接続点への供給電流を切り替える定電流供給部と、
制御端子に前記入力信号と前記駆動信号のいずれか一方の信号に同期した信号を受け、前記容量素子に並列に接続し、前記一方の信号がオフ信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを導通させ、前記一方の信号がオン信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを遮断させる容量充電トランジスタと、
を含むことを特徴とする請求項9に記載の半導体装置。 - 前記定電流供給部は、
前記第1の値の定電流を生成する第1定電流源と、
前記第2の値の定電流を生成する第2定電流源と、
前記コンパレータの出力に基づいて、前記第1定電流源と前記第2定電流源の一方を択一的に前記容量素子に接続するスイッチ部と、
を含むことを特徴とする請求項10に記載の半導体装置。 - 前記定電流供給部は、
前記第1の値の定電流を生成する通常時定電流源と、
前記通常時定電流源と並列に接続し、オン状態となることで前記容量素子に追加的に電流を供給することで前記第2の値の定電流を生成するトランジスタと、
を含み、
前記トランジスタの制御端子に前記コンパレータの出力信号が入力され、前記トランジスタは前記コンパレータの出力信号でオン状態となることを特徴とする請求項10に記載の半導体装置。 - 前記コンパレータが、ヒステリシスコンパレータであることを特徴とする請求項10乃至12のいずれか1項に記載の半導体装置。
- 前記遮断回路部は、
前記充電電圧を第1端子に受け、前記第1端子の電圧が第2端子の電圧に達したら検出信号を発するコンパレータと、
前記検出信号を受けて前記ドライブ回路への前記入力信号の入力を遮断するデサット保護回路部と、
を含み、
前記充電回路部は、前記検出信号が発せられたら、前記ヒステリシスコンパレータの出力信号にかかわらず前記容量素子への電流増加を停止する停止回路部を備えることを特徴とする請求項13に記載の半導体装置。 - 前記コンパレータと前記定電流供給部との間に挿入されたラッチ回路部を備え、
前記ラッチ回路部は、前記コンパレータの前記出力信号を受けたら前記定電流供給部に対して前記第2の値の定電流を供給する状態を保持させることを特徴とする請求項11に記載の半導体装置。 - 前記参照電圧は前記飽和電圧よりも低いことを特徴とする請求項10乃至15のいずれか1項に記載の半導体装置。
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