KR20050040700A - 구동회로 - Google Patents

Abstract

어떤 기간 중, 스위칭 디바이스의 온신호를 출력할 수 없는 경우라도, 입력신호의 에지에 근거하여 확실하게 스위칭 디바이스를 온할 수 있는 기술을 제공한다. 펄스발생부(3)는, 반도체장치(60)의 외부로부터의 신호 HIN의 상승에지에 근거하여 스위칭 디바이스(40)를 온하기 위한 1회째의 온 펄스신호를 제어부(4)에 출력한다. 그리고, 펄스발생부(3)는, 1회째의 온 펄스신호의 출력으로부터 소정시간경과 후에, 스위칭 디바이스(40)를 온하기 위한 2회째의 온 펄스신호를 제어부(4)에 출력한다. 제어부(4)는, 1회째의 온 펄스신호에 근거하여 스위칭 디바이스(40)의 온신호를 출력할 수 없는 경우에도, 2회째의 온 펄스신호에 근거하여 온신호를 출력할 수 있다.

Description

구동회로{DRIVING CIRCUIT}

본 발명은, IGBT(절연게이트형 바이폴라 트랜지스터) 등의 스위칭 디바이스의 구동회로 및 그 구동회로를 구비한 반도체장치에 관한 것이다.

IGBT 등의 스위칭 디바이스의 종래의 구동회로에서는, 외부로부터의 입력신호의 에지에 근거하여 스위칭 디바이스의 온용 및 오프용의 펄스신호를 생성하고, 이들 펄스신호를 레벨시프트회로에서 레벨시프트한 신호에 근거하여 스위칭 디바이스를 제어하는 온신호 및 오프신호를 생성하고 있다. 그리고, 스위칭 디바이스에 온신호를 제공함으로써 스위칭 디바이스를 도통상태로 하고, 오프신호를 제공함으로써 비도통상태로 하여, 스위칭 디바이스를 스위칭 동작시키고 있다. 이때, 스위칭 디바이스의 다른 구동회로에 대하여는, 특허문헌 1∼3에 개시되어 있다.

[특허문헌 1] 일본특허공개평 6-153533호 공보

[특허문헌 2] 일본특허공개 2003-101391호 공보

[특허문헌 3] 일본특허공개평 11-103570호 공보

전술한 종래의 구동회로를 사용하여, 고전위와 저전위의 사이에서 토템폴 접속된 2개의 스위칭 디바이스 중, 고전위측의 스위칭 디바이스를 구동해서 오프로부터 온으로 천이시키는 경우, 천이시키는 타이밍에 따라서는, 온신호가 생성되지 않는 경우가 있었다. 즉, 고전위측의 스위칭 디바이스를 온하고자 하는 것에도 상관없이, 온하는 것을 할 수 없는 것이 있었다. 이하에, 이 문제점에 대하여 구체적으로 설명한다.

전술한 바와 같이 토템폴 접속된 2개의 스위칭 디바이스에 있어서, 고전위측의 스위칭 디바이스를 온으로부터 오프로 천이시키면, 이 2개의 스위칭 디바이스의 접속점에서의 전위는 High 레벨로부터 하강해서 부전위가 된다. 이때, 접속점의 전위가 있는 부전위 미만이 됨으로써 어떤 기간, 레벨시프트회로의 출력레벨이 예를 들면 Low 레벨로 고정되는 경우가 있었다.

그 때문에 접속점의 전위가 어떤 부전위 미만으로 되어 있는 동안에, 외부로부터의 입력신호에 근거하여 온용의 펄스신호가 생성되었다고 해도, 이 온용의 펄스신호는 접수할 수 없고, 온신호를 출력하는 것을 할 수 없었다. 그 결과, 입력신호의 에지에 근거하여 고전위측의 스위칭 디바이스를 확실하게 온하는 것을 할 수 없었다.

그래서, 본 발명은 전술한 문제를 고려하여 이루어진 것으로, 어떤 기간 동안, 스위칭 디바이스의 온신호를 출력할 수 없는 경우라도, 입력신호의 에지에 근거하여 확실하게 스위칭 디바이스를 온할 수 있는 기술을 제공하는 것을 목적으로 한다.

본 발명의 구동회로는, 스위칭 디바이스의 구동회로에 있어서, 상기 구동회로에의 입력신호의 한쪽 에지에 근거하여 온전달 펄스신호를 출력하고, 상기 입력신호의 다른쪽 에지에 근거하여 오프전달 펄스신호를 출력하는 펄스발생부와, 상기 온전달 펄스신호에 근거하여 상기 스위칭 디바이스를 도통상태로 하는 온신호를 출력하고, 상기 오프전달 펄스신호에 근거하여 상기 스위칭 디바이스를 비도통상태로 하는 오프신호를 출력하는 제어부를 구비하고, 상기 온전달 펄스신호는 제1, 제 2 온 펄스신호를 포함하며, 상기 펄스발생부는, 상기 한쪽 에지에 근거하여 상기 제1 온 펄스신호를 출력하고, 상기 제1 온 펄스신호의 출력이 근거하고 있는 상기 한쪽 에지에 근거하여 상기 제1 온 펄스신호의 출력으로부터 소정시간 경과 후에 상기 제2 온 펄스신호를 출력한다.

본 발명의 구동회로에 의하면, 펄스발생부는, 제1 온 펄스신호의 출력으로부터 소정시간 경과 후에 제2 온 펄스신호를 출력하고 있다. 그 때문에, 걸리는 소정시간 내의 어떤 시간 동안, 제어부가 온신호를 출력하지 않는 경우라도, 입력신호의 한쪽 에지에 근거하여 온신호를 확실하게 출력 할 수 있다. 그 결과, 스위칭 디바이스를 확실하게 도통으로 할 수 있다.

(발명을 실시하기 위한 최선의 형태)

(실시예 1)

도 1은 본 발명의 실시예에 관한 반도체장치(60)의 구성을 나타내는 블록도이다. 도 1에 나타내는 바와 같이 본 실시예에 관한 반도체장치(60)는, 예를 들면 각각 IGBT인 스위칭 디바이스(40, 42)와, 프리휠링 다이오드(41, 43)와, 스위칭 디바이스 40의 구동회로 1과, 스위칭 디바이스 42의 구동회로 50과, 전원(34)을 구비하고 있다.

스위칭 디바이스 40의 컬렉터는, 고전위의 전원전위 31과, 프리휠링 다이오드 41의 캐소드에 접속되어 있고, 그 에미터는 프리휠링 다이오드 41의 애노드에 접속되어 있다. 또한, 스위칭 디바이스 42의 에미터는, 저전위의 전원전위 32와, 프리휠링 다이오드 43의 애노드에 접속되어 있고, 그 컬렉터는, 프리휠링 다이오드 43의 캐소드에 접속되어 있다. 그리고, 스위칭 디바이스 40의 에미터와, 스위칭 디바이스 42의 컬렉터와는, 접속점 CON1에서 서로 접속되어 있다. 이때, 접속점 CON1에는 도시하지 않은 모터 등의 부하가 접속된다. 이와 같이, 스위칭 디바이스(40, 42)는 서로 토템폴 접속되어, 전원전위(31, 32)의 사이에 개재되어 있다.

각 전원전위(31, 32)는 반도체장치(60)의 외부로부터 제공된다. 전원전위 32는 예를 들면 접지전위에 있어서, 전원전위 32를 기준으로 했을 때의 전원전위(31)의 값은, 예를 들면 600V를 나타낸다. 이때 이후, 전원전위 32를 「접지전위 32」라 부른다. 저전위측의 스위칭 디바이스 42의 구동회로 50은, 스위칭 디바이스 42의 게이트와 접속되어 있고, 이러한 게이트에 소정의 신호를 제공함으로써, 스위칭 디바이스 42를 온/오프하고 있다. 이때, 구동회로 50은 본원발명과 관계가 약소하므로 그 설명을 생략한다.

고전위측의 스위칭 디바이스 40의 구동회로 1은, I/F부(2)와, 펄스발생부(3)와, 제어부(4)를 구비하고 있다. I/F부 2는, 반도체장치(60)의 외부로부터 입력되는 신호 HIN을 반전하여, 신호 HINS로서 펄스발생부(3)에 출력한다. 펄스발생부(3)는, 신호 HINS에 근거하여 온전달 펄스신호 ONS, 오프전달 펄스신호 OFFS를 제어부(4)에 출력한다.

제어부 4는, 인버터(5∼9)와, 인터록회로(10)와, RS 플립플롭회로(11)와, pMOS 트랜지스터(12)와, nMOS 트랜지스터(13)와, 레벨시프트회로(14)를 구비하고 있다. 인버터 5, 6은, 각각 온전달 펄스신호 ONS, 오프전달 펄스신호 OFFS를 반전해서 출력한다. 그리고, 레벨시프트회로 14는, 인버터 5, 6의 출력을 레벨시프트하고, 각각 신호 ONR, OFFR로서 출력한다. 인버터 7, 8은 각각 신호 ONR, OFFR을 반전하여 각각 신호 ONIN, OFFIN으로서 출력한다.

인터록회로 10은, 신호 ONIN, OFFIN에 근거하여 신호 S, R을 출력한다. RS 플립플롭회로(11)의 세트입력에는 신호 S가 입력되고, 리세트 입력에는 신호 R이 입력된다. 그리고, RS 플립플롭회로(11)의 출력은, 신호 Q로서 인버터 9에 입력된다.

인버터 9는 신호 Q를 반전하고, pMOS 트랜지스터 12 및 nMOS 트랜지스터 13의 각각의 게이트에 출력한다. pMOS 트랜지스터 12의 드레인은 nMOS 트랜지스터 13의 드레인과 접속되어 있다. 그리고, pMOS 트랜지스터 12의 드레인의 전위, 바꿔 말하면 nMOS 트랜지스터 13의 드레인의 전위는, 신호 HO로서, 스위칭 디바이스 40의 게이트에 제공된다.

전원 34의 정전위출력은, pMOS 트랜지스터 12의 소스와, 레벨시프트회로 14에 접속되어 있고, 부전위출력은, nMOS 트랜지스터 13의 소스와, 접속점 CON1과, 레벨시프트회로 14에 접속되어 있다. 그리고, 전원 34의 부전위출력의 값을 기준으로 했을 때의 그 정전위출력의 값은, 바꿔 말하면, 접속점 CON1의 전위 VS를 기준전위로 했을 때의 전원 34의 정전위출력의 값은, 예를 들면 +15V이다.

다음에 레벨시프트회로 14의 구성을 상세하게 설명한다. 도 1에 나타내는 바와 같이 레벨시프트회로 14는, pMOS 트랜지스터(14a, 14i)와, nMOS 트랜지스터(14b, 14j)와, 고내압 nMOS 트랜지스터(14c, 14k)와, 저항(14f, 14h, 14n, 14p)과, 다이오드(14g, 14o)와, NPN 바이폴라 트랜지스터(14d, 14e, 14l, 14m)를 구비하고 있다.

pMOS 트랜지스터 14a의 소스는, 전원전위 33과 접속되어 있고, 드레인은 저항 14h의 일단과 접속되어 있다. 그리고, 저항 14h의 타단은, nMOS 트랜지스터 14b의 드레인과, 고내압 nMOS 트랜지스터 14c의 게이트와, 바이폴라 트랜지스터 14d의 컬렉터와 접속되어 있다. 또한 pMOS 트랜지스터 14a의 게이트는, 인버터 5의 출력과, nMOS 트랜지스터 14b의 게이트와 접속되어 있다.

nMOS 트랜지스터 14b의 소스와, 각 바이폴라 트랜지스터 14d, 14e의 에미터와는, 서로 접속되어 있고, 각각 접지전위 32에 접속되어 있다. 또한 각 바이폴라 트랜지스터 14d, 14e의 베이스와, 바이폴라 트랜지스터 14e의 컬렉터와, 고내압 nMOS 트랜지스터 14c의 소스와는 서로 접속되어 있고, 고내압 nMOS 트랜지스터 14c의 드레인은, 저항 14f의 일단과, 다이오드 14g의 캐소드에 접속되어 있다. 그리고, 고내압 nMOS 트랜지스터 14c의 드레인 전위는, 신호 ONR로서 인버터 7에 입력된다.

pMOS 트랜지스터 14i의 소스는, 전원전위 33과 접속되어 있고, 드레인은 저항14p의 일단과 접속되어 있다. 그리고, 저항 14p의 타단은, nMOS 트랜지스터 14j의 드레인과, 고내압 nMOS 트랜지스터 14k의 게이트와, 바이폴라 트랜지스터 14l의 컬렉터와 접속되어 있다. 또한 pMOS 트랜지스터 14i의 게이트는, 인버터 6의 출력과, nMOS 트랜지스터 14j의 게이트와 접속되어 있다.

nMOS 트랜지스터 14j의 소스와, 각 바이폴라 트랜지스터 14l, 14m의 에미터와는 서로 접속되어 있고, 각각 접지전위 32에 접속되어 있다. 또한 각 바이폴라 트랜지스터 14l, 14m의 베이스와, 바이폴라 트랜지스터 14m의 컬렉터와, 고내압 nMOS 트랜지스터 14k의 소스와는 서로 접속되어 있고, 고내압 nMOS 트랜지스터 14k의 드레인은, 저항 14n의 일단과, 다이오드 14o의 캐소드에 접속되어 있다. 그리고, 고내압 nMOS 트랜지스터 14k의 드레인 전위는, 신호 OFFR로서 인버터 8에 입력된다. 이때, 인버터 7∼9, 인터록회로 10 및 RS 플립플롭회로(11)는, 전원 34가 출력하는 정전위와 전위 VS를 전원으로서 동작하고 있다.

다이오드 14g, 14o의 애노드는 서로 접속되어 있고, 각각 전원 34의 부전위출력에 접속되어 있다. 또한 저항 14f, 14n의 타단은 서로 접속되어 있고, 각각 전원 34의 정전위출력에 접속되어 있다. 전원전위 33은 반도체장치(60)의 외부로부터 제공되고, 접지전위 32를 기준으로 했을 때의 전원전위 33의 값은 예를 들면 +15V이다. 또한 전술한 I/F부(2) 및 펄스발생부(3)에도, 접지전위 32 및 전원전위 33이 제공되어 있고, 이들 전원으로서 동작하고 있다. 이때, 전술한 각 신호 HIN, HINS, 온전달 펄스신호 ONS, 오프전달 펄스신호 OFFS는, 접지전위 32를 기준으로 한 신호로서, 각 신호 ONR, OFFR, ONIN, OFFIN, S, R, Q, HO는, 전위 VS를 기준전위로 한 신호다.

다음에 펄스발생부(3)의 내부 구성에 대하여 상세하게 설명한다. 도 2는 펄스발생부(3)의 구성을 나타내는 블록도이다. 도 2에 나타내는 바와 같이 펄스발생부(3)는, 원샷펄스 발생회로(3a∼3d)와, 인버터(3e∼3g)와, 지연회로(3h, 3i)와, NOR 회로(3j, 3k)를 구비하고 있다.

I/F부(2)로부터 입력된 신호 HINS는, 2개의 신호에 분기된다. 한쪽의 신호 HINS는 인버터 3f에 입력된다. 인버터 3f는, 신호 HINS를 반전해서 출력한다. 원샷펄스 발생회로 3c는 인버터 3f의 출력에 근거하여 신호 P3c를 출력하고, 지연회로 3i는 인버터 3f의 출력을 소정시간만큼 지연해서 출력한다.

원샷펄스 발생회로 3d는 지연회로 3i의 출력에 근거하여 신호 P3d를 출력하고, NOR 회로 3k는 신호 P3c와 신호 P3d와의 부정논리합을 연산해서 출력한다. 그리고, 인버터 3g는 NOR 회로 3k의 출력을 반전해서 오프전달 펄스신호 OFFS로서 출력한다.

또한, 다른쪽의 신호 HINS는, 원샷펄스 발생회로 3a 및 지연회로 3h에 입력된다. 원샷펄스 발생회로 3a는 신호 HINS에 근거하여 신호 P3a를 출력하고, 지연회로 3h는 신호 HINS를 소정시간만큼 지연해서 출력한다. 원샷펄스 발생회로 3b는 지연회로 3h의 출력에 근거하여 신호 P3b를 출력하고, NOR 회로 3j는 신호 P3a와 신호 P3b와의 부정논리합을 연산해서 출력한다. 그리고, 인버터 3e는 NOR 회로 3j의 출력을 반전해서 온전달 펄스신호 ONS로서 출력한다.

도 3은, 원샷펄스 발생회로(3a∼3d)의 각 동작을 나타내는 도면이다. 도 3에 나타내는 바와 같이 원샷펄스 발생회로는, 입력신호가 High 레벨로부터 Low 레벨로 천이하면, 소정의 펄스폭 pw를 갖는 펄스신호를 출력한다. 이러한 동작은, 원샷펄스 발생회로가, 예를 들면 도 4에 나타내는 바와 같은 회로를 구비함으로써 실현된다.

구체적으로는, 도 4에 나타내는 바와 같이 원샷펄스 발생회로를, 인버터(30a∼30f)와, NAND 회로(30g)와, 콘덴서(30h)로 구성한다. 원샷펄스 발생회로에의 입력신호는, 인버터 30a, 30b에 각각 입력된다. 각 인버터 30a, 30b는, 입력신호를 반전해서 출력한다. 콘덴서 30h의 일단은, 인버터 30b의 출력과 인버터 30c의 입력에 접속되어 있고, 그 타단은 접지전위 32에 접속되어 있다. 인버터 30c는 인버터 30b의 출력을 반전해서 출력하고, 인버터 30d는 인버터 30c의 출력을 반전해서 출력한다. 인버터 30e는 인버터 30d의 출력을 반전해서 출력하고, NAND 회로 30g는, 인버터 30a의 출력과 인버터 30e의 출력과의 부정논리곱을 연산해서 출력한다. 그리고, 인버터 30f는 NAND 회로 30g의 출력을 반전하고, 원샷펄스 발생회로의 외부에 출력한다. 이때, 원샷펄스 발생회로로부터 출력되는 펄스신호의 펄스폭 pw는, 대략 콘덴서 30h의 용량으로 결정된다.

다음에, 펄스발생부(3)가 갖는 지연회로 3h의 내부 구성에 대하여 상세하게 설명한다. 지연회로 3i의 구성 및 동작은 지연회로 3h와 동일하므로 설명은 생략한다. 도 5는 지연회로(3h)의 구성을 나타내는 회로도이다. 도 5에 나타내는 바와 같이 지연회로 3h는, 정전류회로(3ha)와, nMOS 트랜지스터(3hb)와, 콘덴서(3hc)와, 인버터(3hd)를 구비하고 있다. nMOS 트랜지스터 3hb의 드레인은, 전원전위 33에 접속되어 있는 정전류회로 3ha에 접속되어 있고, 그 소스는, 접지전위 32와 콘덴서 3hc의 일단에 접속되어 있다. 콘덴서 3hc의 타단은, nMOS 트랜지스터 3hb의 드레인과 인버터 3hd의 입력에 접속되어 있다. 지연회로 3h에 입력된 신호는, nMOS 트랜지스터 3hb의 게이트에 제공되고, 인버터 3hd의 출력이 지연회로 3h의 외부에 출력된다.

nMOS 트랜지스터 3hb가 오프하고 있는 경우, 즉 입력신호가 Low 레벨일 때, 콘덴서 3hc에는 전하가 축적되어 있기 때문에, 인버터 3hd는 Low 레벨을 출력한다. 그리고, 입력신호가 Low 레벨로부터 High 레벨로 천이하고, nMOS 트랜지스터 3hb가 오프로부터 온으로 천이하면, 콘덴서 3hc가 방전하기 시작한다. 콘덴서 3hc가 방전하기 시작하면 인버터 3hd의 입력전압이 저하하고, 임계치 미만이 되면 인버터 3hd의 출력이 Low 레벨로부터 High 레벨로 천이한다.

그 후, 입력신호가 High 레벨로부터 Low 레벨로 천이하고, nMOS 트랜지스터 3hb가 온으로부터 오프로 천이하면, 정전류회로 3ha의 작용에 의해 일정전류가 콘덴서 3hc에 유입하고, 콘덴서 3hc에의 충전이 시작한다. 콘덴서 3hc에 전하가 축적되기 시작하면 인버터 3hd의 입력전압이 상승하고, 임계치 이상이 되면 인버터 3hd의 출력이 High 레벨로부터 Low 레벨로 천이한다. 이와 같이, 콘덴서 3hc의 용량 및 그곳에 흘러드는 일정전류의 크기에 따라, 지연회로 3h에서의 지연시간이 결정된다.

전술한 바와 같은 회로구성을 이루는 펄스발생부(3)는, 구체적으로는 도 6에 나타내는 바와 같은 동작을 행한다. 도 6에 나타내는 바와 같이 신호 HINS가 Low 레벨로부터 High 레벨로 천이하면, 펄스발생부(3)는, 오프전달 펄스신호 OFFS로서 오프펄스신호 poff1을 출력한다.

또한, 오프펄스신호 poff1의 출력으로부터 시간 ptd1 경과 후에, 오프펄스신호 poff1과 동일한 신호 HINS의 상승에지에 근거하여 바꿔 말하면, 오프펄스신호 poff1의 출력이 근거하고 있는 신호 HINS의 상승에지에 근거하여 오프펄스신호 poff2를 출력한다.

그리고, 신호 HINS가 High 레벨로부터 Low 레벨로 천이하면, 펄스발생부(3)는, 온전달 펄스신호 ONS로서 온 펄스신호 pon1을 출력한다. 또한, 온 펄스신호pon1의 출력으로부터 시간 ptd2 경과 후에, 온 펄스신호 pon1과 동일한 신호 HINS의 하강에지에 근거하여 바꿔 말하면, 온 펄스신호 pon1의 출력이 근거하고 있는 신호 HINS의 하강에지에 근거하여, 온 펄스신호 pon2를 출력한다.

이와 같이, 펄스발생부(3)는, 신호 HINS의 상승에지에 근거하여 오프펄스신호 poff1, poff2를 출력하고, 하강에지에 근거하여 온 펄스신호 pon1, pon2를 출력하고 있다. 그리고, 신호 HINS가 신호 HIN의 반전신호라는 것을 생각하면, 펄스발생부(3)는, 반도체장치(60)의 외부로부터의 신호 HIN의 하강에지에 근거하여 오프펄스신호 poff1, poff2를 출력하고, 상승에지에 근거하여 온 펄스신호 pon1, pon2를 출력하고 있다고 말할 수 있다. 이때 시간 ptd1, ptd2는, 지연회로에서의 지연시간에서 거의 결정된다.

다음에, 제어부(4)의 인터록회로(10)의 내부 구성에 대하여 상세하게 설명한다. 도 7은 인터록회로(10)의 구성을 나타내는 회로도이다. 도 7에 나타내는 바와 같이 인터록회로(10)는, NAND 회로(10a, 10b)와, NOR 회로(10c, 10d)와, 인버터(10e∼10h)와, NAND 회로(10ia) 및 인버터(10ib)를 갖는 보호회로(10i)를 구비하고 있다.

인버터 7로부터의 신호 ONIN은, NAND 회로 10a의 양쪽의 입력과, NAND 회로10ia의 한쪽의 입력에 입력된다. 인버터 8로부터의 신호 OFFIN은, NAND 회로 10b의 양쪽의 입력과, NAND 회로 10ia의 다른쪽의 입력에 입력된다. 각 NAND 회로(10a, 10b)는, 2입력의 부정논리곱을 연산해서 출력한다.

인버터 10e는 NAND 회로 10a의 출력을 반전해서 출력하고, 인버터 10f는 인버터 10e의 출력을 반전해서 출력한다. 인버터 10g는 NAND 회로 10b의 출력을 반전해서 출력하고, 인버터 10h는 인버터 10g의 출력을 반전해서 출력한다.

보호회로 10i의 NAND 회로 10ia는, 신호 ONIN과 신호 OFFIN의 부정논리곱을 연산해서 출력하고, 인버터 10ib는 NAND 회로 10ia의 출력을 반전해서 검지신호 DET로서 출력한다. NOR 회로 10c는, 인버터 10f의 출력과 검지신호 DET와의 부정논리합을 연산하고, 신호 S로서 RS 플립플롭회로(11)에 출력한다. NOR 회로 10d는, 인버터 10h의 출력과 검지신호 DET와의 부정논리합을 연산하고, 신호 R로서 RS 플립플롭회로(11)에 출력한다.

전술한 구성을 이루는 인터록회로(10)에, 모두 Low 레벨의 신호 ONIN, OFFIN이 입력되는 경우, Low 레벨의 신호 ONIN과 High 레벨의 신호 OFFIN이 입력되는 경우, 혹은 High 레벨의 신호 ONIN과 Low 레벨의 신호 OFFIN이 입력되는 경우에는, 보호회로 10i의 출력인 검지신호 DET는 Low 레벨이 되고, 신호 S로서 신호 ONIN의 논리레벨이, 신호 R로서 신호 OFFIN의 논리레벨이 그대로 출력된다. 한편, 인터록회로(10)에, 모두 High 레벨의 신호 ONIN, OFFIN이 입력되면, 검지신호 DET는 High 레벨이 되고, 신호 S, R로서 모두 Low 레벨이 출력된다.

이와 같이, 보호회로 10i의 작용에 의해, 신호 ONIN, OFFIN의 논리레벨의 조합이 어떻게 되었다고 해도, 신호 S, R로서, 모두 High 레벨을 출력하는 것은 없다. 보통, RS 플립플롭회로(11)의 세트입력 및 리세트 입력에 동시에 High 레벨의 신호가 입력되면, 그 출력의 논리레벨이 부정이 되기 때문에, RS 플립플롭회로(11)의 각 입력에는 동시에 High 레벨이 입력되는 것은 금지되어 있다. 전술한 바와 같은 보호회로 10i를 인터록회로(10)에 설치함으로써, RS 플립플롭회로(11)의 출력이 부정이 되지 않게 하고 있다.

다음에, 도 8을 참조해서 본 실시예에 관한 반도체장치(60)의 동작에 대하여 설명한다. 이때, 도 8은 반도체장치(60)의 동작의 일예를 나타내는 플로우차트이다.

우선, 온상태로 있는 스위칭 디바이스 40을 오프상태로 천이시켜, 그 후 오프상태로부터 온상태로 천이시키는 경우의 동작에 대하여 설명한다. 스위칭 디바이스 40을 온상태로부터 오프상태로 천이시키는 경우, 도 8에 나타내는 바와 같이 반도체장치(60)의 외부로부터 신호 HIN이 High 레벨로부터 Low 레벨로 천이한다. 신호 HIN이 High 레벨로부터 Low 레벨로 천이하면, 펄스발생부(3)로부터는 오프전달 펄스신호 OFFS로서 오프펄스신호 poff1이 출력된다. 이때, 온전달 펄스신호 ONS는 Low 레벨인 상태이다.

펄스발생부(3)로부터 오프전달 펄스신호 OFFS로서 오프펄스신호 poff1이 출력되면, 레벨시프트회로14의 pMOS 트랜지스터 14i가 오프로부터 온으로 천이하고, nMOS 트랜지스터 14j는 온으로부터 오프로 천이한다. 계속해서 고내압 nMOS 트랜지스터 14k가 오프로부터 온으로 천이하고, 각 바이폴라 트랜지스터 14l, 14m이 오프로부터 온으로 천이한다. 이것에 의해, 저항 14n에 전류가 흘러, 거기에서 전압강하를 생긴다. 그 결과, 신호 OFFR이 High 레벨로부터 Low 레벨로 천이하고, 신호 OFFIN이 Low 레벨로부터 High 레벨로 천이한다. 이때, 저항 14n에서 전압강하가 발생했을 때에, 신호 OFFR의 Low 레벨의 전위가 접속점 CON1의 전위 VS 이하가 되지 않도록, 다이오드 14o에 의해, 그 전위를 클램프하고 있다.

한편, 펄스발생부(3)로부터의 온전달 펄스신호 ONS는 Low 레벨이기 때문에, 레벨시프트회로 14의 pMOS 트랜지스터 14a가 온하지 않고, nMOS 트랜지스터 14b는 온인 상태이다. 따라서, 저항 14f에서는 전압강하가 발생하지 않고, 신호 ONIN은 Low 레벨인 상태이다.

인터록회로(10)에, Low 레벨의 신호 ONIN과 High 레벨의 신호 OFFIN이 입력되면, 신호 R은 Low 레벨로부터 High 레벨로 천이한다. 이때, 신호 S는 Low 레벨인 상태이다. 그리고, High 레벨의 신호 R과 Low 레벨의 신호 S가 RS 플립플롭회로(11)에 입력되면, 신호 Q는 High 레벨로부터 Low 레벨로 천이한다. 이에 따라 제어부(4)의 출력단에 있는 pMOS 트랜지스터 12가 온으로부터 오프로 천이하고, nMOS 트랜지스터 13이 오프로부터 온으로 천이하고, 신호 HO가 High 레벨로부터 Low 레벨로 천이한다. 그 결과, 펄스발생부(3)의 오프펄스신호 poff1에 근거하여 고전위측의 스위칭 디바이스 40에 오프신호, 즉 본 실시예에서는 Low 레벨의 신호가 출력되고, 스위칭 디바이스 40이 비도통이 된다.

스위칭 디바이스 40이 비도통으로 되면, 도 8에 나타내는 바와 같이, 접속점 CON1에서의 전위 VS가 High 레벨로부터 하강해서 부전위가 되고, 서서히 상승해서 Low 레벨이 된다. 이때, 전위 VS와 전원 34와의 전위의 합계가 인버터 7의 임계치전압 Vth 미만이 되는 기간이 존재한다(도 8에서 나타낸 점선 VS0은, 전위 VS와 전원 34와의 전위의 합계가, 인버터 7의 임계치전압 Vth 미만이 되는 전위 VS를 나타냄).

레벨시프트회로 14의 고내압 nMOS 트랜지스터 14c가 오프일 때, 즉 신호 ONR의 신호레벨을 High 레벨로 할 때, 신호 ONR의 신호레벨은 전위 VS와 전원 34와의 전위의 합계에 의해 제공된다. 따라서, 이 기간에서는 신호 ONR을 High 레벨로 하고 싶은데도 불구하고, 신호 ONR은 Low 레벨의 신호로서 인버터 7에 입력된다.

그 때문에 인버터 7의 출력인 신호 ONIN은 Low 레벨로부터 High 레벨에 변화된다. 전위 VS가 상승하고, 신호 ONR의 신호레벨이 인버터 7의 임계치전압 Vth 이상으로 될 때까지, 신호 ONR은 Low 레벨로 고정된다. 또한 신호 OFFR의 신호레벨도 마찬가지로 인버터 8의 임계치전압 Vth 미만이 되고, 신호 OFFR의 신호레벨도 Low 레벨로 고정된다.

바꿔 말하면, 제어부 4는, 신호 ONR, OFFR의 신호레벨의 기준이 되는 기준전위로서, 스위칭 디바이스 40의 출력전위(전위 VS)를 받고 있다. 그리고 온상태로부터 오프상태로의 스위칭시에, 기준전위가 있는 부전위 미만으로 저하함으로써 신호 ONR, OFFR이 Low 레벨로 고정되고, 어떤 기간, 제어부(4)의 정상동작을 방해할 수 있다.

이후, 전위 VS가 부전위가 됨으로써 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간을, 「기간 twd1」이라 부른다. 이상으로부터, 도 8에 나타내는 바와 같이 신호 ONR이 High 레벨로부터 Low 레벨로 천이하고, 신호 ONIN이 Low 레벨로부터 High 레벨로 천이한다.

인터록회로(10)에, 모두 High 레벨의 신호 ONIN, OFFIN이 입력되면, 도 8에 나타내는 바와 같이 검지신호 DET는 Low 레벨로부터 High 레벨이 된다. 그리고, 인터록회로(10)는 Low 레벨의 신호 S, R을 RS 플립플롭회로(11)에 출력한다. 따라서, RS 플립플롭회로(11)의 출력은 유지되고, 신호 Q는 Low 레벨 상태를 유지하며, 스위칭 디바이스(40)는 비도통상태를 유지한다.

그 후에 도 8에 나타내는 바와 같이 오프전달 펄스신호 OFFS가 Low 레벨이 되어도, 레벨시프트회로 14로부터 출력되는 신호 ONR, OFFR은 모두 Low 레벨로 고정되어 있기 때문에, 각 신호 ONIN, OFFIN은 변화되지 않는다.

여기서, 입력신호 HINS가 Low 레벨로부터 High 레벨로 천이했을 때, 인버터 3f를 통해, 지연회로 3i에 High 레벨로부터 Low 레벨로 천이하는 신호가 입력된다 (도 2참조). High 레벨의 신호가 입력되고 있는 동안에는, 지연회로 3i는 High 레벨의 신호를 계속해서 출력하고 있다. 그리고, Low 레벨의 신호가 입력되면, 지연회로 3i의 콘덴서 3hc(도 5참조)가 서서히 충전된다. 시간 ptd1 경과 후에 콘덴서 3hc의 전위가 인버터 3hd의 임계치전압 이상이 되면, 지연회로 3i의 출력은 High 레벨로부터 Low 레벨로 천이한다. 그리고 이 하강에지에 근거하여 원샷펄스 발생회로 3d는 원샷펄스를 발생한다.

그러나, 도 8에 나타내는 예에서는, 시간 ptd1 경과 전에 입력신호 HINS가 다시 Low 레벨로 천이하고 있으므로, 지연회로 3i를 구성하는 콘덴서 3hi(도 5 참조)의 전위가 인버터 3hd의 임계치전압까지 충전되지 않고, 지연회로 3i의 출력은 High 레벨로 유지되게 된다. 따라서 원샷펄스 발생회로 3d로부터 원샷펄스는 출력되지 않으므로, 펄스발생부(3)는 오프펄스신호 poff2를 출력하지 않는다.

다음에 도 8에 나타내는 바와 같이 기간 twd1 동안에, 신호 HIN이 Low 레벨로부터 High 레벨로 천이하면, 펄스발생부(3)는 온 펄스신호 pon1을 출력한다. 그러나, 기간 twd1 동안에는, 각 신호 ONR, OFFR은 Low 레벨로 고정되어 있기 때문에, 신호 S는 Low 레벨인 그래도, High 레벨로 변화되지 않는다. 즉, 펄스신호 발생부(3)로부터 출력된 온 펄스신호 pon1은 무시된다. 그 때문에, 신호 Q, HO는 모두 Low 레벨 상태를 유지하고, 스위칭 디바이스 40의 비도통상태는 유지된다. 이렇게, 기간 twd1 동안에는, 제어부(4)는 온신호를 스위칭 디바이스 40에 제공할 수 없다.

그러나, 본 실시예의 펄스발생부(3)는, 도 8에 나타내는 바와 같이, 온 펄스신호 pon1을 출력하고 나서 시간 ptd2 경과 후에, 온전달 펄스신호 ONS로서 온 펄스신호 pon2를 출력한다. 여기서 시간 ptd2는, 기간 twd1 이상, 즉 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 이상으로 설정되어 있다. 이것에 의해, 신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 온 펄스신호 pon2를 출력할 수 있다.

신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 펄스발생부(3)로부터 온 펄스신호 pon2가 출력되면, 도 8에 나타내는 바와 같이 신호 ONR은 Low 레벨, 신호 ONIN, S는 High 레벨로 천이한다. 이에 따라 RS 플립플롭회로(11)의 출력신호 Q는, Low 레벨로부터 High 레벨로 천이하고, 신호 HO도 Low 레벨로부터 High 레벨로 천이한다. 그 결과, 스위칭 디바이스 40에 온신호가 제공되어, 도통상태가 된다. 또한 이때, 저전위측의 스위칭 디바이스 42의 구동회로 50은 Low 레벨을 출력하고 있기 때문에, 스위칭 디바이스(40, 42)가 동시에 도통 하지는 않는다.

이상으로부터, 신호 HIN의 상승에지가 기간 twd1의 시간에 맞추어, 온 펄스신호 pon1이 무시되었을 때라도, 신호 HIN의 상승에지에 근거하여 제어부(4)로부터 온신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 상승에지에 근거하여 스위칭 디바이스 40을 확실하게 도통 할 수 있다.

이때, 후술하는 바와 같이, 신호 HO가 High 레벨이 되어 스위칭 디바이스 40이 도통하면, 전위 VS는 Low 레벨로부터 High 레벨로 어떤 기울기를 갖고 상승하고, 어떤 기간, 신호 ONR, OFFR은 Low 레벨로 고정된다. 그러나, 이상에서 설명해 온동작에는 영향이 없으므로, 설명을 생략했다.

다음에, 도 9를 참조하여, 오프상태로 있는 스위칭 디바이스 40을 온상태로 천이시켜, 그 후 온상태로부터 오프상태로 천이시키는 경우의 동작에 대하여 설명한다. 우선, 스위칭 디바이스 40을 오프상태로부터 온상태로 천이시키는 경우, 도 9에 나타내는 바와 같이 반도체장치(60)의 외부로부터의 신호 HIN이 Low 레벨로부터 High 레벨로 천이한다. 신호 HIN이 Low 레벨로부터 High 레벨로 천이하면, 펄스발생부(3)로부터는 온전달 펄스신호 ONS로서 온 펄스신호 pon1이 출력된다. 이때, 오프전달 펄스신호 OFFS는 Low 레벨인 상태이다.

펄스발생부(3)로부터 온전달 펄스신호 ONS로서 온 펄스신호 pon1이 출력되면, 레벨시프트회로 14의 pMOS 트랜지스터 14a가 오프로부터 온으로 천이하고, nMOS 트랜지스터 14b는 온으로부터 오프로 천이한다. 계속해서 고내압 nMOS 트랜지스터 14c가 오프로부터 온으로 천이하고, 각 바이폴라 트랜지스터 14d, 14e가 오프로부터 온으로 천이한다. 이것에 의해, 저항 14f에 전류가 흐르게 되고, 그래서 전압강하가 생긴다. 그 결과, 신호 ONR이 High 레벨로부터 Low 레벨로 천이하고, 신호 ONIN이 Low 레벨로부터 High 레벨로 천이한다. 이때, 저항 14f에서 전압강하가 발생했을 때에, 신호 ONR의 Low 레벨의 전위가 접속점 CON1의 전위 VS 이하가 되지 않도록, 다이오드 14g에 의해, 그 전위를 클램프하고 있다.

한쪽, 펄스발생부(3)로부터의 오프전달 펄스신호 OFFS는 Low 레벨이기 때문에, 레벨시프트회로 14의 pMOS 트랜지스터 14i가 온하지 않고, nMOS 트랜지스터 14j는 온인 상태이다. 따라서, 저항 14n에서는 전압강하가 발생하지 않고, 신호 OFFIN은 Low 레벨인 상태이다.

인터록회로(10)에, High 레벨의 신호 ONIN과 Low 레벨의 신호 OFFIN이 입력되면, 신호 S는 Low 레벨로부터 High 레벨로 천이한다. 이때, 신호 R은 Low 레벨인 상태이다. 그리고, High 레벨의 신호 S와 Low 레벨의 신호 R이 RS 플립플롭회로(11)에 입력되면, 신호 Q는 Low 레벨로부터 High 레벨로 천이한다. 이에 따라 제어부(4)의 출력단에 있는 pMOS 트랜지스터 12가 오프로부터 온으로 천이하고, nMOS 트랜지스터 13이 온으로부터 오프로 천이하여, 신호 Ho가 Low 레벨로부터 High 레벨로 천이한다. 그 결과, 펄스발생부(3)의 온 펄스신호 pon1에 근거하여, 고전위측의 스위칭 디바이스 40에 온신호, 즉 본 실시예에서는 High 레벨의 신호가 출력되고, 스위칭 디바이스 40이 도통하며, 부하에 전력이 공급된다. 또한 이때, 저전위측의 스위칭 디바이스 42의 구동회로 50은 Low 레벨을 출력하고 있기 때문에, 스위칭 디바이스(40, 42)가 동시에 도통하지는 않는다.

스위칭 디바이스 40이 도통하면, 도 9에 나타내는 바와 같이 접속점 CON1에서의 전위 VS가 상승하고, Low 레벨로부터 High 레벨로 변화된다. 여기서, 상승하고 있는 동안의 전위 VS를 「dV/dt 과도신호」라 부른다. 즉, 스위칭 디바이스(40)가 도통하면, 접속점 CON1에 dV/dt 과도신호가 발생한다.

접속점 CON1에 dV/dt 과도신호가 인가되면, 레벨시프트회로 14의 출력단의 고내압 nMOS 트랜지스터 14c, 14k의 각 드레인과, 그것들이 형성되어 있는 반도체기판과의 사이의 기생용량 Cds에 의해, 고내압 nMOS 트랜지스터 14c, 14k의 각각 변위전류 I가 흐른다. 이 변위전류 I는, 기생용량 Cds와, dV/dt 과도신호가 갖는 전위변화율 dV/dt로, I=Cds·dV/dt로 표현된다.

변위전류 I가 고내압 nMOS 트랜지스터 14k에 흐르면, 저항 14n에서 전압강하가 생긴다. 변위전류 I에 의해 신호 OFFR의 신호레벨은 인버터 8의 임계치전압 Vth 미만이 되고, 신호 OFFR은 Low 레벨이 된다. 그 때문에 인버터 8의 출력인 신호 OFFIN은 Low 레벨로부터 High 레벨로 변화된다. 그리고, 어떤 기간, 신호 OFFR의 신호레벨은 인버터 8의 임계치전압 Vth 미만으로 유지된다. 즉, 어떤 기간, 신호 OFFR은 Low 레벨로 고정된다. 또한 고내압 nMOS 트랜지스터 14c에도 변위전류 I가 흐르기 때문에, dV/dt 과도신호가 인가되어 있는 동안의 어떤 기간, 신호 ONR도 Low 레벨로 고정된다. 즉, 그 기간에서는, 온전달 펄스신호 ONS의 논리레벨이 변화되었다고 해도, 신호 ONR은 Low 레벨 상태 그대로다. 이후, 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간을, 「기간 twd2」라 부른다.

도 9에 나타내는 바와 같이 신호 OFFR이 High 레벨로부터 Low 레벨로 천이하고, 신호 OFFIN이 Low 레벨로부터 High 레벨로 천이한다. 그리고, 기간 twd2 동안, 신호 OFFR은 Low 레벨로 고정된다.

인터록회로(10)에, 모두 High 레벨의 신호 ONIN, OFFIN이 입력되면, 도 9에 나타내는 바와 같이 검지신호 DET는 Low 레벨로부터 High 레벨로 되고, 신호 S가 High 레벨로부터 Low 레벨로 천이한다. 또한 이때, 신호 R은 Low 레벨인 상태이다. 따라서, RS 플립플롭회로(11)의 출력은 유지되고, 신호 Q는 High 레벨 상태를 유지하고, 스위칭 디바이스 40은 도통상태를 유지한다.

그 후, 도 9에 나타내는 바와 같이 펄스발생부(3)가 온 펄스신호 pon1을 출력하지 않게 되고, 온전달 펄스신호 ONS가 Low 레벨로 되어도, 레벨시프트회로 14로부터 출력되는 신호 ONR, OFFR은 모두 Low 레벨로 고정되어 있기 때문에, 각 신호 ONIN, OFFIN은 변화되지 않는다.

여기서, 입력신호 HINS가 High 레벨로부터 Low 레벨로 천이했을 때, 지연회로 3h에 High 레벨로부터 Low 레벨로 천이하는 신호가 입력된다(도 2 참조). High 레벨의 신호가 입력되고 있는 동안에는, 지연회로 3h는 High 레벨의 신호를 계속해서 출력하고 있다. 그리고, Low 레벨의 신호가 입력되면, 지연회로 3h의 콘덴서 3hc(도 5 참조)가 서서히 충전되고, 시간 ptd2 경과 후에 콘덴서 3hc의 전위가 인버터 3hd의 임계치전압 이상이 되면, 지연회로 3h의 출력은 High 레벨로부터 Low 레벨로 천이한다. 그리고 이 하강에지에 근거하여 원샷펄스 발생회로 3b는 원샷펄스를 발생한다.

그러나, 도 9에 나타내는 예에서는, 시간 ptd2 경과 전에 입력신호 HINS가 Low 레벨로 천이하고 있으므로, 지연회로 3h를 구성하는 콘덴서 3hc(도 5참조)의 전위가 인버터 3hd의 임계치전압까지 충전되지 않고, 지연회로 3h의 출력은 High 레벨로 유지되게 된다. 따라서, 원샷펄스 발생회로 3b로부터 원샷펄스는 출력되지 않으므로, 펄스발생부(3)는 온 펄스신호 pon2를 출력하지 않는다.

다음에, 도 9에 나타내는 바와 같이 기간 twd2 동안에, 신호 HIN이 High 레벨로부터 Low 레벨로 천이하면, 펄스발생부(3)는 오프펄스신호 poff1을 출력한다. 그러나, 기간 twd2 동안에는, 각 신호 ONR, OFFR은 Low 레벨로 고정되어 있기 때문에, 신호 R은 Low 레벨인 상태로서, High 레벨로 변화되지 않는다. 즉, 펄스신호 발생부(3)로부터 출력된 오프펄스신호 poff1은 무시된다. 그 때문에 신호 Q, HO는 모두 High 레벨 상태를 유지하고, 스위칭 디바이스(40)의 도통상태는 유지된다. 이렇게, 기간 twd2 동안에는, 제어부(4)는 오프신호를 스위칭 디바이스 40에 제공할 수 없다.

그러나, 본 실시예에 관한 펄스발생부(3)는, 도 9에 나타내는 바와 같이, 오프펄스신호 poff1을 출력하고 나서 시간 ptd1 경과 후에, 오프전달 펄스신호 OFFS로서 오프펄스신호 poff2를 출력한다. 여기서 시간 ptd1은, 기간 twd2 이상, 즉 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 이상으로 설정되어 있다. 이것에 의해, 신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 오프펄스신호 poff2를 출력할 수 있다.

신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 펄스발생부(3)로부터 오프펄스신호 poff2가 출력되면, 도 9에 나타내는 바와 같이 신호 OFFR은 Low 레벨, 신호 OFFIN, R은 High 레벨로 천이한다. 이에 따라 RS 플립플롭회로(11)의 출력신호 Q는, High 레벨로부터 Low 레벨로 천이하고, 신호 HO도 High 레벨로부터 Low 레벨로 천이한다. 그 결과, 스위칭 디바이스 40에 오프신호가 제공되어, 비도통상태가 된다.

이상으로부터, 신호 HIN의 하강에지가 기간 twd2 시간에 맞추어, 오프펄스신호 poff1이 무시되었을 때라도, 신호 HIN의 하강에지에 근거하여 제어부(4)로부터 오프신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 하강에지에 근거하여 스위칭 디바이스 40을 확실하게 비도통으로 할 수 있다.

이때, 전술한 바와 같이, 신호 HO가 Low 레벨로 되어 스위칭 디바이스(40)가 비도통으로 되면, 전위 VS는 어떤 부전위 미만이 되고, 어떤 기간, 신호 ONR, OFFR은 Low 레벨로 고정되게 된다. 그러나, 이상에서 설명해 온동작에는 영향이 없으므로, 설명을 생략했다.

본 실시예에 관한 반도체장치(60)에서는, 펄스발생부(3)가, 온 펄스신호 pon1의 출력으로부터 시간 ptd2 경과 후에 온 펄스신호 pon2를 출력하고 있고, 걸리는 시간 ptd2는, 전위 VS가 있는 부전위 미만이 됨으로써 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 twd1 이상으로 설정되어 있다. 따라서, 본 실시예와 같이, 기간 twd1 동안, 제어부(4)가 온신호를 출력하지 않는 경우라도, 신호 HIN의 상승에지에 근거하여 제어부(4)로부터 온신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 상승에지에 근거하여 스위칭 디바이스(40)를 확실하게 도통 할 수 있다.

또한, 오프펄스신호 poff1의 출력으로부터 시간 ptd1 경과 후에 오프펄스신호 poff2를 출력하고 있고, 걸리는 시간 ptd1은, 변위전류 I에 의해 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 twd2 이상으로 설정되어 있다. 따라서, 기간 twd2 동안, 제어부(4)가 오프신호를 출력하지 않는 경우라도, 신호 HIN의 하강에지에 근거하여 제어부(4)로부터 오프신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 하강에지에 근거하여 스위칭 디바이스 40을 확실하게 비도통으로 할 수 있다.

이때, 온 펄스신호 pon1, pon2 및 오프펄스신호 poff1, poff2의 펄스폭 pw는 동일할 필요는 없다.

(실시예 2)

도 10은 본 발명의 실시예 2에 관한 반도체장치(60)를 구성하는 펄스발생부(3)(도 1참조)를 나타내는 블록도이다. 그 밖의 구성은 실시예 1과 동일하고, 동일한 구성에는 동일한 부호를 부착하며, 중복하는 설명은 생략한다.

도 10에 나타내는 바와 같이 펄스발생부(3)는, 원샷펄스 발생회로(4a∼4c)와, 인버터(4d, 4e)와, 지연회로(4f)와, NOR 회로(4g)를 구비하고 있다. 여기서 원샷펄스 발생회로 4a는, 도 11에 나타내는 바와 같이 입력신호의 하강에지에 근거하여 상기 시간 twd1보다도 긴 펄스폭 pw2를 갖는 원샷펄스를 출력하도록 조절되어 있다. 이것은, 원샷펄스 발생회로 4a의 콘덴서 30h(도 4 참조)의 용량을 적당히 조절함으로써 설정된다.

I/F부(2)로부터 입력된 신호 HINS는, 원샷펄스 발생회로 4a와 인버터 4d에 입력된다. 원샷펄스 발생회로 4a는 신호 HINS에 근거하여 온전달 펄스신호 ONS를 출력하고, 인버터 4d는, 신호 HINS를 반전해서 출력한다. 원샷펄스 발생회로 4b는 인버터 4d의 출력에 근거하여 신호 P4b를 출력하고, 지연회로 4f는 인버터 4d의 출력을 소정시간만큼 지연해서 출력한다. 원샷펄스 발생회로 4c는 지연회로 4f의 출력에 근거하여 신호 P4c를 출력하고, NOR 회로 4g는 신호 P4b와 신호 P4c와의 부정논리합을 연산해서 출력한다. 그리고, 인버터 4e는 NOR 회로 4g의 출력을 반전해서 오프전달 펄스신호 OFFS로서 출력한다.

다음에 도 12를 참조해서 본 실시예에 관한 반도체장치(60)의 동작에 대하여 설명한다. 이때, 도 12는 반도체장치(60)의 동작의 일예를 나타내는 플로우차트이다.

우선, 스위칭 디바이스 40을 온으로부터 오프로 천이시키는 경우, 도 12에 나타내는 바와 같이 반도체장치(60)의 외부로부터의 신호 HIN이 High 레벨로부터 Low 레벨로 천이한다. 신호 HIN이 High 레벨로부터 Low 레벨로 천이하면, 구동회로(1)가 동작하고, 신호 HO가 High 레벨로부터 Low 레벨로 천이하고, 스위칭 디바이스 40에 오프신호가 제공된다. 이에 따라 스위칭 디바이스 40이 비도통상태가 된다. 스위칭 디바이스 40이 오프하면, 접속점 CON1의 전위 VS가 부전위가 되고, 어떤 부전위 미만이 되면, 신호 ONR, OFFR은 각각 Low 레벨로 고정된다.

그리고, 도 12에 나타내는 바와 같이 기간 twd1 동안에, 신호 HIN이 Low 레벨로부터 High 레벨로 천이하면, 펄스발생부(3)는 온 펄스신호 pon1을 출력한다. 그러나, 기간 twd1 동안에는, 각 신호 ONR, OFFR은 Low 레벨로 고정되어 있기 때문에, 신호 S는 Low 레벨인 상태로서, High 레벨로 변화되지 않는다. 즉, 펄스신호 발생부(3)로부터 출력된 온 펄스신호 pon1은 무시된다. 그 때문에 신호 Q, HO는 모두 Low 레벨 상태를 유지하고, 스위칭 디바이스 40의 비도통상태는 유지된다. 이렇게, 기간 twd1 동안에는, 제어부(4)는 온신호를 스위칭 디바이스 40에 제공할 수 없다.

바꿔 말하면, 제어부(4)는, 신호 ONR, OFFR의 신호레벨의 기준이 되는 기준전위로서, 스위칭 디바이스 40의 출력전위(전위 VS)를 수신하고 있다. 그리고 온상태로부터 오프상태로의 스위칭시에, 기준전위가 어떤 부전위 미만으로 저하함으로써 신호 ONR, OFFR이 Low 레벨로 고정되고, 기간 twd1 동안, 제어부(4)의 정상동작을 방해할 수 있다.

여기서 펄스폭 pw2는, 기간 twd1 이상, 즉 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 이상으로 설정되어 있다. 이것에 의해, 신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후, 신호 ONR은 Low 레벨로 유지되고, 신호 OFFR은 Low 레벨로부터 High 레벨로 천이한다.

그리고, 신호 ONIN, S는 High 레벨, 신호 OFFIN, R은 Low 레벨로 천이한다. RS 플립플롭회로(11)의 출력신호 Q는, Low 레벨로부터 High 레벨로 천이하고, 신호 HO도 Low 레벨로부터 High 레벨로 천이한다. 그 결과, 스위칭 디바이스 40에 온신호가 제공되어, 도통상태가 된다. 또한 이때, 저전위측의 스위칭 디바이스 42의 구동회로 50은 Low 레벨을 출력하고 있기 때문에, 스위칭 디바이스(40, 42)가 동시에 도통하지는 않는다.

이상으로부터, 본 실시예에 관한 반도체장치(60)에서는, 펄스발생부(3)가, 펄스폭 pw2를 갖는 온 펄스신호 pon1을 출력하고 있고, 걸리는 시간 pw2는, 전위 VS가 어떤 부전위 미만이 됨으로써, 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 twd1 이상으로 설정되어 있다. 따라서, 기간 twd1 동안, 제어부(4)가 온신호를 출력하지 않는 경우라도, 신호 HIN의 상승에지에 근거하여 제어부(4)로부터 온신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 상승에지에 근거하여 스위칭 디바이스 40을 확실하게 도통 할 수 있다.

이때, 본 실시예에서도, 스위칭 디바이스 40을 온상태로부터 오프상태로 천이할 때, 펄스발생부(3)는 오프펄스신호 poff1의 출력으로부터 시간 ptd1 경과 후에 오프펄스신호 poff2를 출력하도록 구성되어 있다. 그리고, 걸리는 시간 ptd1은, 변위전류 I에 의해 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 twd2 이상으로 설정되어 있다. 따라서 기간 twd2 동안, 제어부(4)가 오프신호를 출력하지 않는 경우라도, 신호 HIN의 하강에지에 근거하여 제어부(4)로부터 오프신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 하강에지에 근거하여 스위칭 디바이스 40을 확실하게 비도통으로 할 수 있다.

(실시예 3)

도 13은 본 발명의 실시예 3에 관한 반도체장치(60)를 구성하는 펄스발생회로(3)(도 1 참조)의 구성을 나타내는 블록도이다. 그 밖의 구성은 실시예 1과 동일해서, 동일한 구성에는 동일한 부호를 부착하고, 중복하는 설명은 생략한다. 도 13에 나타내는 바와 같이 펄스발생부(3)는, 원샷펄스 발생회로(5a∼5e)와, 인버터(5f∼5h)와, 지연회로(5i∼5k)와, NOR 회로(5l, 5m)를 구비하고 있다. 또한 원샷펄스 발생회로 및 지연회로의 구성 및 동작은 실시예 1과 동일하므로, 설명은 생략한다.

I/F부(2)로부터 입력된 신호 HINS는, 2개의 신호로 분기된다. 한쪽의 신호 HINS는 인버터 5f에 입력된다. 인버터 5f는, 신호 HINS를 반전해서 출력한다. 원샷펄스 발생회로 5d는 인버터 5f의 출력에 근거하여 신호 P5d를 출력하고, 지연회로 5k는 인버터 5f의 출력을 소정시간만큼 지연해서 출력하는 원샷펄스 발생회로 5e는 지연회로 5k의 출력에 근거하여 신호 P5e를 출력하고, NOR 회로 5m은 신호 P5d와 신호 P5e와의 부정논리합을 연산해서 출력한다. 그리고, 인버터 5h는 NOR 회로 5m의 출력을 반전해서 오프전달 펄스신호 OFFS로서 출력한다.

또한, 다른쪽의 신호 HINS는, 원샷펄스 발생회로 5a, 지연회로 5i 및 지연회로 5j에 입력된다. 원샷펄스 발생회로 5a는 신호 HINS에 근거하여 신호 P5a를 출력하고, 지연회로 5i는 신호 HINS를 소정의 시간만큼 지연해서 출력한다. 원샷펄스 발생회로 5b는 지연회로 5i의 출력에 근거하여 신호 P5b를 출력한다.

또한, 지연회로 5j는 신호 HINS를 소정의 시간지연해서 출력한다. 여기서, 지연회로 5j의 지연시간은 지연회로 5i보다도 길게 설정되어 있다. 원샷펄스 발생회로 5c는 지연회로 5j의 출력에 근거하여 신호 P5c를 출력한다.

NOR 회로 51은 신호 P5a, 신호 P5b 및 신호 P5c의 부정논리합을 연산해서 출력한다. 그리고, 인버터 5g는 NOR 회로 51의 출력을 반전해서 온전달 펄스신호 ONS로서 출력한다.

다음에 도 14를 참조해서 본 실시예에 관한 반도체장치(60)의 동작에 대하여 설명한다. 이때, 도 14는 반도체장치(60)의 동작의 일예를 나타내는 플로우차트이다.

우선, 스위칭 디바이스 40을 온으로부터 오프로 천이시키는 경우, 도 14에 나타내는 바와 같이 반도체장치(60)의 외부로부터의 신호 HIN이 High 레벨로부터 Low 레벨로 천이한다. 신호 HIN이 High 레벨로부터 Low 레벨로 천이하면, 구동회로 1이 동작하고, 신호 HO가 High 레벨로부터 Low 레벨로 천이하며, 스위칭 디바이스(40)에 오프신호가 제공된다. 이에 따라 스위칭 디바이스(40)가 비도통상태가 된다.

스위칭 디바이스 40이 오프하면, 접속점 CON1의 전위 VS가 부전위가 되고, 어떤 부전위 미만이 되는 동안, 신호 ONR, OFFR은 각각 Low 레벨로 고정된다. 그리고, 도 14에 나타내는 바와 같이 기간 twd1 동안에, 신호 HIN이 Low 레벨로부터 High 레벨로 천이하면, 펄스발생부(3)는 온 펄스신호 pon1을 출력한다. 그 후 펄스발생부(3)는, 도 14에 나타내는 바와 같이 온 펄스신호 pon1을 출력하고 나서 시간 ptd2 경과 후에, 온전달 펄스신호 ONS로서 온 펄스신호 pon2를 출력한다.

그러나, 기간 twd1 동안에는, 각 신호 ONR, OFFR은 Low 레벨로 고정되어 있기 때문에, 신호 S는 Low 레벨인 상태로서, High 레벨로 변화되지 않는다. 즉, 펄스신호 발생부(3)로부터 출력된 온 펄스신호 pon1 및 pon2는 무시된다. 그 때문에 신호Q, HO는 모두 Low 레벨 상태를 유지하고, 스위칭 디바이스(40)의 비도통상태는 유지된다.

그 후 펄스발생부(3)는, 도 14에 나타내는 바와 같이 온 펄스신호 pon1을 출력하고 나서 시간 ptd3 경과 후에, 온전달 펄스신호 ONS로서 온 펄스신호 pon3을 출력한다. 여기서 시간 ptd3은, 기간 twd1 이상, 즉 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 이상으로 설정되어 있다. 따라서, 신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 온 펄스신호 pon3을 출력할 수 있다.

이것에 의해, 도 14에 나타내는 바와 같이 신호 ONR은 Low 레벨, 신호 ONIN, S는 High 레벨로 천이한다. 이에 따라 RS 플립플롭회로(11)의 출력신호 Q는, Low 레벨로부터 High 레벨로 천이하고, 신호 HO도 Low 레벨로부터 High 레벨로 천이한다. 그 결과, 스위칭 디바이스(40)에 온신호가 제공되어, 도통상태가 된다.

이상으로부터, 본 실시예에 관한 반도체장치(60)에서는, 펄스발생부(3)가, 온 펄스신호 pon1, pon2 및 pon3을 출력하고 있다. 따라서, 예를 들면 기간 twd1이 상정한 기간보다 길어졌을 때에는, 온 펄스신호 pon1, pon2가 기간 twd1에 출력됨으로써 제어부(4)로부터 온신호가 출력되지 않을 가능성이 있지만, 본 실시예에서는, 온 펄스신호 pon3에 의해 신호 HIN의 상승에지에 근거하여 제어부(4)로부터 온신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 상승에지에 근거하여 스위칭 디바이스 40을 확실하게 도통 할 수 있고, 또한 신뢰성이 높은 제어를 할 수 있다.

이때 본 실시예에서도, 스위칭 디바이스 40이 온상태로부터 오프상태로 천이할 때, 펄스발생부에서는 오프펄스신호 poff1의 출력으로부터 시간 ptd1 경과 후에 오프펄스신호 poff2를 출력하도록 구성되어 있다. 그리고, 걸리는 시간 ptd1은, 변위전류 I에 의해 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 twd2 이상으로 설정되어 있다. 따라서, 기간 twd2 동안, 제어부(4)가 오프신호를 출력하지 않는 경우라도, 신호 HIN의 하강에지에 근거하여 제어부(4)로부터 오프신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 하강에지에 근거하여 스위칭 디바이스 40을 확실하게 비도통으로 할 수 있다.

(실시예 4)

도 15는 본 발명의 실시예 4에 관한 반도체장치(60)를 구성하는 펄스발생회로(3)(도 1 참조)의 구성을 나타내는 블록도이다. 그 밖의 구성은 실시예 1과 동일하고, 동일한 구성에는 동일한 부호를 부착하며, 중복하는 설명은 생략한다. 도 15에 나타내는 바와 같이 펄스발생부(3)는, 원샷펄스 발생회로(6a∼6e)와, 인버터(6f∼6h)와, 지연회로(6i∼6k)와, NOR 회로(6l, 6m)를 구비하고 있다. 원샷펄스 발생회로 및 지연회로의 구성 및 동작은 실시예 1과 동일하므로 설명은 생략한다.

I/F부(2)로부터 입력된 신호 HINS는, 2개의 신호로 분기된다. 한쪽의 신호 HINS는 인버터 6f에 입력된다. 인버터 6f는, 신호 HINS를 반전해서 출력한다. 원샷펄스 발생회로 6c는 인버터 6f의 출력에 근거하여 신호 P6c를 출력하고, 지연회로 6k는 인버터 6f의 출력을 소정시간만큼 지연해서 출력한다. 원샷펄스 발생회로 6d는 지연회로 6k의 출력에 근거하여 신호 P6d를 출력한다.

지연회로 6j는 인버터 6f의 출력을 소정시간만큼 지연해서 출력한다. 여기서 지연회로 6j의 지연시간은, 지연회로 6k의 지연시간보다도 길게 설정되어 있다. 원샷펄스 발생회로 6e는 지연회로 6j의 출력에 근거하여 신호 P6e를 출력한다. 3입력의 NOR 회로 6m은 신호 P6c, P6d 및 P6e의 부정논리합을 연산해서 출력한다. 그리고, 인버터 6h는 NOR 회로 6m의 출력을 반전해서 오프전달 펄스신호 OFFS로서 출력한다.

또한 다른쪽의 신호 HINS는, 원샷펄스 발생회로 6a, 지연회로 6i에 입력된다. 원샷펄스 발생회로 6a는 신호 HINS에 근거하여 신호 P6a를 출력하고, 지연회로6i는 신호 HINS를 소정시간만큼 지연해서 출력한다. 그리고, 원샷펄스 발생회로 6b는 지연회로 6i의 출력에 근거하여 신호 P6b를 출력한다. NOR 회로 6l은 신호 P6a와 신호 P6b와의 부정논리합을 연산해서 출력한다. 그리고, 인버터 6g는 NOR 회로6l의 출력을 반전해서 온전달 펄스신호 ONS로서 출력한다.

다음에 도 16을 참조해서 본 실시예에 관한 반도체장치(60)의 동작에 대하여 설명한다. 이때, 도 16은 반도체장치(60)의 동작의 일예를 나타내는 플로우차트이다.

우선, 스위칭 디바이스 40을 오프로부터 온으로 천이시키는 경우, 도 16에 나타내는 바와 같이 반도체장치(60)의 외부로부터의 신호 HIN이 Low 레벨로부터 High 레벨로 천이한다. 신호 HIN이 Low로부터 High로 천이하면, 구동회로(1)가 동작하고, 신호 HO가 Low 레벨로부터 High 레벨로 천이하고, 스위칭 디바이스(40)에 온신호가 제공된다. 이에 따라 스위칭 디바이스(40)가 도통상태가 된다.

스위칭 디바이스(40)가 온하면, 접속점 CON1에 dV/dt 과도신호가 인가되고, 변위전류 I가 발생하고, 신호 ONR, OFFR은 각각 Low 레벨로 고정된다. 그리고, 도 16에 나타내는 바와 같이 기간 twd2 동안에, 신호 HIN이 High 레벨로부터 Low 레벨로 천이하면, 펄스발생부(3)는 오프펄스신호 poff1을 출력한다.

그 후 펄스발생부(3)는, 도 16에 나타내는 바와 같이 오프펄스신호 poff1을 출력하고 나서 시간 ptd1 경과 후에, 오프전달 펄스신호 OFFS로서 오프펄스신호 poff2를 출력한다. 그러나, 기간 twd2 동안에는, 각 신호 ONR, OFFR은 Low 레벨로 고정되어 있기 때문에, 신호 R은 Low 레벨인 상태로서, High 레벨로 변화되지 않는다. 즉, 펄스신호 발생부(3)로부터 출력된 오프펄스신호 poff1, poff2는 무시된다. 그 때문에 신호 Q, HO는 모두 High 레벨 상태를 유지하고, 스위칭 디바이스(40)의 도통상태는 유지된다.

그 후 펄스발생부(3)는, 도 16에 나타내는 바와 같이 오프펄스신호 poff1을 출력하고 나서 시간 ptd4 경과 후에, 오프전달 펄스신호 OFFS로서 오프펄스신호poff3을 출력한다. 여기서 시간 ptd4는, 기간 twd2 이상, 즉 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 이상으로 설정되어 있다. 따라서, 신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 오프펄스신호 poff3을 출력할 수 있다.

이것에 의해, 신호 ONR, OFFR이 Low 레벨로 고정되지 않게 된 후에, 도 16에 나타내는 바와 같이 신호 OFFR은 Low 레벨, 신호 OFFIN, R은 High 레벨로 천이한다. 이에 따라 RS 플립플롭회로(11)의 출력신호 Q는, High 레벨로부터 Low 레벨로 천이하고, 신호 HO도 High 레벨로부터 Low 레벨로 천이한다. 그 결과, 스위칭 디바이스 40에 오프신호가 제공되어, 비도통상태가 된다.

이상으로부터, 본 실시예에 관한 반도체장치(60)에서는, 펄스발생부(3)가, 오프펄스신호 poff1로부터 poff3을 출력하고 있다. 따라서, 예를 들면 기간 twd2가 상정한 기간보다 길어졌을 때에는, 오프펄스신호 poff1 및 poff2가 기간 twd2에 출력됨으로써 제어부(4)로부터 오프신호가 출력되지 않을 가능성이 있지만, 본 실시예에서는, 오프펄스신호 poff3에 의해 신호 HIN의 하강에지에 근거하여 제어부(4)로부터 오프신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 하강에지에 근거하여 스위칭 디바이스 40을 확실하게 비도통으로 할 수 있고, 또한 신뢰성이 높은 제어를 할 수 있다.

이때, 본 실시예에서도, 스위칭 디바이스 40이 오프상태로부터 온상태로 천이할 때, 펄스발생부(3)가, 온 펄스신호 pon1의 출력으로부터 시간 ptd2 경과 후에 온 펄스신호 pon2를 출력하도록 구성하고 있다. 그리고, 걸리는 시간 ptd2는, 전위 VS가 있는 부전위 미만이 됨으로써 신호 ONR, OFFR이 Low 레벨로 고정되어 있는 기간 twd1 이상으로 설정되어 있다. 따라서, 기간 twd1 동안에는, 제어부(4)가 온신호를 출력하지 않는 경우라도, 신호 HIN의 상승에지에 근거하여 제어부(4)로부터 온신호를 확실하게 출력할 수 있다. 그 결과, 신호 HIN의 상승에지에 근거하여 스위칭 디바이스 40을 확실하게 도통 할 수 있다.

또한 펄스발생부(3)의 온전달 펄스신호를 출력하는 부분을, 실시예 2 혹은 실시예 3에 나타낸 구성으로 해도 된다.

(실시예 5)

고전위측의 스위칭 디바이스 40과 저전위측의 스위칭 디바이스 42가 동시에 도통상태가 되는 암 단락이 생기지 않도록, 동시에 비도통으로 하는 시간(데드타임)이 보통 설정된다. 따라서 미리 설정된 데드타임 내에 스위칭 디바이스(40)를 비도통으로 할 수 없었을 때는, 스위칭 디바이스(40)와 스위칭 디바이스(42)가 모두 도통하는 암 단락이 생긴다.

그래서, 본 실시예에 관한 발명에서는, 실시예 4에 기재의 반도체장치(60)에 있어서, 오프펄스신호 poff1로부터 poff3이 출력되는 간격을 데드타임보다 짧게 설정한다.

이와 같이 설정함으로써 예를 들면 오프펄스신호 poff1 및 poff2에 의해, 스위칭 디바이스 40을 비도통으로 할 수 없었을 때라도, 오프펄스신호 poff3에 의해, 확실하게 스위칭 디바이스 40을 데드타임 내에 비도통으로 할 수 있다. 따라서, 스위칭 디바이스 40과 스위칭 디바이스 42가 동시에 도통하는 암 단락이 생기지 않도록 할 수 있다.

이때, 오프펄스신호 poff1로부터 poff2의 간격, 오프펄스신호 poff2로부터 poff3의 간격은 데드타임 내이면 되고 특히 제한은 없다.

본 발명의 구동회로에 의하면, 펄스발생부는, 제1 온 펄스신호의 출력으로부터 소정시간 경과 후에 제2 온 펄스신호를 출력하고 있다. 그 때문에, 걸리는 소정시간 내의 어떤 시간 동안, 제어부가 온신호를 출력하지 않는 경우라도, 입력신호의 한쪽 에지에 근거하여 온신호를 확실하게 출력할 수 있다. 그 결과, 스위칭 디바이스를 확실하게 도통으로 할 수 있다.

도 1은 본 발명의 실시예 1에 관한 반도체장치(60)의 구성을 나타내는 블록도이다.

도 2는 본 발명의 실시예 1에 관한 펄스발생부(3)의 구성을 나타내는 블록도이다.

도 3은 본 발명의 실시예 1에 관한 원샷펄스 발생회로의 동작을 나타내는 도면이다.

도 4는 본 발명의 실시예 1에 관한 원샷펄스 발생회로의 구성을 나타내는 회로도이다.

도 5는 본 발명의 실시예 1에 관한 지연회로 3h의 구성을 나타내는 회로도이다.

도 6은 본 발명의 실시예 1에 관한 펄스발생부(3)의 동작을 나타내는 도면이다.

도 7은 본 발명의 실시예 1에 관한 인터록회로(10)의 구성을 나타내는 회로도이다.

도 8은 본 발명의 실시예 1에 관한 반도체장치(60)의 동작을 나타내는 타이밍차트이다.

도 9는 본 발명의 실시예 1에 관한 반도체장치(60)의 동작을 나타내는 타이밍차트이다.

도 10은 본 발명의 실시예 2에 관한 펄스발생부(3)의 구성을 나타내는 블록도이다.

도 11은 본 발명의 실시예 2에 관한 원샷펄스 발생회로(4a)의 동작을 나타내는 도면이다.

도 12는 본 발명의 실시예 2에 관한 반도체장치(60)의 동작을 나타내는 타이밍차트이다.

도 13은 본 발명의 실시예 3에 관한 펄스발생부(3)의 구성을 나타내는 블록도이다.

도 14는 본 발명의 실시예 3에 관한 반도체장치(60)의 동작을 나타내는 타이밍차트이다.

도 15는 본 발명의 실시예 4에 관한 펄스발생부(3)의 구성을 나타내는 블록도이다.

도 16은 본 발명의 실시예 4에 관한 반도체장치(60)의 동작을 나타내는 타이밍차트이다.

*도면의 주요 부분에 대한 부호의 설명*

1 : 구동회로 3 : 펄스발생부

4 : 제어부 40 : 스위칭 디바이스

60 : 반도체장치 pon1, pon2, pon3 : 온 펄스신호

poff1, poff2, poff3 : 오프펄스신호

Claims (3)

1. 스위칭 디바이스의 구동회로에 있어서,

   상기 구동회로에의 입력신호의 한쪽 에지에 근거하여 온전달 펄스신호를 출력하고, 상기 입력신호의 다른쪽 에지에 근거하여 오프전달 펄스신호를 출력하는 펄스발생부와,

   상기 온전달 펄스신호에 근거하여 상기 스위칭 디바이스를 도통상태로 하는 온신호를 출력하고, 상기 오프전달 펄스신호에 근거하여 상기 스위칭 디바이스를 비도통상태로 하는 오프신호를 출력하는 제어부를 구비하며,

   상기 온전달 펄스신호는 제 1, 제 2 온 펄스신호를 포함하고,

   상기 펄스발생부는,

   상기 한쪽 에지에 근거하여 상기 제1 온 펄스신호를 출력하며,

   상기 제1 온 펄스신호의 출력이 근거하고 있는 상기 한쪽 에지에 근거하여, 상기 제1 온 펄스신호의 출력으로부터 소정시간 경과 후에 상기 제2 온 펄스신호를 출력하는 것을 특징으로 하는 구동회로.
2. 스위칭 디바이스의 구동회로에 있어서,

   상기 구동회로에의 입력신호의 한쪽 에지에 근거하여 온전달 펄스신호를 출력하고, 상기 입력신호의 다른쪽 에지에 근거하여 오프전달 펄스신호를 출력하는 펄스발생부와,

   상기 온전달 펄스신호에 근거하여 상기 스위칭 디바이스를 도통상태로 하는 온신호를 출력하고, 상기 오프전달 펄스신호에 근거하여 상기 스위칭 디바이스를 비도통상태로 하는 오프신호를 출력하는 제어부를 구비하며,

   상기 온전달 펄스신호는 소정의 펄스폭의 온 펄스신호를 포함하고,

   상기 제어부는, 상기 스위칭 디바이스의 출력 전위를 기준전위로서 수신하고, 상기 스위칭 디바이스의 스위칭시에, 상기 기준전위가 상기 제어부의 정상동작을 방해하는 레벨까지 저하하는 기간의 길이보다도 상기 소정의 펄스폭은 길게 설정된 것을 특징으로 하는 구동회로.
3. 스위칭 디바이스의 구동회로에 있어서,

   상기 구동회로에의 입력신호의 한쪽 에지에 근거하여 온전달 펄스신호를 출력하고, 상기 입력신호의 다른쪽 에지에 근거하여 오프전달 펄스신호를 출력하는 펄스발생부와,

   상기 온전달 펄스신호에 근거하여 상기 스위칭 디바이스를 도통상태로 하는 온신호를 출력하고, 상기 오프전달 펄스신호에 근거하여, 상기 스위칭 디바이스를 비도통상태로 하는 오프신호를 출력하는 제어부를 구비하며,

   상기 오프전달 펄스신호는 제1 내지 제3 오프펄스신호를 포함하고,

   상기 펄스발생부는,

   상기 다른쪽 에지에 근거하여 상기 제1 오프펄스신호를 출력하며,

   상기 제1 오프펄스신호의 출력이 근거하고 있는 상기 다른쪽 에지에 근거하여, 상기 제1 오프펄스신호의 출력으로부터 소정시간 경과 후에 상기 제2 오프펄스신호를 출력하고,

   상기 제1 오프펄스신호의 출력이 근거하고 있는 상기 다른쪽 에지에 근거하여, 상기 제2 오프펄스신호의 출력으로부터 소정시간 경과 후에 상기 제3 오프펄스신호를 출력하는 것을 특징으로 하는 구동회로.