CN105393444B - 半导体元件的驱动电路以及半导体装置 - Google Patents

半导体元件的驱动电路以及半导体装置 Download PDF

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Abstract

初级侧电路将基准电位(GND)作为基准而生成与输入信号的上升沿同步的第1导通脉冲和与输入信号的下降沿同步的第1截止脉冲。电平移位电路将基准电位(VS)作为基准而生成使第1导通脉冲的电压电平进行移位而得到的第2导通脉冲和使第1截止脉冲的电压电平进行移位而得到的第2截止脉冲。次级侧电路将与第2导通脉冲同步地上升且与第2截止脉冲同步地下降的输出脉冲作为半导体元件的驱动信号而进行输出，在第2导通脉冲和第2截止脉冲双方为高电平时对输出进行保持。在基准电位(VS)的上升时，再次产生第1导通脉冲和第1截止脉冲中的、与第2基准电位的上升时的输入信号的状态相对应的脉冲，在第2基准电位的上升结束后，通过使第2导通脉冲或第2截止脉冲中的任意者成为高电平，从而再次对输入信号的状态进行传递。

Description

半导体元件的驱动电路以及半导体装置
技术领域
本发明涉及半导体元件的驱动电路以及半导体装置。
背景技术
当前，例如如日本特开2012－75267号公报公开所示，在驱动开关元件的驱动电路中，已知用于防止误动作的各种技术。上述公报所涉及的驱动电路是作为高耐压IC而提供的，该高耐压IC将栅极驱动信号向作为开关元件的绝缘栅型双极晶体管(Insulated GateBipolar Transistor：IGBT)进行供给。另外，在该公报中还记载有，将电平移位电路用作对高电位侧的开关元件进行驱动的电路。
专利文献1：日本特开2012－75267号公报
专利文献2：日本特开2011－193419号公报
专利文献3：日本特开2006－319884号公报
专利文献4：日本特开2012－130209号公报
发明内容
作为称为功率半导体元件的电力用开关元件，使用IGBT及功率MOSFET等各种晶体管。为了驱动以上述电力控制为用途的开关元件，进行了下述操作，即，将输入信号输入至高压电平移位电路，生成开关元件的驱动信号。
作为驱动电路的例子，存在下述结构，即，接受输入信号的初级侧电路、高压电平移位电路、以及输出驱动信号的次级侧电路串联地连接。下面，将与作为输入信号的脉冲的上升沿同步的初级侧单触发脉冲也称为“导通单触发脉冲”。下面，将与作为输入信号的脉冲的下降沿同步的初级侧单触发脉冲也称为“截止单触发脉冲”。初级侧电路是生成上述导通单触发脉冲和截止单触发脉冲的电路。
利用高压电平移位电路，使由导通单触发脉冲和截止单触发脉冲构成的1组初级侧单触发脉冲进行电平移位。高压电平移位电路通过对1组初级侧单触发脉冲进行电平移位，从而生成1组次级侧单触发脉冲。该1组次级侧单触发脉冲从高压电平移位电路输入至次级侧电路。在次级侧电路中对1组次级侧单触发脉冲进行合成，最终，输出将与输入信号相同形状的脉冲进行电平移位而得到的驱动信号。
初级侧电路中的1组初级侧单触发脉冲分别与输入信号的脉冲的上升沿和下降沿同步地生成。由此，上述1组初级侧单触发脉冲通常不会双方同时为高电平。同样地，1组次级侧单触发脉冲通常也不会双方同时为高电平。
次级侧电路与电源电位VB和基准电位VS连接。为了防止由于该基准电位VS的变动所导致的误动作，有时在次级侧电路中设置互锁电路。在输入至该互锁电路中的上述1组次级侧单触发脉冲双方同时变为高电平时，该信号不会向次级侧电路以后的后级的电路进行传递。下面，为了便于说明，将2个脉冲中的双方同时变为高电平的情况也称为“同相”。
在上述结构中，本发明人发现，由于高压电平移位电路与电源电位VB及基准电位VS连接而产生如下问题。
高压电平移位电路原本与来自初级侧电路的1组初级侧单触发脉冲同步，输出1组次级侧单触发脉冲。另一方面，如果高压电平移位电路与电源电位VB及基准电位VS连接，则在基准电位VS上升时发生误动作。即，如果基准电位VS上升，则高压电平移位电路输出以该上升期间上升的1组不必要的脉冲。将该1组不必要的脉冲也称为“同相信号”。
基准电位VS的上升影响到高压电平移位电路的输出整体。该同相信号同时地以相同的期间将从高压电平移位电路向次级侧电路进行传递的1组单触发脉冲双方设为高电平。如果以比次级侧单触发脉冲宽度长的期间产生基准电位VS的上升期间，则通过该基准电位VS的上升而产生的同相信号掩盖作为正常信号、且宽度较短的次级侧单触发脉冲。
如上所述，由于基准电位VS的上升而由高压电平移位电路所输出的同相信号，双方同时地以相同的期间变为高电平。其结果，原本不应该输入的、同相且相同宽度的信号被输入至次级侧电路。存在下述问题，即，如果上述同相信号被输入，则包含互锁电路在内的次级侧电路发生误动作。
本发明就是为了解决上述课题而提出的，其目的在于提供抑制了驱动电路的误动作的、半导体元件的驱动电路以及半导体装置。
本发明所涉及的半导体元件的驱动电路的特征在于，具有：
初级侧电路，其接受输入信号，将第1基准电位作为基准而生成与所述输入信号的上升沿同步的第1导通脉冲、和与所述输入信号的下降沿同步的第1截止脉冲；
电平移位电路，其将与所述第1基准电位不同的第2基准电位作为基准而生成使所述第1导通脉冲的电压电平进行移位而得到的第2导通脉冲、和使所述第1截止脉冲的电压电平进行移位而得到的第2截止脉冲；以及
次级侧电路，其将与所述第2导通脉冲同步地上升且与所述第2截止脉冲同步地下降的输出脉冲作为半导体元件的驱动信号而进行输出，在所述第2导通脉冲和所述第2截止脉冲双方为高电平时对输出进行保持，
在所述第2基准电位上升时，再次产生所述第1导通脉冲和所述第1截止脉冲中的、与所述第2基准电位的所述上升时的所述输入信号的状态相对应的脉冲，在所述第2基准电位的所述上升结束后，通过使所述第2导通脉冲或所述第2截止脉冲中的任意者成为高电平，从而再次对所述输入信号的状态进行传递。
本发明所涉及的半导体装置的特征在于，具有：
半导体开关元件，其具有第1端子、第2端子、以及控制端子，该控制端子对所述第1端子与所述第2端子的导通及断开进行切换；
输入端子，其接受输入信号；以及
驱动电路，其接受所述输入信号，将驱动信号供给至所述控制端子，
所述驱动电路具有：
初级侧电路，其接受所述输入信号，将第1基准电位作为基准而生成与所述输入信号的上升沿同步的第1导通脉冲、和与所述输入信号的下降沿同步的第1截止脉冲；
电平移位电路，其将与所述第1基准电位不同的第2基准电位作为基准而生成使所述第1导通脉冲的电压电平进行移位而得到的第2导通脉冲、和使所述第1截止脉冲的电压电平进行移位而得到的第2截止脉冲；以及
次级侧电路，其将与所述第2导通脉冲同步地上升且与所述第2截止脉冲同步地下降的输出脉冲作为所述驱动信号而进行输出，在所述第2导通脉冲和所述第2截止脉冲双方为高电平时对输出进行保持，
在所述第2基准电位上升时，再次产生所述第1导通脉冲和所述第1截止脉冲中的、与所述第2基准电位的所述上升时的所述输入信号的状态相对应的脉冲，在所述第2基准电位的所述上升结束后，通过使所述第2导通脉冲或所述第2截止脉冲中的任意者成为高电平，从而再次对所述输入信号的状态进行传递。
发明的效果
根据本发明，由于能够再次对输入信号的状态进行传递，因此能够抑制次级侧电路的误动作，抑制驱动电路的误动作。
附图说明
图1是表示与本发明的实施方式相关的相关技术所涉及的半导体元件的驱动电路的结构的电路图。
图2是表示与本发明的实施方式相关的相关技术所涉及的半导体元件的驱动电路的动作的时序图。
图3是表示本发明的实施方式1所涉及的半导体元件的驱动电路的结构的电路图。
图4是表示本发明的实施方式1所涉及的半导体元件的驱动电路的结构的电路图。
图5是表示本发明的实施方式1所涉及的半导体元件的驱动电路的动作的时序图。
图6是表示本发明的实施方式1所涉及的半导体元件的驱动电路的结构的电路图。
图7是表示本发明的实施方式2所涉及的半导体元件的驱动电路的结构的电路图。
图8是表示本发明的实施方式2所涉及的半导体元件的驱动电路的动作的时序图。
图9是表示本发明的实施方式3所涉及的半导体元件的驱动电路的结构的电路图。
图10是表示本发明的实施方式3所涉及的半导体元件的驱动电路的动作的时序图。
图11是表示本发明的实施方式4所涉及的半导体元件的驱动电路的结构的电路图。
图12是表示本发明的实施方式4所涉及的半导体元件的驱动电路的动作的时序图。
图13是表示本发明的实施方式5所涉及的半导体元件的驱动电路的结构的电路图。
图14是表示本发明的实施方式5所涉及的半导体元件的驱动电路的动作的时序图。
图15是表示本发明的实施方式6所涉及的半导体元件的驱动电路的结构的电路图。
图16是表示本发明的实施方式6所涉及的半导体元件的驱动电路的动作的时序图。
图17是表示本发明的实施方式7所涉及的半导体元件的驱动电路的结构的电路图。
图18是表示本发明的实施方式7所涉及的半导体元件的驱动电路的动作的时序图。
图19是表示本发明的实施方式8所涉及的半导体元件的驱动电路的结构的电路图。
图20是表示本发明的实施方式8所涉及的半导体元件的驱动电路的动作的时序图。
图21是表示本发明的实施方式9所涉及的半导体元件的驱动电路的结构的电路图。
图22是表示本发明的实施方式9所涉及的半导体元件的驱动电路的动作的时序图。
图23是表示本发明的实施方式10所涉及的半导体元件的驱动电路的结构的电路图。
图24是表示本发明的实施方式10所涉及的半导体元件的驱动电路的结构的电路图。
图25是表示本发明的实施方式10所涉及的半导体元件的驱动电路的动作的时序图。
图26是表示本发明的实施方式10所涉及的半导体元件的驱动电路的结构的电路图。
图27是表示本发明的实施方式11所涉及的半导体元件的驱动电路的结构的电路图。
图28是表示本发明的实施方式11所涉及的半导体元件的驱动电路的结构的电路图。
图29是表示本发明的实施方式11所涉及的半导体元件的驱动电路的动作的时序图。
图30是表示本发明的实施方式12所涉及的半导体元件的驱动电路的结构的电路图。
图31是表示本发明的实施方式12所涉及的半导体元件的驱动电路的结构的电路图。
图32是表示本发明的实施方式12所涉及的半导体元件的驱动电路的动作的时序图。
图33是表示本发明的实施方式13所涉及的半导体元件的驱动电路的结构的电路图。
图34是表示本发明的实施方式13所涉及的半导体元件的驱动电路的动作的时序图。
图35是表示本发明的实施方式14所涉及的半导体元件的驱动电路的结构的电路图。
图36是表示本发明的实施方式14所涉及的半导体元件的驱动电路的动作的时序图。
图37是表示本发明的实施方式15所涉及的半导体元件的驱动电路的结构的电路图。
图38是表示本发明的实施方式15所涉及的半导体元件的驱动电路的动作的时序图。
图39是表示本发明的实施方式16所涉及的半导体元件的驱动电路的结构的电路图。
图40是表示本发明的实施方式16所涉及的半导体元件的驱动电路的动作的时序图。
图41是表示本发明的实施方式17所涉及的半导体元件的驱动电路的结构的电路图。
图42是表示本发明的实施方式17所涉及的半导体元件的驱动电路的结构的电路图。
图43是表示本发明的实施方式17所涉及的半导体元件的驱动电路的结构的电路图。
图44是表示本发明的实施方式17所涉及的半导体元件的驱动电路的动作的时序图。
图45是表示本发明的实施方式18所涉及的半导体元件的驱动电路的结构的电路图。
图46是表示本发明的实施方式18所涉及的半导体元件的驱动电路的结构的电路图。
图47是表示本发明的实施方式18所涉及的半导体元件的驱动电路的动作的时序图。
图48是表示本发明的实施方式19所涉及的半导体装置的结构的电路图。
图49是表示本发明的实施方式20所涉及的半导体装置的结构的电路图。
具体实施方式
实施方式1
[实施方式1的装置的结构]
图3是表示本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1的结构的电路图。驱动电路HVIC1具有初级侧电路11、高压电平移位电路3、次级侧电路7、和dV/dt检测电路12。驱动电路HVIC1是作为所谓的高压集成电路(High Voltage Integrated Circuit)而提供的。
另外，驱动电路HVIC1具有：输入端子，其接受输入信号IN；输出端子，其输出驱动信号OUT；第1电源端子，其接受初级侧的电源VCC；接地端子，其与初级侧的基准电位即接地电位GND连接；第2电源端子，其与次级侧的电源VB连接；以及基准电压端子，其与次级侧的基准电位VS连接。
在以下的说明中，在电路模块具有分别标注了VCC、GND、VB、以及VS的端子的情况下，假设作为该电路的驱动电源而使用电源VCC或电源VB，并将GND或VS作为基准电位。
初级侧电路11从电源VCC接受供电，并且与接地电位GND连接。初级侧电路11接受输入信号IN，将第1基准电位GND作为基准而生成与输入信号IN的上升沿同步的脉冲信号ONHVIN、和与输入信号IN的下降沿同步的脉冲信号OFFHVIN。
高压电平移位电路3从电源VB接受供电，并且与基准电位VS连接。高压电平移位电路3将第2基准电位VS作为基准而生成使脉冲信号ONHVIN的电压电平进行移位而得到的脉冲信号ONHV、和使脉冲信号OFFHVIN的电压电平进行移位而得到的脉冲信号OFFHV。
次级侧电路7从电源VB接受供电，并且与基准电位VS连接。次级侧电路7输出与脉冲信号ONHV同步地上升、且与脉冲信号OFFHV同步地下降的驱动信号OUT。次级侧电路7在脉冲信号ONHV和脉冲信号OFFHV双方为高电平时对输出进行保持。
dV/dt检测电路12生成掩蔽信号MASKd。掩蔽信号MASKd是具有与基准电位VS的上升期间相同宽度的脉冲信号。具体地说，对基准电位VS的电压变化(dV/dt)进行检测，产生与电压上升的开始同步地上升、与电压上升的结束相应地下降的脉冲信号而作为掩蔽信号MASKd。
图4是表示本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1的结构的电路图。图4(a)是表示初级侧电路11的内部的电路图，图4(b)是表示次级侧电路7的内部的电路图。
如图4(a)所示，初级侧电路11具有：输入电路1，其接受输入信号IN；单触发脉冲电路2；逻辑电路21；以及逻辑电路22。输入电路1利用2根配线而与单触发脉冲电路2连接，利用其中一根配线对与输入信号IN相同的脉冲波形进行传递，利用另一根配线对使输入信号IN反转而得到的脉冲波形进行传递。单触发脉冲电路2利用2根配线而与逻辑电路22连接，利用其中一根配线对单触发脉冲ONONESHOT进行传递，利用另一根配线对单触发脉冲OFFONESHOT进行传递。
如图所示，逻辑电路21具有2个AND电路21a、21b。掩蔽信号MASKd被输入至逻辑电路21的输入侧，并且逻辑电路21的输入侧与输入电路1和单触发脉冲电路2之间的2根配线连接。逻辑电路21将利用AND电路21a对“与输入信号IN相同的脉冲波形”和“掩蔽信号MASKd”的逻辑与(AND)进行运算而得到的结果作为再动作信号MASKON输出。另外，逻辑电路21将利用AND电路21b对“使输入信号IN反转而得到的脉冲波形”和“掩蔽信号MASKd”的逻辑与(AND)进行运算而得到的结果作为再动作信号MASKOFF输出。
在这里，再动作信号MASKON、MASKOFF包含由于逻辑电路21的运算等而产生的延迟时间。其结果，再动作信号MASKON、MASKOFF与掩蔽信号MASKd相比，以该延迟时间进行延迟，使得下降延后。
4个信号输入至逻辑电路22的输入侧。具体地说，来自单触发脉冲电路2的单触发脉冲ONONESHOT、OFFONESHOT以及来自逻辑电路21的再动作信号MASKON、MASKOFF输入至逻辑电路22。
如图所示，逻辑电路22具有2个OR电路22a、22b。逻辑电路22将利用OR电路22a对单触发脉冲ONONESHOT和再动作信号MASKON的逻辑或(OR)进行运算而得到的结果作为脉冲信号ONHVIN输出。另外，逻辑电路22将利用OR电路22b对单触发脉冲OFFONESHOT和再动作信号MASKOFF的逻辑或(OR)进行运算而得到的结果作为脉冲信号OFFHVIN输出。
此外，在以后的图中，为了便于说明，有时将逻辑电路21、22分别仅以框图表示，但其内部结构与图4(a)所示的结构相同。
如图4(b)所示，次级侧电路7具有互锁电路4及驱动电路5。次级侧电路7在脉冲信号ONHV为高电平且脉冲信号OFFHV为低电平时，使驱动信号OUT上升。次级侧电路7在脉冲信号OFFHV为高电平且脉冲信号ONHV为低电平时，使驱动信号OUT下降。由此，输出与脉冲信号ONHV同步地上升且与脉冲信号OFFHV同步地下降的驱动信号OUT。
次级侧电路7与电源电位VB和基准电位VS连接。为了防止由于该基准电位VS的变动而引起的误动作，在次级侧电路7中设置有互锁电路4。互锁电路4及驱动电路5的串联电路在来自高压电平移位电路3的脉冲信号ONHV、OFFHV双方同时变为高电平时，不将该信号向次级侧电路7以后的后级的电路进行传递。
图6是表示本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1的结构的电路图。图6是表示高压电平移位电路3及dV/dt检测电路12的具体实施例的电路图。高压电平移位电路3具有n沟道型的高耐压NMOSFET 33、34。
脉冲信号ONHVIN经由缓冲器BF1而输入至高耐压NMOSFET 33的栅极。脉冲信号OFFHVIN经由缓冲器BF2而输入至高耐压NMOSFET 34的栅极。缓冲器BF1、BF2分别与电源VCC及接地电位GND连接。电源VB经由电阻31而与高耐压NMOSFET 33的漏极连接，并且经由电阻32而与高耐压NMOSFET 34的漏极连接。
从电阻31和高耐压NMOSFET 33的漏极之间的中间点将脉冲信号ONHV输出。从电阻32和高耐压NMOSFET 34的漏极之间的中间点将脉冲信号OFFHV输出。电阻31和高耐压NMOSFET 33的漏极之间的中间点与二极管DS1的阴极连接。电阻32和高耐压NMOSFET 34的漏极之间的中间点与二极管DS2的阴极连接。二极管DS1及二极管DS2的阳极与基准电位VS连接。
dV/dt检测电路12在内部具有电阻35、36、比较器37、以及AND电路38。高耐压NMOSFET 33、34的源极分别与比较器37连接，比较器37还利用2根配线而与AND电路38连接。AND电路38的输出成为掩蔽信号MASKd。
利用插入至高耐压NMOSFET 33、34的源极和GND之间的电阻35、36，对高耐压NMOSFET 33、34各自的源极电位进行监视。利用比较器37将所监视的源极电位分别与参考电压Vref进行比较。
具体地说，比较器37将第1输出向AND电路38进行输出，该第1输出是将高耐压NMOSFET 33的源极电位与参考电压Vref进行比较而得到的结果。比较器37将第2输出向AND电路38进行输出，该第2输出是将高耐压NMOSFET 34的源极电位与参考电压Vref进行比较而得到的结果。AND电路38对该第1输出和第2输出的逻辑与进行运算。
通过利用AND电路38获得逻辑与，从而如果高耐压NMOSFET 33、34的源极电位均为高电平，则掩蔽信号MASKd成为高电平。另外，如果高耐压NMOSFET 33、34的源极电位中的至少一个为低电平，则掩蔽信号MASKd被设为低电平。以上述方式，在高压电平移位电路3中产生同相信号时，能够产生掩蔽信号MASKd。
[闩锁误动作的问题]
下面，使用图1及图2，说明本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1试图解决的课题、即闩锁误动作的问题。图1是表示与本发明的实施方式相关的相关技术(Related Art)所涉及的半导体元件的驱动电路、即驱动电路HVIC0的结构的电路图。
对于相关技术所涉及的驱动电路HVIC0，除了取代初级侧电路11而具有初级侧电路6这一点、以及不具有dV/dt检测电路12这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的结构。初级侧电路6除了不具有逻辑电路21、22这一点以外，具有与初级侧电路11相同的结构。
图2是表示与本发明的实施方式相关的相关技术(Related Art)所涉及的半导体元件的驱动电路HVIC0的动作的时序图。单触发脉冲电路2生成对输入信号IN进行传递的1组单触发脉冲。该1组单触发脉冲作为脉冲信号ONHVIN、OFFHVIN而从初级侧电路6输出。
在图2所示的正常定序区间SQNORMAL中，处于VS电位上升结束后的稳定状态，输入信号IN被正常地电平移位，适当地生成驱动信号OUT的上升沿及下降沿。
另一方面，在基准电位VS的上升期间比脉冲信号ONHVIN、OFFHVIN的脉冲宽度长的情况下，发生图2所示的异常定序区间SQERROR的误动作。说明该误动作，首先，发生基准电位VS的上升。基准电位VS的变动除了与由驱动电路HVIC0所驱动的开关元件的接通相伴的电位变动之外，有时还由于噪声而产生。
通常，基准电位VS和电源VB成组地生成。它们的电位差保持为恒定，如果基准电位VS上升，则电源VB也上升。由于基准电位VS和电源VB之间的上述关系，在与基准电位VS及电源VB连接的高压电平移位电路3中，导致建立了不必要的脉冲信号。该不必要的脉冲信号为图2所示的同相信号SPHASE，它被输入至互锁电路4。同相信号SPHASE从基准电位VS的上升开始进行上升，在基准电位VS的上升结束时进行下降。
本来，通过使来自初级侧电路6的脉冲信号ONHVIN、OFFHVIN进行电平移位，从而应该仅将脉冲信号ONHV、OFFHV输入至互锁电路4。但是，同相信号SPHASE掩盖该脉冲信号ONHV、OFFHV。图2的断开信号SLOSE表示该情况。断开信号SLOSE是脉冲信号OFFHVIN被电平移位而得到的脉冲信号OFFHV和同相信号SPHASE重复而消失的信号。
同相信号SPHASE在对高压电平移位电路3和次级侧电路7进行连结的2根配线上，同时上升，同时下降。互锁电路4具有下述功能，即，在接受到上述同相信号时，不使信号通过至后级。
因此，在图2的异常定序区间SQERROR中，互锁电路4以不将输入信号IN向驱动电路5进行传递的方式进行动作。具体地说，上升至高电平的驱动信号OUT在原本应该进行下降的定时(图2的HLCH)不进行下降而保持为高电平。这是在本实施方式中视为问题的“闩锁误动作”。
[实施方式1的装置的动作]
实施方式1所涉及的驱动电路HVIC1能够解决上述的“闩锁误动作”的问题。图5是表示本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1的动作的时序图。
在驱动电路HVIC1中，掩蔽信号MASKd与基准电位VS的上升相应地生成，该掩蔽信号MASKd向初级侧电路11输入。如前述所示，逻辑电路21对输入信号IN和掩蔽信号MASKd的逻辑与(AND)进行运算，生成再动作信号MASKON、MASKOFF。
逻辑电路22对单触发脉冲ONONESHOT、OFFONESHOT和再动作信号MASKON、MASKOFF的逻辑或(OR)进行运算，对这些信号进行合成。合成得到的信号即脉冲信号ONHVIN、OFFHVIN被输入至高压电平移位电路3，高压电平移位电路3使这些信号进行电平移位。
如使用图1及图2说明所示，在相关技术所涉及的驱动电路HVIC0中，如果发生基准电位VS的上升，则在高压电平移位电路3的输出中产生以该上升期间进行上升的脉冲(同相信号SPHASE)。这在实施方式1所涉及的驱动电路HVIC1中也是同样的。
但是，在实施方式1所涉及的驱动电路HVIC1中，与输入信号IN和基准电位VS的上升时间之间的关系相应地，利用逻辑电路22，使再动作信号MASKON、MASKOFF中的任意者与单触发脉冲电路2的输出进行合成。
说明图5中的逻辑电路21的输出动作，首先，在图5的情况下，在输入信号IN为低电平的期间，掩蔽信号MASKd为高电平。在该情况下，“与输入信号IN相同的脉冲波形”和“掩蔽信号MASKd”的逻辑与为低电平。由此，再动作信号MASKON不上升。
另一方面，在图5的情况下，在输入信号IN为低电平的期间、即输入信号IN的反转信号为高电平的期间，掩蔽信号MASKd为高电平。由此，“使输入信号IN反转而得到的脉冲波形”和“掩蔽信号MASKd”的逻辑与为高电平，再动作信号MASKOFF伴随着一定的延迟而进行上升。因此，如图5所示，在存在输入信号IN和基准电位VS的上升波形的情况下，仅生成再动作信号MASKOFF。
合成了再动作信号MASKOFF而得到的脉冲信号OFFHVIN在高压电平移位电路3中被电平移位，成为脉冲信号OFFHV。该脉冲信号OFFHV的下降沿迟于与基准电位VS的上升相伴的同相信号SPHASE的下降沿。
详细说明该“下降沿的延迟”，与基准电位VS的上升相伴的同相信号SPHASE视为具有与掩蔽信号MASKd相同的宽度。由于再动作信号MASKOFF原本是掩蔽信号MASKd延迟后的信号，因此必然地，再动作信号MASKOFF的下降沿迟于掩蔽信号MASKd的下降沿。由此，再动作信号MASKOFF所包含的脉冲信号OFFHV的下降沿迟于掩蔽信号MASKd的下降沿(即同相信号SPHASE的下降沿)。
如上所述，根据本实施方式所涉及的驱动电路HVIC1，在基准电位VS上升时，能够将脉冲信号ONHVIN、OFFHVIN中的、与基准电位VS的上升时的输入信号的状态相对应的脉冲在基准电位VS的上升结束后设为高电平。具体地说，能够使脉冲信号ONHVIN、OFFHVIN中的、与基准电位VS的上升时的输入信号的状态相对应的脉冲，与再动作信号MASKON、MASKOFF的下降沿同步地进行下降。
根据上述动作，在产生了同相信号SPHASE的情况下，能够将输入至次级侧电路7的脉冲信号ONHV、OFFHV中的某一个在基准电位VS的上升结束后设为高电平。在图5的情况下，通过使脉冲信号OFFHV的下降沿延迟，从而能够在基准电位VS的上升结束后将脉冲信号OFFHV设为高电平。
于是，如图5的P5所示，能够产生脉冲信号ONHV为低电平且脉冲信号OFFHV为高电平的状态。这与在图2中同相信号SPHASE的下降沿位于同一时刻的情况形成了对照。
如果能够产生脉冲信号ONHV为低电平且脉冲信号OFFHV为高电平的期间，则互锁电路4不进行动作，在次级侧电路7中正常地进行使驱动信号OUT下降的动作。由此，能够解除驱动信号OUT固定为高电平而保持不变的动作，即能够解除闩锁误动作。
在图5的时序图中，说明了在输入信号IN为低电平的期间产生了基准电位VS的上升期间的情况。但是，根据实施方式1所涉及的驱动电路HVIC1，即使在输入信号IN为高电平的期间产生了基准电位VS的上升期间的情况下，也能够解除闩锁误动作。
在输入信号IN为高电平的期间产生了基准电位VS的上升期间的情况下，仅生成再动作信号MASKON，不生成再动作信号MASKOFF。在该情况下，再动作信号MASKON起到与图5的情况下的再动作信号MASKOFF相同的作用，能够使脉冲信号ONHV的下降沿延迟。由此，在存在基准电位VS的上升时，能够产生脉冲信号ONHV为高电平且脉冲信号OFFHV为低电平的期间。
此外，在本实施方式中，将产生再动作信号MASKOFF的情况作为一个例子而在时序图中进行图示，省略了产生再动作信号MASKON的情况。但是，如实施方式1所述，关于产生再动作信号MASKON的情况，也能够进行相同的动作。在下面所述的实施方式2至18及其以后中也使用时序图，但这一点是相同的。
另外，在以下的实施方式中使用的时序图中，适当地省略脉冲信号ONHV、OFFHV的波形，根据需要在时序图上记载脉冲信号ONHV、OFFHV的波形。如前述所示，使脉冲信号ONHVIN的电压电平进行移位而得到的信号是脉冲信号ONHV，使脉冲信号OFFHVIN的电压电平进行移位而得到的信号是脉冲信号OFFHV。并且，在存在基准电位VS的上升时，脉冲信号ONHV、OFFHV双方以该上升期间同时地同步上升。即，产生同相信号。由于这在后述的实施方式2及其以后也是相同的，因此在时序图上适当地省略脉冲信号ONHV、OFFHV的波形的图示。
如以上说明所述，根据实施方式1，由于能够在基准电位VS的上升结束后对输入信号的状态再次进行传递，因此能够解除次级侧电路7的闩锁误动作，能够抑制驱动电路HVIC1的误动作。
实施方式2
实施方式2所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11a这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或者相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
实施方式2所涉及的半导体元件的驱动电路，仅在单触发脉冲ONONESHOT、OFFONESHOT中的任一个与掩蔽信号MASKd重叠时，生成再动作信号MASKON、MASKOFF。掩蔽信号MASKd和单触发脉冲ONONESHOT、OFFONESHOT的重叠，是指二者的至少一部分发生了重叠的情况。由此，具有下述效果，即，能够对内部的电路的不必要动作进行抑制，对与电路动作相伴的发热进行抑制。
图7是表示本发明的实施方式2所涉及的半导体元件的驱动电路的结构的电路图。图7(a)仅图示出与实施方式1的驱动电路HVIC1不同的结构即初级侧电路11a。初级侧电路11a具有逻辑电路21、42。逻辑电路21、42对掩蔽信号MASKd和单触发脉冲信号ONONESHOT、OFFONESHOT进行比较，仅在二者均为H状态时产生再动作信号MASKON、MASKOFF。
逻辑电路21对掩蔽信号MASKd和输入电路1的输出信号之间的逻辑与(AND)进行运算，并输出至逻辑电路42。逻辑电路42仅在掩蔽信号MASKd和单触发脉冲ONONESHOT、OFFONESHOT重叠时，产生向高压电平移位电路3的再动作信号MASKON、MASKOFF。
如图7(a)所示，逻辑电路42具有SR－FF(SR触发器)电路42a及SR－FF电路42b。SR－FF电路42a、42b分别具有前级的NOT电路及后级的AND电路。此外，在图7中，为了便于说明，详细记载单触发脉冲电路2内部的电路结构，将“ON单触发脉冲电路”及“OFF单触发脉冲电路”作为其他模块进行了记载。但是，在附图中，假设表示单触发脉冲电路2的模块在其内部包含有与图7相同的“ON单触发脉冲电路”及“OFF单触发脉冲电路”。
说明SR－FF电路42a侧的电路结构，首先，单触发脉冲ONONESHOT被输入至置位端子S，由NOT电路使AND电路21a的输出进行反转而得到的信号被输入至重置端子R。另外，SR－FF电路42a的输出端子Q及AND电路21a的输出被输入至AND电路42c，它们的逻辑与作为再动作信号MASKON而被输出。
另外，说明SR－FF电路42b侧的电路结构，首先，单触发脉冲OFFONESHOT被输入至置位端子S，由NOT电路使AND电路21b的输出进行反转而得到的信号被输入至重置端子R。另外，SR－FF电路42b的输出端子Q及AND电路21b的输出被输入至AND电路42d，它们的逻辑与作为再动作信号MASKOFF而被输出。
图7(b)表示SR－FF电路的一个例子。此外，逻辑电路21、42的顺序也可以反过来。
图8是表示本发明的实施方式2所涉及的半导体元件的驱动电路的动作的时序图。在掩蔽信号MASKd和单触发脉冲OFFONESHOT双方均为高电平的情况下，生成再动作信号MASKOFF。另一方面，在即使掩蔽信号MASKd为高电平、但单触发脉冲OFFONESHOT保持为低电平的情况下，不生成由虚线所示的脉冲P81。针对单触发脉冲ONONESHOT，也进行与单触发脉冲OFFONESHOT相同的电路动作。
根据以上说明的实施方式2，在单触发脉冲ONONESHOT、OFFONESHOT和掩蔽信号MASKd不重复时，不生成再动作信号MASKON、MASKOFF。由此，能够利用再动作信号MASKON、MASKOFF防止高压电平移位电路3不必要地进行动作，能够对与不必要的电路动作相伴的发热进行抑制。
另外，在实施方式2中，也与实施方式1同样地，在基准电位VS上升时，能够将脉冲信号ONHVIN、OFFHVIN中的、与基准电位VS的上升时的输入信号的状态相对应的脉冲在基准电位VS的上升结束后设为高电平。
实施方式3
实施方式3所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11b这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
如果掩蔽信号MASKd与单触发脉冲ONONESHOT、OFFONESHOT完全重叠，则输入信号完全不向驱动电路5进行传递。因此，在实施方式3中，仅在上述情况下，产生再动作信号MASKON、MASKOFF。由此，具有下述效果，即，能够对内部的电路的不必要动作进行抑制，能够对与电路动作相伴的发热进行抑制。
图9是表示本发明的实施方式3所涉及的半导体元件的驱动电路的结构的电路图。图9仅图示出与实施方式1的驱动电路HVIC1不同的结构、即初级侧电路11b。初级侧电路11b在初级侧电路11a中取代逻辑电路42而设置有逻辑电路51。
初级侧电路11b对掩蔽信号MASKd和单触发脉冲ONONESHOT、OFFONESHOT分别进行比较。作为比较的结果，仅在由dV/dt检测电路12检测出的掩蔽信号MASKd与单触发脉冲ONONESHOT、OFFONESHOT分别完全重叠的情况下，产生向高压电平移位电路3的再动作信号MASKON、MASKOFF。
逻辑电路21的2个输出、输入电路1的2个输出、以及单触发脉冲电路2的2个输出被输入至逻辑电路51。具体地说，如图9所示，逻辑电路51也与逻辑电路42同样地，具有2个SR－FF电路51d、51j。与逻辑电路42的不同点在于，信号还从输入电路1输入。
说明SR－FF电路51d侧的电路，首先，AND电路51b的输出被输入至置位端子S。单触发脉冲ONONESHOT和NAND电路51a的输出被输入至AND电路51b。单触发脉冲ONONESHOT和AND电路21a的输出被输入至NAND电路51a。由NOT电路51c使输入电路1的一个输出进行反转而得到的信号被输入至SR－FF电路51d的重置端子R。在这里，所谓一个输出，是指与输入信号IN相同的脉冲信号。SR－FF电路51d的输出端子Q经由NOT电路51e而被输入至AND电路51f。并且，AND电路21a的输出也被输入至AND电路51f。该AND电路51f的输出是再动作信号MASKON。
说明SR－FF电路51j侧的电路，首先，AND电路51h的输出被输入至置位端子S。单触发脉冲OFFONESHOT和NAND电路51g的输出被输入至AND电路51h。单触发脉冲OFFONESHOT和AND电路21b的输出被输入至NAND电路51g。由NOT电路51i使输入电路1的另一个输出进行反转而得到的信号被输入至SR－FF电路51j的重置端子R。在这里，所谓另一个输出，是指使输入信号IN进行反转而得到的脉冲信号。SR－FF电路51j的输出端子Q经由NOT电路51k而被输入至AND电路51m。并且，AND电路21b的输出也被输入至AND电路51m。该AND电路51m的输出是再动作信号MASKOFF。
图10是表示本发明的实施方式3所涉及的半导体元件的驱动电路的动作的时序图。图10的脉冲P102、P103分别是由于基准电位VS的上升而消失的断开信号。
为了便于说明，在图10中将输入信号IN中的第1个脉冲称为脉冲IN1，将第2个脉冲称为脉冲IN2。如果对图10的与脉冲IN1和脉冲IN2相对应的电路动作进行比较，则仅在掩蔽信号MASKd与单触发脉冲OFFONESHOT完全重叠、输入信号完全不向驱动电路5进行传递的情况下，产生向高压电平移位电路3的再动作信号MASKOFF。
另一方面，在与脉冲IN2相应的电路动作中，由于掩蔽信号MASKd与单触发脉冲OFFONESHOT不完全重叠，因此不产生在图10中由虚线所示的脉冲P101。在该情况下，在脉冲信号ONHVIN为低电平、脉冲信号OFFHVIN为高电平的定时，也如脉冲P106所示，驱动信号OUT正常地进行下降。
根据实施方式3，能够对高压电平移位电路3的不必要的动作进行抑制，对高压电平移位电路3的发热进行抑制。通过与实施方式1相同的电路动作，在基准电位VS上升时，能够将脉冲信号ONHVIN、OFFHVIN中的、与基准电位VS的上升时的输入信号的状态相对应的脉冲在基准电位VS的上升结束后设为高电平。
实施方式4
实施方式4所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11c这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且，以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
实施方式4所涉及的半导体元件的驱动电路具有延迟电路61，该延迟电路61与dV/dt检测电路12连接，使掩蔽信号MASKd延迟而生成再动作信号MASKON、MASKOFF。由此，能够稳定地解除闩锁误动作。
图11是表示本发明的实施方式4所涉及的半导体元件的驱动电路的结构的电路图。图11仅图示出与实施方式1的驱动电路HVIC1不同的结构、即初级侧电路11c。初级侧电路11c在逻辑电路21的前级具有延迟(DELAY)电路61。延迟电路61接受掩蔽信号MASKd的输入，将使其以规定的延迟时间延迟而得到的脉冲输出至逻辑电路21。逻辑电路21接受来自延迟电路61的脉冲，与实施方式1时相同地进行逻辑运算。
在实施方式1的情况下，利用由于逻辑电路21中的逻辑运算等而产生的信号延迟，进行了再动作信号MASKON、MASKOFF的延迟。与此相对，根据实施方式4，能够积极地分别使再动作信号MASKON、MASKOFF大幅延迟。
图12是表示本发明的实施方式4所涉及的半导体元件的驱动电路的动作的时序图。可知，再动作信号MASKOFF相对于掩蔽信号MASKd大幅延迟。除了这一点以外，进行了与图5所示的实施方式1的时序图相同的电路动作。其结果，能够使脉冲信号OFFHVIN的下降沿充分地迟于掩蔽信号MASKd的下降沿(即，基准电位VS的上升结束定时)。
根据以上说明的实施方式4，在基准电位VS的上升时(电压变化dV/dt发生时)，能够稳定地解除闩锁误动作。此外，延迟电路61也可以插入至逻辑电路21的后级。
此外，实施方式4不仅可以与实施方式1进行组合，也可以与实施方式2、3进行组合。
实施方式5
实施方式5所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11d这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在掩蔽信号MASKd的脉冲宽度小于来自单触发脉冲电路2的单触发脉冲宽度的情况下，输入信号IN向驱动电路5正常地进行传递。在该情况下，不需要利用再动作信号MASKON、MASKOFF而使高压电平移位电路3进行动作。
因此，在实施方式5中，仅在掩蔽信号MASKd的宽度大于或等于一定宽度时，产生向高压电平移位电路3的再动作信号MASKON、MASKOFF。由此，实施方式5所涉及的半导体元件的驱动电路能够仅在掩蔽信号MASKd的脉冲宽度大于或等于规定宽度时，在基准电位VS的上升结束后将脉冲信号ONHVIN、OFFHVIN中的任意者设为高电平。
图13是表示本发明的实施方式5所涉及的半导体元件的驱动电路的结构的电路图。图13仅图示出与实施方式1的驱动电路HVIC1不同的结构、即初级侧电路11d。在初级侧电路11d中，在逻辑电路21的前级设置有滤波器(FILTER)电路71。
滤波器电路71是将大于或等于规定脉冲宽度的脉冲向后级进行传递，并且不将小于规定脉冲宽度的脉冲向后级进行传递的电路。在实施方式5中，将该规定脉冲宽度设为单触发脉冲ONONESHOT、OFFONESHOT的脉冲宽度W。利用该滤波器电路71而对掩蔽信号MASKd进行滤波，防止高压电平移位电路3进行不必要的动作。
图14是表示本发明的实施方式5所涉及的半导体元件的驱动电路的动作的时序图。基准电位VS的上升发生了2次。如果对第1次的基准电位VS的上升进行观察，则该上升期间相对较长，掩蔽信号MASKd是宽度比脉冲宽度W长的脉冲。另一方面，如果对第2次的基准电位VS的上升进行观察，则其上升期间比第1次短，掩蔽信号MASKd是宽度比脉冲宽度W短的脉冲。
在第1次的基准电位VS上升时，由于掩蔽信号MASKd比掩蔽宽度W长，因此生成了再动作信号MASKOFF。在第2次的基准电位VS上升时，由于掩蔽信号MASKd比掩蔽宽度W短，因此不生成再动作信号MASKOFF。此外，由虚线所示的脉冲P141是由于滤波器电路71的功能而未产生的脉冲。
根据实施方式5，具有下述效果，即，能够对高压电平移位电路3的不必要的动作进行抑制，对与电路动作相伴的发热进行抑制。此外，滤波器电路71也可以插入至逻辑电路21的后级。
实施方式6
实施方式6所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11e这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式1～5中，也可以利用由dV/dt检测电路12检测出的掩蔽信号MASKd，产生用于使高压电平移位电路3进行再动作的单触发再动作信号ONRESHOT、OFFRESHOT。为了实现这一点，实施方式6所涉及的半导体元件的驱动电路具有用于生成单触发再动作信号ONRESHOT、OFFRESHOT的“单触发脉冲信号生成电路”。“单触发脉冲信号生成电路”与掩蔽信号MASKd相应地，生成与掩蔽信号MASKd的下降沿相比延后下降的再单触发脉冲(ONRESHOT、OFFRESHOT)。
图15是表示本发明的实施方式6所涉及的半导体元件的驱动电路的结构的电路图。图15仅图示出与实施方式1的驱动电路HVIC1不同的结构、即初级侧电路11e。初级侧电路11e具有逻辑电路21、再单触发脉冲(re-oneshotpulse)电路82、和延迟电路83，各电路分别利用2根配线而串联连接。这些逻辑电路21、再单触发脉冲电路82、和延迟电路83是实施方式6所涉及的“单触发脉冲信号生成电路”。
利用掩蔽信号MASKd，再单触发脉冲电路82产生单触发再动作信号ONRESHOT、OFFRESHOT。延迟电路83使该单触发再动作信号ONRESHOT、OFFRESHOT延迟。延迟时间设定为在基准电位VS的上升(dV/dt变动)停止后，单触发再动作信号ONRESHOT、OFFRESHOT被输入至高压电平移位电路3这种程度的时间。
图16是表示本发明的实施方式6所涉及的半导体元件的驱动电路的动作的时序图。如图16所示，将掩蔽信号MASKd的上升沿作为触发，生成了单触发再动作信号OFFRESHOT的脉冲P161。脉冲P161以与掩蔽信号MASKd的下降沿相比延迟下降的程度受到了延迟。
在实施方式6中，通过利用单触发再动作信号ONRESHOT、OFFRESHOT而使高压电平移位电路3进行动作，从而具有下述效果，即，能够缩短高压电平移位电路3的动作时间，对与电路动作相伴的发热进行抑制。
实施方式7
实施方式7所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11f这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
也可以使在实施方式6中产生的单触发再动作信号ONRESHOT、OFFRESHOT，产生为宽度长的脉冲。实施方式7所涉及的半导体元件的驱动电路是实现上述电路动作的驱动电路。
图17是表示本发明的实施方式7所涉及的半导体元件的驱动电路的结构的电路图。图17仅图示出与实施方式1的驱动电路HVIC1不同的结构、即初级侧电路11f。初级侧电路11f具有逻辑电路21及再单触发脉冲电路91。利用再单触发脉冲电路91，产生与掩蔽信号MASKd相比宽度较长的单触发再动作信号ONRESHOT、OFFRESHOT，使高压电平移位电路3进行再动作。
图18是表示本发明的实施方式7所涉及的半导体元件的驱动电路的动作的时序图。单触发再动作信号OFFRESHOT与掩蔽信号MASKd的上升沿同步，在少许的延迟时间后进行上升。该少许的延迟时间是由于经过逻辑电路21及再单触发脉冲电路91而产生的。实施方式7所涉及的单触发再动作信号OFFRESHOT具有脉冲宽度PW，该脉冲宽度PW与掩蔽信号MASKd相比较大。
在实施方式7中，由于能够实现稳定的闩锁误动作解除而不使用延迟电路83，因此与实施方式6相比，能够实现设计的简化、省空间化。
实施方式8
实施方式8所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11g这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式6、7中，也可以与由dV/dt检测电路12检测出的掩蔽信号MASKd的下降沿同步地产生向高压电平移位电路3的单触发再动作信号ONRESHOT、OFFRESHOT。实施方式8所涉及的半导体元件的驱动电路实现上述电路动作。
图19是表示本发明的实施方式8所涉及的半导体元件的驱动电路的结构的电路图。图19仅图示出与实施方式1的驱动电路HVIC1不同的结构、即初级侧电路11g。初级侧电路11g具有逻辑电路21及再单触发脉冲电路102。再单触发脉冲电路102是负沿型(negativeedge type)的结构。
初级侧电路11g与掩蔽信号MASKd的下降沿同步地产生单触发再动作信号ONRESHOT、OFFRESHOT。将该单触发再动作信号ONRESHOT、OFFRESHOT向高压电平移位电路3进行输入。
图20是表示本发明的实施方式8所涉及的半导体元件的驱动电路的动作的时序图。不是如由虚线所示的脉冲P200那样将掩蔽信号MASKd的上升沿作为触发，而是如脉冲P201那样将掩蔽信号MASKd的下降沿作为触发，生成单触发再动作信号OFFRESHOT。
根据实施方式8，能够稳定地使高压电平移位电路3进行动作。另外，由于不需要延迟电路83，因此与实施方式6相比，能够实现设计的简化、省空间化。另外，与实施方式7相比，由于能够使单触发再动作信号宽度变窄，因此具有下述效果，即，能够缩短高压电平移位电路3的动作时间，能够对与电路动作相伴的发热进行抑制。
实施方式9
实施方式9所涉及的半导体装置的驱动电路除了将初级侧电路11置换为初级侧电路11h这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式1～5中，也可以对掩蔽信号MASKd和输入信号IN进行比较，使单触发脉冲电路2进行再动作，再次产生向高压电平移位电路3的再动作信号ONHVIN、OFFHVIN。实施方式9所涉及的半导体元件的驱动电路实现上述的电路动作。
图21是表示本发明的实施方式9所涉及的半导体元件的驱动电路的结构的电路图。图21仅图示出与实施方式9的驱动电路HVIC1不同的结构、即初级侧电路11h。初级侧电路11h构成为，使逻辑电路111插入至输入电路1和单触发脉冲电路2a之间。逻辑电路111通过对输入信号IN和掩蔽信号MASKd进行比较，将向单触发脉冲电路2a的信号ONONEIN、OFFONEIN设为高电平，从而将单触发脉冲电路2a重置。假设单触发脉冲电路2a与信号ONONEIN、OFFONEIN的下降沿同步，对单触发脉冲进行输出。
更具体地说，逻辑电路111在内部具有AND电路111a、111d、NOT电路111b、111e、以及OR电路111c、111f。AND电路111a对与输入信号IN相同的脉冲和掩蔽信号MASKd的逻辑与进行运算，并输入至OR电路111c。NOT电路111b使输入信号IN反转，并输入至OR电路111c。OR电路111c对AND电路111a的输出和NOT电路111b的输出的逻辑或进行运算，将其结果作为信号ONONEIN而进行输出。
AND电路111d对使输入信号IN反转而得到的脉冲和掩蔽信号MASKd的逻辑与进行运算，并输入至OR电路111f。NOT电路111e使对输入信号IN进行反转而得到的脉冲再次反转，并输入至OR电路111f。OR电路111f对AND电路111d的输出和NOT电路111e的输出的逻辑或进行运算，将其结果作为信号OFFONEIN而进行输出。
图22是表示本发明的实施方式9所涉及的半导体元件的驱动电路的动作的时序图。如脉冲P221所示，通过将向单触发脉冲电路2a的信号ONONEIN、OFFONEIN设为高电平，从而将单触发脉冲电路2a重置。如箭头P222所示，单触发脉冲电路2a与信号OFFONEIN的下降沿相应地进行动作，如箭头P222所示，再次产生向高压电平移位电路3的脉冲信号OFFHVIN。
在实施方式9中，具有下述效果，即，能够缩短高压电平移位电路3的动作时间，能够对与电路动作相伴的发热进行抑制。另外，如实施方式6～8所示，由于不需要另外准备单触发脉冲电路，因此能够实现设计的简化、省空间化。
实施方式10
实施方式10所涉及的半导体装置的驱动电路HVIC2除了将次级侧电路7置换为次级侧电路122这一点、以及取代dV/dt检测电路12而具有信号传递电路121这一点以外，具有与实施方式1所涉及的驱动电路HVIC1相同的电路结构。因此，在以下的说明中，对与实施方式1相同或相当的结构标注相同的标号而进行说明，并且以与实施方式1的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式10所涉及的驱动电路HVIC2中，互锁电路4a在实施方式1所涉及的互锁电路4的2个输出的基础上，还对掩蔽信号MASKi进行输出。掩蔽信号MASKi是在脉冲信号ONHV及脉冲信号OFFHV双方为高电平的期间、即产生同相信号SPHASE的期间为高电平的脉冲。在实施方式1～9所涉及的驱动电路中使用掩蔽信号MASKd。在实施方式10所涉及的驱动电路中，通过取代掩蔽信号MASKd而经由信号传递电路121将掩蔽信号MASKi向初级侧电路11进行传递，从而使高压电平移位电路3进行再动作。
图23是表示本发明的实施方式10所涉及的半导体元件的驱动电路HVIC2的结构的电路图。图24是表示本发明的实施方式10所涉及的次级侧电路122的内部的图。如图23及图24所示，在实施方式10所涉及的驱动电路HVIC2中，次级侧电路122的内部的互锁电路4a所输出的掩蔽信号MASKi被输入至信号传递电路121。信号传递电路121将使掩蔽信号MASKi少许延迟而得到的掩蔽信号MASKL输出至初级侧电路11。
图26是表示信号传递电路121的一个实施例、即反向电平移位电路121a的图。反向电平移位电路121a具有反相器INV、高耐压PMOS 125、缓冲器BF、二极管D1。掩蔽信号MASKi经由反相器INV而被输入至高耐压PMOS 125的栅极。高耐压PMOS 125的源极与电源VB连接。
高耐压PMOS 125的漏极与电阻126的一端连接，电阻126的另一端与接地电位GND连接。高耐压PMOS 125的漏极和电阻126的连接点与缓冲器BF的输入侧连接。缓冲器BF的输出是掩蔽信号MASKL。高耐压PMOS 125的漏极和电阻126的连接点与二极管D1的阳极连接，二极管D1的阴极与电源VCC连接。
图25是表示本发明的实施方式10所涉及的半导体元件的驱动电路的动作的时序图。掩蔽信号MASKi进行延迟而生成掩蔽信号MASKL，该掩蔽信号MASKL取代实施方式1～9的掩蔽信号MASKd而在初级侧电路11内被处理。
在初级侧电路11内部，与实施方式1同样地，生成再动作信号MASKON、MASKOFF，与单触发脉冲ONONESHOT、OFFONESHOT进行逻辑运算。
其结果，初级侧电路11输出图25所示的脉冲信号ONHVIN、OFFHVIN，使驱动信号OUT下降，将闩锁误动作解除。在图25中，通过在初级侧电路11内进行再动作信号MASKOFF的生成、逻辑运算，从而使脉冲信号OFFHVIN的下降沿产生了延迟。
在实施方式10中，能够取得将输入信号IN进行断开的信号和使高压电平移位电路3进行再动作的信号之间的同步，稳定地使高压电平移位电路3进行再动作。此外，也可以将从次级侧电路122向初级侧电路11传递的信号分割为多个信号，其具体实施方式在后述的实施方式17中进行说明。
实施方式11
实施方式11所涉及的半导体装置的驱动电路HVIC3除了将初级侧电路11置换为初级侧电路127这一点、以及具有dV/dt检测电路12这一点以外，具有与实施方式10所涉及的驱动电路HVIC2相同的电路结构。因此，在以下的说明中，对与实施方式10相同或相当的结构标注相同的标号而进行说明，并且以与实施方式10的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式10中，也可以利用信号传递电路121，将掩蔽信号MASKi向初级侧电路127传递，从向初级侧电路127输入的MASKL信号中去除与掩蔽信号MASKd重叠的部分。实施方式11所涉及的驱动电路HVIC3是实现上述电路动作的结构。
图27是表示本发明的实施方式11所涉及的半导体元件的驱动电路HVIC3的结构的电路图。图28图示出实施方式11的初级侧电路127的内部。如图28所示，初级侧电路127在其内部具有互锁电路128。
互锁电路128接受掩蔽信号MASKd、MASKL，生成掩蔽信号MASKa。掩蔽信号MASKa被输入至逻辑电路21，起到与实施方式1中的掩蔽信号MASKd相同的作用。在图27中，通过在初级侧电路11内进行再动作信号MASKOFF的生成、逻辑运算，从而使脉冲信号OFFHVIN的下降沿产生了延迟。
图29是表示本发明的实施方式11所涉及的半导体元件的驱动电路HVIC3的动作的时序图。在检测出掩蔽信号MASKd的期间，由于产生同相信号SPHASE，因此高压电平移位电路3进行误动作。因此，不需要生成再动作信号MASKON、MASKOFF并输入至高压电平移位电路3。
因此，为了对不必要的再动作信号MASKON、MASKOFF的生成进行抑制，利用初级侧电路127的插入至逻辑电路21的前级的互锁电路128，从MASKL信号的脉冲波形中去除掩蔽信号MASKd。其结果，生成脉冲P291。该脉冲P291是掩蔽信号MASKa，使用其生成再动作信号MASKON、MASKOFF。
根据实施方式11，能够对电路的不必要的动作进行抑制，对高压电平移位电路3的发热进行抑制。
实施方式12
实施方式12所涉及的半导体装置的驱动电路HVIC4除了将次级侧电路7置换为次级侧电路124这一点以外，具有与实施方式10所涉及的驱动电路HVIC2相同的电路结构。因此，在以下的说明中，对与实施方式10相同或相当的结构标注相同的标号而进行说明，并且以与实施方式10的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式10、11中，也可以使用延迟电路积极地使由次级侧电路124的互锁电路4所检测出的掩蔽信号MASKi延迟，并向初级侧电路11传递。实施方式12所涉及的驱动电路HVIC4是实现上述电路动作的结构。
图30是表示本发明的实施方式12所涉及的半导体元件的驱动电路HVIC4的结构的电路图。图31图示出本发明的实施方式12所涉及的次级侧电路124的内部。如图31所示，次级侧电路124具有延迟电路131。
延迟电路131接受来自互锁电路4a的掩蔽信号MASKi，输出使其进行延迟而得到的掩蔽信号MASKH。如上所述，通过将延迟电路131插入至互锁电路4a的后级，从而使掩蔽信号MASKi延迟。
图32是表示本发明的实施方式12所涉及的半导体元件的驱动电路的动作的时序图。如箭头P321所示，使掩蔽信号MASKi延迟，生成掩蔽信号MASKH。
该掩蔽信号MASKH被输入至信号传递电路121，信号传递电路121将使该掩蔽信号MASKH进一步延迟而得到的掩蔽信号MASKL输出至初级侧电路11。掩蔽信号MASKL起到与实施方式1中的掩蔽信号MASKd相同的作用。在图32中，通过在初级侧电路11内进行再动作信号MASKOFF的生成、逻辑运算，从而使脉冲信号OFFHVIN的下降沿产生了延迟。
在实施方式12中，通过在基准电位VS的上升(dV/dt变动)停止后将掩蔽信号从次级侧电路124向初级侧电路11传递，从而能够稳定地对信号进行传递。
实施方式13
实施方式13所涉及的半导体装置的驱动电路除了将次级侧电路124置换为次级侧电路124a这一点以外，具有与实施方式12所涉及的驱动电路HVIC4相同的电路结构。因此，在以下的说明中，对与实施方式12相同或相当的结构标注相同的标号而进行说明，并且以与实施方式12的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在检测出了宽度比单触发脉冲宽度窄的掩蔽信号MASKi的情况下，由于输入信号向驱动电路5传递，因此不需要使高压电平移位电路3再次进行动作。因此，在实施方式13中，是在实施方式10～12的基础上，仅在由次级侧电路124的互锁电路4a所检测出的掩蔽信号MASKi的宽度大于或等于一定宽度时，将掩蔽信号MASKi向初级侧电路11传递。
图33图示出实施方式13的次级侧电路124a的内部。如图33所示，次级侧电路124a在互锁电路4a的后级具有滤波器电路141。滤波器电路141是将大于或等于规定脉冲宽度的脉冲向后级进行传递，并且不将小于规定脉冲宽度的脉冲向后级进行传递的电路。在实施方式13中，将该规定脉冲宽度设为单触发脉冲ONONESHOT、OFFONESHOT的脉冲宽度W。
图34是表示本发明的实施方式13所涉及的半导体元件的驱动电路的动作的时序图。由于掩蔽信号MASKi中的脉冲P341的宽度小于脉冲宽度W，因此滤波器电路141将信号阻挡，不将信号向后级进行传递。由此，不产生由虚线所示的脉冲P342。在图34中，由于OFFHVIN的上升沿出现在同相信号SPHASE的上升沿之前，因此驱动信号OUT正常地进行了下降。
通过由滤波器电路141对掩蔽信号MASKi进行滤波，从而能够对信号传递电路121的不必要的动作进行抑制，对高压电平移位电路3的不必要的动作进行抑制。由此，具有对与电路动作相伴的发热进行抑制的效果。
实施方式14
实施方式14所涉及的半导体装置的驱动电路除了将次级侧电路124置换为次级侧电路124b这一点以外，具有与实施方式12所涉及的驱动电路HVIC4相同的电路结构。因此，在以下的说明中，对与实施方式12相同或相当的结构标注相同的标号而进行说明，并且以与实施方式12的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式10～13中，也可以将掩蔽信号MASKi作为触发而产生单触发脉冲信号MASKH。实施方式14所涉及的驱动电路是实现上述电路动作的结构。
图35图示出本发明的实施方式14所涉及的次级侧电路124b的内部。如图35所示，在次级侧电路124b中，单触发脉冲电路151及延迟电路152串联连接于互锁电路4a的后级。由单触发脉冲电路151产生单触发脉冲信号。
延迟电路152使该单触发脉冲信号进行延迟。由此，在基准电位VS的上升(dV/dt变动)停止后，将单触发脉冲信号MASKH向初级侧电路11传递。
图36是表示本发明的实施方式14所涉及的半导体元件的驱动电路的动作的时序图。单触发脉冲电路151产生单触发脉冲信号，利用延迟电路152而使该单触发脉冲信号进行延迟，从而产生了图36的脉冲P361。通过根据脉冲P361而生成掩蔽信号MASKL，并且将其作为再动作信号使用，从而最终生成了OFFHVIN。
根据实施方式14，能够缩短信号传递电路121的动作时间，能够对与电路动作相伴的发热进行抑制。
实施方式15
实施方式15所涉及的半导体装置的驱动电路除了将次级侧电路124置换为次级侧电路124c这一点以外，具有与实施方式12所涉及的驱动电路HVIC4相同的电路结构。因此，在以下的说明中，对与实施方式12相同或相当的结构标注相同的标号而进行说明，并且以与实施方式12的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式14中，也可以在利用掩蔽信号MASKi而产生向初级侧电路11传递的掩蔽信号MASKH时，将该掩蔽信号MASKH作为与掩蔽信号MASKi相比具有较长宽度的单触发脉冲而生成。实施方式15所涉及的驱动电路是实现上述电路动作的结构。
图37图示出本发明的实施方式15所涉及的次级侧电路124c的内部。如图37所示，次级侧电路124c在互锁电路4a的后级设置有单触发脉冲电路161。
单触发脉冲电路161接受掩蔽信号MASKi，产生与该掩蔽信号MASKi相比宽度较长的单触发脉冲信号。将该单触发脉冲信号作为掩蔽信号MASKH使用，向初级侧电路11传递。
图38是表示本发明的实施方式15所涉及的半导体元件的驱动电路的动作的时序图。可知，掩蔽信号MASKH的脉冲宽度PW与掩蔽信号MASKi的脉冲宽度相比较长。该掩蔽信号MASKH被输入至信号传递电路121，信号传递电路121对掩蔽信号MASKL进行输出。接受了该掩蔽信号MASKL的初级侧电路11最终与实施方式12同样地，适当地生成了脉冲信号ONHVIN、OFFHVIN。
根据实施方式15，通过使掩蔽信号MASKH的宽度扩大得较长，从而即使不利用延迟电路152而使信号进行延迟，也能够使高压电平移位电路3稳定地进行再动作。
另外，根据实施方式15，由于不需要延迟电路152，因此与实施方式13相比，能够实现设计的简化、省空间化。
实施方式16
实施方式16所涉及的半导体装置的驱动电路除了将次级侧电路124置换为次级侧电路124d这一点以外，具有与实施方式12所涉及的驱动电路HVIC4相同的电路结构。因此，在以下的说明中，对与实施方式12相同或相当的结构标注相同的标号而进行说明，并且以与实施方式12的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式14、15中，也可以在由次级侧电路124的互锁电路4所检测出的掩蔽信号MASKi的下降时产生向初级侧电路11传递的掩蔽信号MASKH。实施方式16所涉及的驱动电路是实现上述电路动作的结构。
图39图示出本发明的实施方式16所涉及的次级侧电路124d的内部。如图39所示，次级侧电路124d在互锁电路4a的后级设置有负沿型的单触发脉冲电路171。单触发脉冲电路171将掩蔽信号MASKi的下降沿作为触发而产生单触发脉冲信号MASKH。
图40是表示本发明的实施方式16所涉及的半导体元件的驱动电路的动作的时序图。不是如由虚线所示的脉冲P400那样将掩蔽信号MASKi的上升沿作为触发，而是如脉冲P401那样将掩蔽信号MASKi的下降沿作为触发，生成掩蔽信号MASKH。
根据实施方式16，能够在基准电位VS的上升(dV/dt变动)停止后产生单触发脉冲信号。由此，能够稳定地使信号传递电路121进行动作。
另外，由于不需要延迟电路152，因此与实施方式14相比，能够实现设计的简化、省空间化。另外，由于与实施方式15相比，能够使单触发脉冲信号宽度变窄，因此具有下述效果，即，能够缩短信号传递电路121的动作时间，能够对与电路动作相伴的发热进行抑制。
实施方式17
图41是表示本发明的实施方式17所涉及的半导体元件的驱动电路HVIC5的结构的电路图。实施方式17所涉及的半导体装置的驱动电路HVIC5是在实施方式10所涉及的驱动电路HVIC2中将初级侧电路11置换为初级侧电路201、将次级侧电路122置换为次级侧电路202、将信号传递电路121置换为信号传递电路203而得到的驱动电路。
在各电路的内部结构中，对与实施方式10相同或相当的结构标注相同的标号而进行说明。另外，以与实施方式10的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式10～16中，也可以生成对掩蔽信号MASKi和输出信号OUT进行比较而得到的比较信号MASKHL、MASKHH，仅在比较信号MASKHL、MASKHH和输入信号IN的状态不同时，产生再动作信号MASKON、MASKOFF。实施方式17所涉及的驱动电路HVIC5是实现上述电路动作的结构。
图42是表示本发明的实施方式17所涉及的次级侧电路202的内部的图。次级侧电路202在互锁电路4a、驱动电路5的基础上，为了对输出信号OUT进行判别而具有比较逻辑电路211。比较逻辑电路211是对逻辑与(AND)进行运算的电路，对掩蔽信号MASKi和输出信号OUT进行比较，对比较信号MASKHH、MASKHL分别进行输出。
比较逻辑电路211具有AND电路211a、211b及NOT电路211c。AND电路211a接受驱动电路5的输出OUT和掩蔽信号MASKi的输入，对逻辑与进行运算，作为输出而对比较信号MASKHH进行输出。AND电路211b接受经由NOT电路211c使驱动电路5的输出OUT进行反转而得到的信号、和掩蔽信号MASKi的输入。AND电路211对它们的逻辑与进行运算，作为输出而对比较信号MASKHL进行输出。
比较信号MASKHH仅在“输出信号OUT的高电平”和“掩蔽信号MASKi的高电平”重复的期间进行上升。比较信号MASKHL仅在“使输出信号OUT进行反转而得到的反转信号的高电平”和“掩蔽信号MASKi的高电平”重复的期间进行上升。
如图41所示，接受了比较信号MASKHH、MASKHL的信号传递电路203将比较信号MASKLH、MASKLL向初级侧电路201输出。信号传递电路203与信号传递电路121同样地，是用于对从次级侧电路202向初级侧电路201的信号进行反向电平移位的反向电平移位电路。
图43是表示初级侧电路201的内部的图。初级侧电路201具有接受比较信号MASKLH、MASKLL的掩蔽逻辑电路221。如图43所示，掩蔽逻辑电路221具有2个AND电路。掩蔽逻辑电路221与逻辑电路21类似，但不同点在于输入至2个AND电路的信号是独立的。第一AND电路对输入电路1的一个输出和比较信号MASKLH的逻辑与进行输出。第二AND电路对输入电路1的另一个输出和比较信号MASKLL的逻辑与进行输出。由此，初级侧电路201利用掩蔽逻辑电路221而对输入信号IN和比较信号MASKLH、MASKLL进行比较。仅在输入信号IN和信号MASKLH、MASKLL不同的状态时，产生再动作信号MASKON、MASKOFF。
图44是表示本发明的实施方式17所涉及的半导体元件的驱动电路的动作的时序图。由于输入信号IN因为产生了脉冲P441而变为高电平，因此脉冲P442将输出信号OUT也保持为高电平。
脉冲P443仅在输出信号OUT和掩蔽信号MASKi重复的期间进行了上升。即，脉冲P443仅在输出信号OUT和掩蔽信号MASKi双方为高电平的期间成为高电平。
由此，将从输出信号OUT中仅将与基准电位VS的上升期间重复的部分提取出的信号作为比较信号MASKHH进行了输出。该比较信号MASKHH经由信号传递电路203而延迟少许的延迟时间，并且被进行反向电平移位，从而生成了比较信号MASKLH。
即，首先，与基准电位VS的上升相应地生成掩蔽信号MASKi。通过掩蔽信号MASKi和输出信号OUT的逻辑运算，生成比较信号MASKHL、MASKHH。从该比较信号MASKHL、MASKHH，生成比较信号MASKLL、MASKLH。如果对掩蔽信号MASKi进行上升的2个期间P445和期间P446进行比较，则直至生成比较信号MASKLL、MASKLH为止是相同的。
在期间P445，如果进行输入信号IN和比较信号MASKLL、MASKLH的比较，则首先，输入信号IN和比较信号MASKLL均为低电平。但是，输入信号IN为低电平，与此相对，比较信号MASKLH为高电平，两个信号的状态不同。其结果，与比较信号MASKLH的上升沿及下降沿同步地生成相同脉冲形状的再动作信号MASKOFF。
另一方面，在期间P446，直至中途为止，输入信号IN和掩蔽信号MASKi的高电平和低电平的状态与期间P445相同。但是，从期间P446的中途起，脉冲P441进行了上升。在该脉冲P441上升时，如果进行输入信号IN和比较信号MASKLL、MASKLH的比较，则输入信号IN和比较信号MASKLH双方均为高电平。
其结果，在期间P446所生成的再动作信号MASKOFF与比较信号MASKLH的上升沿同步地上升，但与脉冲P441的上升沿同步地下降。
上述再动作信号MASKON、MASKOFF由逻辑电路22与单触发脉冲ONONESHOT、OFFONESHOT分别进行合成，生成了脉冲信号ONHVIN、OFFHVIN。
此外，由虚线所示的脉冲P444是由于输入信号IN因脉冲P441而变为高电平，因此逻辑合成被中断、其结果消失了的脉冲。
在实施方式17中，能够防止高压电平移位电路3的不必要的动作，能够对高压电平移位电路3的发热进行抑制。
实施方式18
图45是表示本发明的实施方式18所涉及的半导体元件的驱动电路HVIC6的结构的电路图。实施方式18所涉及的半导体装置的驱动电路HVIC6是在实施方式17所涉及的驱动电路HVIC5中将初级侧电路201置换为初级侧电路231而得到的驱动电路。
在各电路的内部结构中，对与实施方式17相同或相当的结构标注相同的标号而进行说明。另外，对与实施方式17的不同点为中心进行说明，对电路结构、电路动作等共通事项，简化或者省略说明。
在实施方式17中，也可以对信号MASKLL、MASKLH中同相的部分进行去除。实施方式18所涉及的驱动电路HVIC6是实现上述电路动作的结构。
图46是表示本发明的实施方式18所涉及的初级侧电路231的内部的图。如图46所示，初级侧电路231在逻辑电路21的前级具有互锁电路241。
该电路结构与实施方式11所涉及的初级侧电路127相同。在实施方式11中，互锁电路128接受掩蔽信号MASKd、MASKL而对掩蔽信号MASKa进行输出，但在实施方式18中，互锁电路241接受比较信号MASKLH、MASKLL而对掩蔽信号MASKa进行输出。
图47是表示本发明的实施方式18所涉及的半导体元件的驱动电路HVIC6的动作的时序图。比较信号MASKHH中的脉冲P472与实施方式17同样地，是对输出信号OUT中的、掩蔽信号MASKi的高电平部分进行提取而得到的信号。
比较信号MASKLL、MASKLH在箭头P473的期间双方均为高电平而成为同相。互锁电路241在对该同相的部分进行去除后对掩蔽信号MASKa进行输出。虚线P474表示互锁电路241所去除的同相部分。然后，掩蔽信号MASKa被输入至该逻辑电路21，实现与实施方式11所涉及的初级侧电路127相同的动作。
此外，在图47中，为了简化说明，进行了比较信号MASKHH、MASKHL和比较信号MASKLL、MASKLH之间产生的延迟的省略等。
互锁电路241通过对比较信号MASKLL、MASKLH的同相部分进行去除，从而能够对高压电平移位电路3的不必要的动作进行抑制。由此，能够对高压电平移位电路3的发热进行抑制。
实施方式19
图48是表示本发明的实施方式19所涉及的半导体装置PM1的结构的电路图。半导体装置PM1是将实施方式所涉及的驱动电路HVIC1搭载于所谓的功率半导体模块而得到的半导体装置。
如图48所示，半导体装置PM1在内部具有半导体器件驱动电路251、半导体开关元件252、253。半导体开关元件252、253分别为IGBT(Insulated Gate Bipolar Transistor)，它们构成所谓的桥臂电路。
桥臂电路的一端与电源HVCC连接，桥臂电路的另一端与接地电位HGND连接，桥臂电路的中间点作为输出电力HOUT而与负载连接。此外，在图48中未示出，但也可以对半导体开关元件252、253分别安装续流二极管。
半导体器件驱动电路251是向半导体开关元件252、253各自的栅极供给驱动信号的高耐压IC。在半导体器件驱动电路251的内部，内置有实施方式1所涉及的驱动电路HVIC1。驱动电路HVIC1接受高电平侧输入信号HIN，对输出信号HO进行输出，该高电平侧输出信号HO被施加于半导体开关元件252的栅极。
另一方面，半导体器件驱动电路251还具有所谓的低耐压驱动电路LVIC。低耐压驱动电路LVIC接受低电平侧输入信号LIN，对输出信号LO进行输出，该低电平侧输出信号LO被施加于半导体开关元件253的栅极。
半导体器件驱动电路251的电源VCC及电源VB被从半导体装置PM1的外部进行供给。第1基准电位GND与半导体装置PM1的外部连接。第2基准电位VS与半导体开关元件252的发射极和半导体开关元件253的集电极的连接点、即桥臂电路的中间点连接。
此外，在半导体装置PM1中，将电源VB从半导体装置PM1的外部进行了供给，但也可以在半导体装置PM1的内部生成。关于上述电源生成所涉及的技术，例如使用包含自举二极管在内的自举电路等各种技术是公知的，并非新技术。由于使用上述公知技术即可，因此在这里省略详细的说明。
在上述电路中，如果半导体开关元件253接通，使基准电位VS与HGND侧连接后半导体开关元件252接通，则基准电位VS上升。关于这一点，由于实施方式19所涉及的半导体装置PM1具有实施方式1所涉及的驱动电路HVIC1，因此能够提供下述功率半导体模块，即，能够防止由于基准电位VS的上升(dV/dt变动)所引起的误动作，可靠性高。
此外，实施方式19所涉及的半导体装置PM1内置了驱动电路HVIC1，但本发明不限于此。在半导体装置PM1中，也可以将驱动电路HVIC1与实施方式2至18所涉及的半导体元件的驱动电路中的任一个进行置换。
实施方式20
图49是表示本发明的实施方式20所涉及的半导体装置PM2的结构的电路图。半导体装置PM2具有上述的实施方式1所涉及的半导体元件的驱动电路HVIC1。在半导体装置PM2中，除了取代半导体开关元件252、253而具有半导体开关元件261、262这一点以外，具有与实施方式19的半导体装置PM1相同的结构。
半导体开关元件261、262是将SiC作为半导体材料进行使用的功率MOSFET。通过使用SiC器件，从而能够实现半导体装置PM2的小型化。
即，半导体开关元件能够使用Si功率半导体元件、SiC功率半导体元件、或者通过除硅(Si)以外的各种化合物半导体材料而得到的功率半导体元件。也可以由与硅相比带隙较大的宽带隙半导体形成。作为宽带隙半导体，例如存在碳化硅(SiC)、氮化镓类材料或金刚石。
关于由上述宽带隙半导体形成的开关元件、二极管元件，由于其耐电压性高、容许电流密度也高，因此能够实现开关元件、二极管元件的小型化。通过使用上述实现了小型化的开关元件、二极管元件，从而能够实现组装有这些元件的半导体模块的小型化。
另外，由于耐热性也高，因此能够实现散热器的散热片的小型化、水冷部的风冷化，包含这些结构在内的半导体模块能够实现进一步的小型化。并且，由于电力损耗低，因此能够实现开关元件、二极管元件的高效率化，进而能够实现半导体模块的高效率化。通过使用SiC器件，从而能够得到这些优点。
此外，实施方式20所涉及的半导体装置PM2内置了驱动电路HVIC1，但本发明不限于此。在半导体装置PM2中，也可以将驱动电路HVIC1置换为实施方式2至18所涉及的半导体元件的驱动电路中的任一个。
关于以上说明的各实施方式中的具体的电路、特别是逻辑电路，具体地公开了逻辑门等。但是，本发明不限定于上述实施方式的电路。关于逻辑电路，能够实现相同的逻辑运算即可，可以使用与实施方式不同的电路。也可以在不脱离本发明的主旨的范围内，应用各种的变形及不同的电路。
标号的说明
1输入电路，2单触发脉冲电路，3高压电平移位电路，4、4a互锁电路，5驱动电路，6、11初级侧电路，7次级侧电路，12dV/dt检测电路，21、22逻辑电路，252、253半导体开关元件，HVIC0、HVIC1、HVIC2、HVIC3、HVIC4、HVIC5、HVIC6驱动电路，PM1、PM2半导体装置。

Claims (19)

1.一种半导体元件的驱动电路，其特征在于，具有：
初级侧电路，其接受输入信号，将第1基准电位作为基准而生成与所述输入信号的上升沿同步的第1导通脉冲、和与所述输入信号的下降沿同步的第1截止脉冲；
电平移位电路，其将与所述第1基准电位不同的第2基准电位作为基准而生成使所述第1导通脉冲的电压电平进行移位而得到的第2导通脉冲、和使所述第1截止脉冲的电压电平进行移位而得到的第2截止脉冲；
次级侧电路，其将与所述第2导通脉冲同步地上升且与所述第2截止脉冲同步地下降的输出脉冲作为半导体元件的驱动信号而进行输出，在所述第2导通脉冲和所述第2截止脉冲双方为高电平时对输出进行保持；以及
掩蔽信号生成电路，其生成掩蔽信号，该掩蔽信号是与所述第2基准电位的上升的开始及结束同步地对高电平和低电平进行切换的脉冲信号，
利用所述掩蔽信号，产生与所述第2基准电位的所述上升时的所述输入信号的状态相应的再动作信号，产生使下降沿相对于所述掩蔽信号延迟后的所述第1导通脉冲或所述第1截止脉冲，从而在所述第2基准电位的所述上升结束后，将所述第2导通脉冲或所述第2截止脉冲中的任意者设为高电平，由此再次对所述输入信号的状态进行传递。
2.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
所述掩蔽信号生成电路包含电压检测电路，该电压检测电路对在所述电平移位电路内的电位上升过程中变为高电平的脉冲进行输出，
将所述电压检测电路所输出的所述脉冲设为所述掩蔽信号。
3.根据权利要求1或2所述的半导体元件的驱动电路，其特征在于，
所述初级侧电路具有：
单触发脉冲电路，其接受所述输入信号，生成与所述输入信号的上升沿同步的导通单触发脉冲、和与所述输入信号的下降沿同步的截止单触发脉冲；以及
逻辑电路，其选择性地将与所述第2基准电位的所述上升时的所述输入信号的状态相对应的所述再动作信号，与所述导通单触发脉冲或所述截止单触发脉冲进行逻辑或，
将经由所述逻辑电路进行了选择性的逻辑或之后的所述导通单触发脉冲和所述截止单触发脉冲，作为所述第1导通脉冲及所述第1截止脉冲而分别进行输出。
4.根据权利要求3所述的半导体元件的驱动电路，其特征在于，
仅在所述导通单触发脉冲和所述截止单触发脉冲中的任意者与所述掩蔽信号重叠时，
生成所述再动作信号。
5.根据权利要求4所述的半导体元件的驱动电路，其特征在于，
仅在所述掩蔽信号与所述导通单触发脉冲或所述截止单触发脉冲完全重叠时，生成所述再动作信号。
6.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
具有延迟电路，该延迟电路与所述掩蔽信号生成电路连接，并输出使所述掩蔽信号进行延迟而得到的信号，
使用所述延迟电路的输出而生成所述再动作信号。
7.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
仅在所述掩蔽信号的脉冲宽度大于或等于规定宽度时，生成所述再动作信号。
8.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
包含单触发脉冲信号生成电路，该单触发脉冲信号生成电路接受所述掩蔽信号的输入，生成在所述掩蔽信号的下降沿之后进行下降的单触发再动作信号，
将所述单触发再动作信号作为所述再动作信号。
9.根据权利要求8所述的半导体元件的驱动电路，其特征在于，
所述单触发再动作信号是与所述掩蔽信号的宽度相比，具有较长宽度的脉冲。
10.根据权利要求8或9所述的半导体元件的驱动电路，其特征在于，
与所述掩蔽信号的下降沿同步地生成所述单触发再动作信号。
11.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
所述初级侧电路具有单触发脉冲电路，该单触发脉冲电路接受由所述输入信号和所述掩蔽信号的逻辑合成构成的输入脉冲，生成与所述输入脉冲的下降沿同步的单触发脉冲。
12.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
所述掩蔽信号生成电路包含互锁电路，该互锁电路设置于所述次级侧电路，输出在所述第2导通脉冲及所述第2截止脉冲双方为高电平的期间成为高电平的脉冲，
将所述互锁电路所输出的所述脉冲作为所述掩蔽信号。
13.根据权利要求1所述的半导体元件的驱动电路，其特征在于，具有：
电压检测电路，其生成第1掩蔽信号，该第1掩蔽信号是具有与所述第2基准电位的所述上升的期间相同宽度的脉冲信号；
互锁电路，其设置于所述次级侧电路，生成在所述第2导通脉冲及所述第2截止脉冲双方为高电平的期间成为高电平的脉冲；以及
信号传递电路，其输出使所述脉冲进行延迟而得到的第2掩蔽信号，
将所述第1掩蔽信号和所述第2掩蔽信号的不重复的部分作为所述再动作信号。
14.根据权利要求1所述的半导体元件的驱动电路，其特征在于，
在所述掩蔽信号的脉冲波形的中途，在所述输入信号变化时，中断所述再动作信号的生成。
15.根据权利要求1所述的半导体元件的驱动电路，其特征在于，具有：
比较逻辑电路，其生成由所述掩蔽信号及所述次级侧电路的输出信号的脉冲波形的重复部分构成的第1重复掩蔽信号；
信号传递电路，其从所述比较逻辑电路接受所述第1重复掩蔽信号，向后级进行传递；以及
掩蔽逻辑电路，其从所述信号传递电路接受与所述第1重复掩蔽信号相应的第2重复掩蔽信号，与所述第2重复掩蔽信号和所述输入信号之间的高电平和低电平的重复相应地，选择性地生成所述再动作信号，在所述掩蔽信号的脉冲波形的中途，在所述输入信号变化时，中断所述再动作信号的生成。
16.根据权利要求15所述的半导体元件的驱动电路，其特征在于，
在由于所述第1重复掩蔽信号以外的原因而通过所述信号传递电路同时地生成所述第2重复掩蔽信号的双方，所述第2重复掩蔽信号具有重复部分的情况下，从所述第2重复掩蔽信号中去除该重复部分。
17.一种半导体装置，其特征在于，具有：
半导体开关元件，其具有第1端子、第2端子、以及控制端子，该控制端子对所述第1端子与所述第2端子的导通及断开进行切换；
输入端子，其接受输入信号；以及
驱动电路，其接受所述输入信号，将驱动信号供给至所述控制端子，
所述驱动电路具有：
初级侧电路，其接受所述输入信号，将第1基准电位作为基准而生成与所述输入信号的上升沿同步的第1导通脉冲、和与所述输入信号的下降沿同步的第1截止脉冲；
电平移位电路，其将与所述第1基准电位不同的第2基准电位作为基准而生成使所述第1导通脉冲的电压电平进行移位而得到的第2导通脉冲、和使所述第1截止脉冲的电压电平进行移位而得到的第2截止脉冲；
次级侧电路，其将与所述第2导通脉冲同步地上升且与所述第2截止脉冲同步地下降的输出脉冲作为所述驱动信号而进行输出，在所述第2导通脉冲和所述第2截止脉冲双方为高电平时对输出进行保持；以及
掩蔽信号生成电路，其生成掩蔽信号，该掩蔽信号是与所述第2基准电位的上升的开始及结束同步地对高电平和低电平进行切换的脉冲信号，
利用所述掩蔽信号，产生与所述第2基准电位的所述上升时的所述输入信号的状态相应的再动作信号，产生使下降沿相对于所述掩蔽信号延迟后的所述第1导通脉冲或所述第1截止脉冲，从而在所述第2基准电位的所述上升结束后，将所述第2导通脉冲或所述第2截止脉冲中的任意者设为高电平，由此再次对所述输入信号的状态进行传递。
18.根据权利要求17所述的半导体装置，其特征在于，
所述半导体开关元件是绝缘栅型双极晶体管。
19.根据权利要求17所述的半导体装置，其特征在于，
所述半导体开关元件将碳化硅作为半导体材料。
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