JP6028865B2 - 半導体素子の駆動回路および半導体装置 - Google Patents

Description

本発明は、半導体素子の駆動回路および半導体装置に関する。

従来、例えば、日本特開２０１２−７５２６７号公報に開示されているように、スイッチング素子を駆動する駆動回路において、誤動作を防止するための各種技術が知られている。上記公報にかかる駆動回路は、スイッチング素子としての絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）に対してゲート駆動信号を供給する高耐圧ＩＣとして提供されている。また、この公報には、高電位側のスイッチング素子を駆動する回路としてレベルシフト回路が使用されることも記載されている。

日本特開２０１２−７５２６７号公報 日本特開２０１１−１９３４１９号公報 日本特開２００６−３１９８８４号公報 日本特開２０１２−１３０２０９号公報

パワー半導体素子と呼ばれる電力用スイッチング素子として、ＩＧＢＴやパワーＭＯＳＦＥＴ等の各種トランジスタが用いられている。このような電力制御を用途とするスイッチング素子を駆動するためには、入力信号を高圧レベルシフト回路に入力して、スイッチング素子の駆動信号を生成することが行われている。

駆動回路の例として、入力信号を受ける１次側回路、高圧レベルシフト回路、および駆動信号を出力する２次側回路が直列に接続したものがある。入力信号であるパルスの立ち上がりエッジに同期した１次側ワンショットパルスを、以下、「オンワンショットパルス」とも称す。入力信号であるパルスの立下りエッジに同期した１次側ワンショットパルスを、以下、「オフワンショットパルス」とも称す。１次側回路は、これらのオンワンショットパルスとオフワンショットパルスとを生成する回路である。

オンワンショットパルスとオフワンショットパルスからなる１組の１次側ワンショットパルスは、高圧レベルシフト回路でレベルシフトされる。高圧レベルシフト回路は、１組の１次側ワンショットパルスをレベルシフトすることにより、１組の２次側ワンショットパルスを生成する。この１組の２次側ワンショットパルスが高圧レベルシフト回路から２次側回路に入力される。２次側回路で１組の２次側ワンショットパルスが合成され、最終的に、入力信号と同形のパルスがレベルシフトされた駆動信号が出力されるようになっている。

１次側回路における１組の１次側ワンショットパルスは、入力信号のパルスの立ち上がりエッジと立下りエッジにそれぞれ同期して生成される。よって、これらの１組の１次側ワンショットパルスは、通常、両方が同時にハイになることはない。同様に、１組の２次側ワンショットパルスも、通常、両方が同時にハイになることはない。

２次側回路は、電源電位ＶＢと基準電位ＶＳに接続している。この基準電位ＶＳの変動による誤動作防止のため、２次側回路にインターロック回路が設けられることがある。このインターロック回路に入力される上記１組の２次側ワンショットパルスが両方同時にハイとなったときは、その信号は２次側回路以降の後段の回路に伝達されないようになっている。以下、２つのパルスの両方が同時にハイになることを、便宜上「同相」とも称する。

上記構成において、高圧レベルシフト回路が電源電位ＶＢおよび基準電位ＶＳと接続していることに起因して次のような問題が生ずることを、本願発明者は見出した。

高圧レベルシフト回路は、本来、１次側回路からの１組の１次側ワンショットパルスに同期して、１組の２次側ワンショットパルスを出力する。一方、高圧レベルシフト回路が電源電位ＶＢおよび基準電位ＶＳと接続していると、基準電位ＶＳが上昇したときに誤動作が生ずる。すなわち、基準電位ＶＳが上昇すると、高圧レベルシフト回路が、その上昇期間だけ立ち上がる１組の不要なパルスを出力してしまう。この１組の不要なパルスを「同相信号」とも称す。

基準電位ＶＳの上昇は、高圧レベルシフト回路の出力全体に影響する。この同相信号は、高圧レベルシフト回路から２次側回路に伝達される１組のワンショットパルス両方を同時に同じ期間だけハイしてしまう。もし基準電位ＶＳの上昇期間が２次側ワンショットパルス幅よりも長い期間生じた場合、その基準電位ＶＳの上昇で生ずる同相信号が、正常信号である短い幅の２次側ワンショットパルスを覆い隠してしまう。

上述したように、基準電位ＶＳの上昇に起因して高圧レベルシフト回路が出力する同相信号は、両方同時に同じ期間だけハイになる。その結果、２次側回路に、本来入力されるべきではない同相かつ同幅の信号が入力されてしまう。そのような同相信号が入力されると、インターロック回路を含む２次側回路が誤動作を生ずるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、駆動回路の誤動作が抑制された半導体素子の駆動回路および半導体装置を提供することを目的とする。

本発明にかかる半導体素子の駆動回路は、
入力信号を受け、前記入力信号の立ち上がりエッジに同期した第１オンパルスと前記入力信号の立下りエッジに同期した第１オフパルスとを、第１基準電位を基準にして生成する１次側回路と、
前記第１オンパルスの電圧レベルをシフトさせた第２オンパルスと前記第１オフパルスの電圧レベルをシフトさせた第２オフパルスとを、前記第１基準電位とは異なる第２基準電位を基準にして生成するレベルシフト回路と、
前記第２オンパルスに同期して立ち上がりかつ前記第２オフパルスに同期して立下る出力パルスを半導体素子の駆動信号として出力し、前記第２オンパルスと前記第２オフパルスの両方がハイであるときは出力を保持する２次側回路と、
を備え、
前記第２基準電位が上昇したときに、前記第１オンパルスと前記第１オフパルスのうち前記第２基準電位の前記上昇時の前記入力信号の状態に対応するパルスを再度発生させて、前記第２基準電位の前記上昇の終了後に前記第２オンパルス又は前記第２オフパルスのいずれかがハイとなることにより前記入力信号の状態を再度伝達することを特徴とする。

本発明にかかる半導体装置は、
第１端子、第２端子、および前記第１端子と前記第２端子の導通および遮断を切り替える制御端子を備えた半導体スイッチング素子と、
入力信号を受ける入力端子と、
前記入力信号を受けて、前記制御端子に駆動信号を供給する駆動回路と、
を備え、
前記駆動回路は、
前記入力信号を受け、前記入力信号の立ち上がりエッジに同期した第１オンパルスと前記入力信号の立下りエッジに同期した第１オフパルスとを、第１基準電位を基準にして生成する１次側回路と、
前記第１オンパルスの電圧レベルをシフトさせた第２オンパルスと前記第１オフパルスの電圧レベルをシフトさせた第２オフパルスとを、前記第１基準電位とは異なる第２基準電位を基準にして生成するレベルシフト回路と、
前記第２オンパルスに同期して立ち上がりかつ前記第２オフパルスに同期して立下る出力パルスを前記駆動信号として出力し、前記第２オンパルスと前記第２オフパルスの両方がハイであるときは出力を保持する２次側回路と、
を備え、
前記第２基準電位が上昇したときに、前記第１オンパルスと前記第１オフパルスのうち前記第２基準電位の前記上昇時の前記入力信号の状態に対応するパルスを再度発生させて、前記第２基準電位の前記上昇の終了後に前記第２オンパルス又は前記第２オフパルスのいずれかがハイとなることにより前記入力信号の状態を再度伝達することを特徴とする。

本発明によれば、入力信号の状態を再度伝達することができるので、２次側回路の誤動作を抑制でき、駆動回路の誤動作を抑制することができる。

本発明の実施の形態との関連技術にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態との関連技術にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態２にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態２にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態３にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態３にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態４にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態４にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態５にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態５にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態６にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態６にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態７にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態７にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態８にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態８にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態９にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態９にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１０にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１０にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１０にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１０にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１１にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１１にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１１にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１２にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１２にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１２にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１３にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１３にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１４にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１４にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１５にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１５にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１６にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１６にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１７にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１７にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１７にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１７にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１８にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１８にかかる半導体素子の駆動回路の構成を示す回路図である。 本発明の実施の形態１８にかかる半導体素子の駆動回路の動作を示すタイムチャートである。 本発明の実施の形態１９にかかる半導体装置の構成を示す回路図である。 本発明の実施の形態２０にかかる半導体装置の構成を示す回路図である。

実施の形態１．
［実施の形態１の装置の構成］
図３は、本発明の実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１の構成を示す回路図である。駆動回路ＨＶＩＣ１は、１次側回路１１と、高圧レベルシフト回路３と、２次側回路７と、ｄＶ／ｄｔ検出回路１２を備えている。駆動回路ＨＶＩＣ１は、いわゆる高耐圧集積回路（High Voltage Integrated Circuit）として提供される。

また、駆動回路ＨＶＩＣ１は、入力信号ＩＮを受ける入力端子、駆動信号ＯＵＴを出力する出力端子、１次側の電源ＶＣＣを受ける第１電源端子、１次側の基準電位であるグランド電位ＧＮＤと接続するグランド端子、２次側の電源ＶＢと接続する第２電源端子、および２次側の基準電位ＶＳと接続する基準電圧端子を備えている。

以下の説明において回路ブロックがＶＣＣ、ＧＮＤ，ＶＢ、およびＶＳをそれぞれ付した端子を備えている場合には、その回路の駆動電源として電源ＶＣＣまたは電源ＶＢを用いており、ＧＮＤまたはＶＳを基準電位としているものとする。

１次側回路１１は、電源ＶＣＣから電源供給を受けるとともに、グランド電位ＧＮＤに接続する。１次側回路１１は、入力信号ＩＮを受け、入力信号ＩＮの立ち上がりエッジに同期したパルス信号ＯＮＨＶＩＮと、入力信号ＩＮの立下りエッジに同期したパルス信号ＯＦＦＨＶＩＮとを、第１基準電位ＧＮＤを基準にして生成する。

高圧レベルシフト回路３は、電源ＶＢから電源供給を受けるとともに、基準電位ＶＳに接続する。高圧レベルシフト回路３は、パルス信号ＯＮＨＶＩＮの電圧レベルをシフトさせたパルス信号ＯＮＨＶと、パルス信号ＯＦＦＨＶＩＮの電圧レベルをシフトさせたパルス信号ＯＦＦＨＶとを、第２基準電位ＶＳを基準にして生成する。

２次側回路７は、電源ＶＢから電源供給を受けるとともに、基準電位ＶＳに接続する。２次側回路７は、パルス信号ＯＮＨＶに同期して立ち上がりかつパルス信号ＯＦＦＨＶに同期して立下る駆動信号ＯＵＴを出力する。２次側回路７は、パルス信号ＯＮＨＶとパルス信号ＯＦＦＨＶの両方がハイであるときは出力を保持する。

ｄＶ／ｄｔ検出回路１２は、マスク信号ＭＡＳＫｄを生成する。マスク信号ＭＡＳＫｄは、基準電位ＶＳの上昇期間と同じ幅を有するパルス信号である。具体的には、基準電位ＶＳの電圧変化（ｄＶ／ｄｔ）を検出し、電圧上昇開始に同期して立ち上がり、電圧上昇終了に応じて立ち下がるパルス信号をマスク信号ＭＡＳＫｄとして発生させる。

図４は、本発明の実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１の構成を示す回路図である。図４（ａ）は、１次側回路１１の内部を示す回路図であり、図４（ｂ）は、２次側回路７の内部を示す回路図である。

図４（ａ）に示すように、１次側回路１１は、入力信号ＩＮを受ける入力回路１と、ワンショットパルス回路２と、論理回路２１と、論理回路２２とを備えている。入力回路１はワンショットパルス回路２と２本の配線で接続しており、一方の配線で入力信号ＩＮと同じパルス波形を伝達し、他方の配線で入力信号ＩＮを反転させたパルス波形を伝達する。ワンショットパルス回路２は論理回路２２と２本の配線で接続しており、一方の配線でワンショットパルスＯＮＯＮＥＳＨＯＴを伝達し、他方の配線でワンショットパルスＯＦＦＯＮＥＳＨＯＴを伝達する。

論理回路２１は、図示するように２つのＡＮＤ回路２１ａ、２１ｂを備える。論理回路２１の入力側は、マスク信号ＭＡＳＫｄが入力されるとともに、入力回路１とワンショットパルス回路２との間の２本の配線に接続している。論理回路２１は、「入力信号ＩＮと同じパルス波形」と「マスク信号ＭＡＳＫｄ」との論理積（ＡＮＤ）をＡＮＤ回路２１ａで演算した結果を、再動作信号ＭＡＳＫＯＮとして出力する。また、論理回路２１は、「入力信号ＩＮを反転させたパルス波形」と「マスク信号ＭＡＳＫｄ」との論理積（ＡＮＤ）をＡＮＤ回路２１ｂで演算した結果を、再動作信号ＭＡＳＫＯＦＦとして出力する。

ここで、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦは、論理回路２１での演算等による遅延時間を含んでいる。その結果、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦは、マスク信号ＭＡＳＫｄよりも、その遅延時間分だけ遅延し、遅れて立ち下がる。

論理回路２２の入力側には、４つの信号が入力される。具体的には、ワンショットパルス回路２からのワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴおよび論理回路２１からの再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦが、論理回路２２に入力される。

論理回路２２は、図示するように２つのＯＲ回路２２ａ、２２ｂを備えている。論理回路２２は、ワンショットパルスＯＮＯＮＥＳＨＯＴと再動作信号ＭＡＳＫＯＮの論理和（ＯＲ）をＯＲ回路２２ａで演算した結果を、パルス信号ＯＮＨＶＩＮとして出力する。また、論理回路２２は、ワンショットパルスＯＦＦＯＮＥＳＨＯＴと再動作信号ＭＡＳＫＯＦＦの論理和（ＯＲ）をＯＲ回路２２ｂで演算した結果を、パルス信号ＯＦＦＨＶＩＮとして出力する。
なお、以降の図では、便宜上、論理回路２１、２２をそれぞれ単にブロック図で示すことがあるが、その内部構成は図４（ａ）に示すものと同様である。

図４（ｂ）に示すように、２次側回路７は、インターロック回路４および駆動回路５を備えている。２次側回路７は、パルス信号ＯＮＨＶがハイでありかつパルス信号ＯＦＦＨＶがローのときに、駆動信号ＯＵＴを立ち上がらせる。２次側回路７は、パルス信号ＯＦＦＨＶがハイでありかつパルス信号ＯＮＨＶがローのときに、駆動信号ＯＵＴを立ち下がらせる。これにより、パルス信号ＯＮＨＶに同期して立ち上がりかつパルス信号ＯＦＦＨＶに同期して立下る駆動信号ＯＵＴを出力する。

２次側回路７は、電源電位ＶＢと基準電位ＶＳに接続している。この基準電位ＶＳの変動による誤動作防止のため、２次側回路７にインターロック回路４が設けられている。インターロック回路４および駆動回路５の直列回路は、高圧レベルシフト回路３からのパルス信号ＯＮＨＶ、ＯＦＦＨＶが両方同時にハイとなったときは、その信号は２次側回路７以降の後段の回路に伝達されない。

図６は、本発明の実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１の構成を示す回路図である。図６は、高圧レベルシフト回路３およびｄＶ／ｄｔ検出回路１２の具体的実施例を示す回路図である。高圧レベルシフト回路３は、ｎチャネル型の高耐圧ＮＭＯＳＦＥＴ３３，３４を備えている。

高耐圧ＮＭＯＳＦＥＴ３３のゲートには、バッファＢＦ１を介してパルス信号ＯＮＨＶＩＮが入力される。高耐圧ＮＭＯＳＦＥＴ３４のゲートには、バッファＢＦ２を介してパルス信号ＯＦＦＨＶＩＮが入力される。バッファＢＦ１、ＢＦ２は、それぞれ電源ＶＣＣおよびグランド電位ＧＮＤに接続している。電源ＶＢは、抵抗３１を介して高耐圧ＮＭＯＳＦＥＴ３３のドレインに接続するとともに、抵抗３２を介して高耐圧ＮＭＯＳＦＥＴ３４のドレインに接続している。

抵抗３１と高耐圧ＮＭＯＳＦＥＴ３３のドレインとの中間点から、パルス信号ＯＮＨＶが出力される。抵抗３２と高耐圧ＮＭＯＳＦＥＴ３４のドレインとの中間点から、パルス信号ＯＦＦＨＶが出力される。抵抗３１と高耐圧ＮＭＯＳＦＥＴ３３のドレインとの中間点は、ダイオードＤＳ１のカソードに接続している。抵抗３２と高耐圧ＮＭＯＳＦＥＴ３４のドレインとの中間点は、ダイオードＤＳ２のカソードに接続している。ダイオードＤＳ１およびダイオードＤＳ２のアノードは、基準電位ＶＳに接続している。

ｄＶ／ｄｔ検出回路１２は、内部に、抵抗３５、３６、コンパレータ３７、およびＡＮＤ回路３８を備えている。高耐圧ＮＭＯＳＦＥＴ３３，３４のソースがそれぞれコンパレータ３７に接続し、コンパレータ３７はさらに２本の配線でＡＮＤ回路３８に接続する。ＡＮＤ回路３８の出力が、マスク信号ＭＡＳＫｄとなる。

高耐圧ＮＭＯＳＦＥＴ３３，３４のソースとＧＮＤの間に挿入された抵抗３５，３６により、高耐圧ＮＭＯＳＦＥＴ３３，３４のそれぞれのソース電位をモニタする。モニタしたソース電位を、コンパレータ３７にて参照電圧Ｖｒｅｆとそれぞれ比較する。

具体的には、コンパレータ３７は、高耐圧ＮＭＯＳＦＥＴ３３のソース電位を参照電圧Ｖｒｅｆと比較した結果である第１出力を、ＡＮＤ回路３８に対して出力する。コンパレータ３７は、高耐圧ＮＭＯＳＦＥＴ３４のソース電位を参照電圧Ｖｒｅｆと比較した結果である第２出力を、ＡＮＤ回路３８に対して出力する。ＡＮＤ回路３８は、この第１出力と第２出力の論理積を演算する。

ＡＮＤ回路３８で論理積をとることにより、高耐圧ＮＭＯＳＦＥＴ３３，３４のソース電位がともにハイであればマスク信号ＭＡＳＫｄがハイとなる。また、高耐圧ＮＭＯＳＦＥＴ３３，３４のソース電位の少なくとも一方がローであればマスク信号ＭＡＳＫｄがローとされる。このようにして、高圧レベルシフト回路３に同相信号が発生した際にマスク信号ＭＡＳＫｄを発生させることができる。

［ラッチ誤動作の問題］
以下、本発明の実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１が解決しようとする課題であるラッチ誤動作の問題について、図１および図２を用いて説明する。図１は、本発明の実施の形態との関連技術（Related Art）にかかる半導体素子の駆動回路である駆動回路ＨＶＩＣ０の構成を示す回路図である。

関連技術にかかる駆動回路ＨＶＩＣ０は、１次側回路１１に代えて１次側回路６を備える点、およびｄＶ／ｄｔ検出回路１２を備えない点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ構成を備えている。１次側回路６は、論理回路２１、２２を備えない点を除いては、１次側回路１１と同じ構成を備えている。

図２は、本発明の実施の形態との関連技術（Related Art）にかかる半導体素子の駆動回路ＨＶＩＣ０の動作を示すタイムチャートである。ワンショットパルス回路２は、入力信号ＩＮを伝達する１組のワンショットパルスを生成する。その１組のワンショットパルスが、パルス信号ＯＮＨＶＩＮ，ＯＦＦＨＶＩＮとして、１次側回路６から出力される。

図２に示す正常シーケンス区間ＳＱＮＯＲＭＡＬでは、ＶＳ電位が上昇し終わった後の定常状態であり、入力信号ＩＮが正常にレベルシフトされて、駆動信号ＯＵＴの立ち上がりエッジおよび立下りエッジが適正に生成されている。

一方、パルス信号ＯＮＨＶＩＮ，ＯＦＦＨＶＩＮのパルス幅よりも基準電位ＶＳの上昇期間が長い場合、図２に示す異常シーケンス区間ＳＱＥＲＲＯＲの誤動作が生じてしまう。この誤動作を説明すると、先ず、基準電位ＶＳの上昇が起きる。基準電位ＶＳの変動は、駆動回路ＨＶＩＣ０が駆動するスイッチング素子のオンに伴う電位変動のほか、ノイズによって生ずる場合もある。

一般に、基準電位ＶＳと電源ＶＢはセットで生成されるものである。これらの電位差は一定に保たれ、基準電位ＶＳが上昇すると電源ＶＢも上昇する。基準電位ＶＳと電源ＶＢのこのような関係に起因して、基準電位ＶＳおよび電源ＶＢと接続する高圧レベルシフト回路３において、不要なパルス信号が立ち上がってしまう。その不要なパルス信号が図２に示す同相信号ＳＰＨＡＳＥであり、これがインターロック回路４に入力されてしまう。同相信号ＳＰＨＡＳＥは、基準電位ＶＳの上昇開始から立ち上がり、基準電位ＶＳの上昇終了で立ち下がる。

本来は、１次側回路６からのパルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮがレベルシフトされることで、パルス信号ＯＮＨＶ，ＯＦＦＨＶのみがインターロック回路４に入力されるはずである。しかし、同相信号ＳＰＨＡＳＥは、このパルス信号ＯＮＨＶ、ＯＦＦＨＶを覆い隠してしまう。その様子を示すのが、図２の遮断信号ＳＬＯＳＥである。遮断信号ＳＬＯＳＥは、パルス信号ＯＦＦＨＶＩＮがレベルシフトされたパルス信号ＯＦＦＨＶと同相信号ＳＰＨＡＳＥとが重複して、消失してしまった信号である。

同相信号ＳＰＨＡＳＥは、高圧レベルシフト回路３と２次側回路７とを結ぶ２本の配線上で、同時に立ち上がり、同時に立下がる。インターロック回路４は、このような同相信号を受けたときには後段に信号を通過させないという機能を持っている。

このため、図２の異常シーケンス区間ＳＱＥＲＲＯＲにおいて、インターロック回路４は入力信号ＩＮを駆動回路５に伝えないように動作してしまう。具体的には、ハイに立ち上がった駆動信号ＯＵＴが、本来立ち下がるべきタイミング（図２のＨＬＣＨ）で立ち下がらずにハイに保持されてしまう。これが、本実施の形態で問題視している「ラッチ誤動作」である。

［実施の形態１の装置の動作］
実施の形態１にかかる駆動回路ＨＶＩＣ１は、上記の「ラッチ誤動作」の問題を解決することができる。図５は、本発明の実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１の動作を示すタイムチャートである。

駆動回路ＨＶＩＣ１では、基準電位ＶＳの上昇に応じてマスク信号ＭＡＳＫｄが生成され、このマスク信号ＭＡＳＫｄが１次側回路１１へ入力される。論理回路２１は、前述したように、入力信号ＩＮとマスク信号ＭＡＳＫｄの論理積（ＡＮＤ）を演算し、再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦを生成する。

論理回路２２は、ワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴと再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦの論理和（ＯＲ）を演算し、これらの信号を合成する。合成した信号であるパルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮは、高圧レベルシフト回路３に入力され、高圧レベルシフト回路３はこれらの信号をレベルシフトさせる。

図１および図２を用いて説明したように、関連技術にかかる駆動回路ＨＶＩＣ０では、基準電位ＶＳの上昇が起きると、その上昇期間だけ立ち上がるパルス（同相信号ＳＰＨＡＳＥ）が、高圧レベルシフト回路３の出力に発生してしまう。実施の形態１にかかる駆動回路ＨＶＩＣ１においてもこれは同様である。

しかしながら、実施の形態１にかかる駆動回路ＨＶＩＣ１では、入力信号ＩＮと基準電位ＶＳの上昇時期との関係に応じて、再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦのいずれかが、論理回路２２によってワンショットパルス回路２の出力に合成される。

図５における論理回路２１の出力動作を説明すると、先ず、図５の場合、入力信号ＩＮがローである期間にマスク信号ＭＡＳＫｄがハイである。この場合、「入力信号ＩＮと同じパルス波形」と「マスク信号ＭＡＳＫｄ」との論理積はローとなる。よって、再動作信号ＭＡＳＫＯＮは立ち上がらない。

一方、図５の場合、入力信号ＩＮがローである期間すなわち入力信号ＩＮの反転信号がハイである期間に、マスク信号ＭＡＳＫｄがハイとなっている。よって、「入力信号ＩＮを反転させたパルス波形」と「マスク信号ＭＡＳＫｄ」との論理積はハイとなり、再動作信号ＭＡＳＫＯＦＦが一定の遅延を伴って立ち上っている。したがって、図５のように入力信号ＩＮと基準電位ＶＳの上昇波形とが存在している場合には、再動作信号ＭＡＳＫＯＦＦのみが生成される。

再動作信号ＭＡＳＫＯＦＦが合成されたパルス信号ＯＦＦＨＶＩＮは、高圧レベルシフト回路３においてレベルシフトされ、パルス信号ＯＦＦＨＶとなる。このパルス信号ＯＦＦＨＶの立下りエッジは、基準電位ＶＳの上昇に伴う同相信号ＳＰＨＡＳＥの立下がりエッジよりも、遅い。

この「立下りエッジの遅れ」をより詳細に説明すると、基準電位ＶＳの上昇に伴う同相信号ＳＰＨＡＳＥは、マスク信号ＭＡＳＫｄと同じ幅を有するとみなせる。そもそも再動作信号ＭＡＳＫＯＦＦはマスク信号ＭＡＳＫｄが遅延した信号なので、必然的に、再動作信号ＭＡＳＫＯＦＦの立ち下がりエッジはマスク信号ＭＡＳＫｄの立ち下がりエッジより遅れる。よって、再動作信号ＭＡＳＫＯＦＦが含まれたパルス信号ＯＦＦＨＶの立下りエッジは、マスク信号ＭＡＳＫｄの立下りエッジ（すなわち同相信号ＳＰＨＡＳＥの立下りエッジ）よりも、遅れる。

このように、本実施の形態にかかる駆動回路ＨＶＩＣ１によれば、基準電位ＶＳが上昇したときに、パルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮのうち基準電位ＶＳの上昇時における入力信号の状態に対応するパルスを、基準電位ＶＳの上昇終了後にハイとすることができる。具体的には、パルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮのうち基準電位ＶＳの上昇時における入力信号の状態に対応するパルスを、再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦの立下りエッジに同期させて、立ち下がらせることができる。

このような動作によれば、同相信号ＳＰＡＨＳＥが生じた場合に、２次側回路７に入力されるパルス信号ＯＮＨＶ、ＯＦＦＨＶのどちらか一方を基準電位ＶＳの上昇終了後にハイとすることができる。図５の場合には、パルス信号ＯＦＦＨＶの立下りエッジを遅らせることにより、基準電位ＶＳの上昇終了後にパルス信号ＯＦＦＨＶをハイとすることができる。

そうすることで、図５のＰ５に示すように、パルス信号ＯＮＨＶがローでありかつパルス信号ＯＦＦＨＶがハイである状態を作り出すことができる。これは、図２においては同相信号ＳＰＨＡＳＥの立ち下がりエッジが同時であったのと対照的である。

パルス信号ＯＮＨＶがローでありかつパルス信号ＯＦＦＨＶがハイである期間を作り出すことができれば、インターロック回路４が作動せず、２次側回路７において駆動信号ＯＵＴを立ち下がらせる動作が正常に行われる。これにより、駆動信号ＯＵＴがハイで固定されたままになる動作を解除でき、すなわちラッチ誤動作を解除することができる。

図５のタイムチャートでは、入力信号ＩＮがローである期間に、基準電位ＶＳの上昇期間が生じている場合を説明した。しかしながら、実施の形態１にかかる駆動回路ＨＶＩＣ１によれば、入力信号ＩＮがハイである期間に基準電位ＶＳの上昇期間が生じた場合においても、ラッチ誤動作を解除することができる。

入力信号ＩＮがハイである期間に基準電位ＶＳの上昇期間が生じた場合には、再動作信号ＭＡＳＫＯＮのみが生成され、再動作信号ＭＡＳＫＯＦＦが生成されない。この場合、再動作信号ＭＡＳＫＯＮが、図５の場合の再動作信号ＭＡＳＫＯＦＦと同じ役割を果たし、パルス信号ＯＮＨＶの立下りエッジを遅らせることができる。これにより、基準電位ＶＳの上昇があったときに、パルス信号ＯＮＨＶがハイでありかつパルス信号ＯＦＦＨＶがローである期間を作り出すことができる。

なお、本実施の形態では、再動作信号ＭＡＳＫＯＦＦを発生させる場合を一例としてタイムチャートに図示し、再動作信号ＭＡＳＫＯＮを発生させる場合は省略している。しかしながら、実施の形態１で述べたように、再動作信号ＭＡＳＫＯＮを発生させる場合についても同様の動作が可能である。下記に述べる実施の形態２乃至１８以降でもタイムチャートを用いるが、この点は同様である。

また、以下の実施の形態で用いるタイムチャートではパルス信号ＯＮＨＶ、ＯＦＦＨＶの波形を適宜に省略し、必要に応じてタイムチャート上にパルス信号ＯＮＨＶ、ＯＦＦＨＶの波形を記載する。前述したとおり、パルス信号ＯＮＨＶＩＮの電圧レベルをシフトさせたものがパルス信号ＯＮＨＶであり、パルス信号ＯＦＦＨＶＩＮの電圧レベルをシフトさせたものがパルス信号ＯＦＦＨＶである。そして、基準電位ＶＳの上昇があったときには、その上昇期間だけパルス信号ＯＮＨＶ、ＯＦＦＨＶの両方が同時に同期間立ち上がる。すなわち同相信号が発生する。これは後述する実施の形態２以降でも同様であるため、タイムチャート上でパルス信号ＯＮＨＶ、ＯＦＦＨＶの波形の図示を適宜に省略する。

以上説明したように、実施の形態１によれば、基準電位ＶＳの上昇終了後に入力信号の状態を再度伝達することができるので、２次側回路７のラッチ誤動作を解除でき、駆動回路ＨＶＩＣ１の誤動作を抑制することができる。

実施の形態２．
実施の形態２にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ａに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態２にかかる半導体素子の駆動回路は、ワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴのいずれか一方がマスク信号ＭＡＳＫｄと重なったときに限り、再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦを生成する。マスク信号ＭＡＳＫｄとワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴとの重なりは、両者の少なくとも一部が重なっている場合をいうものとする。これにより、内部の回路の不要動作を抑制し、回路動作に伴う発熱を抑制できるという効果がある。

図７は、本発明の実施の形態２にかかる半導体素子の駆動回路の構成を示す回路図である。図７（ａ）は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ａのみを図示している。１次側回路１１ａは、論理回路２１、４２を備えている。論理回路２１、４２は、マスク信号ＭＡＳＫｄとワンショットパルス信号ＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴを比較し、両者が共にＨ状態の時のみ再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦを発生させる。

論理回路２１は、マスク信号ＭＡＳＫｄと、入力回路１の出力信号との論理積（ＡＮＤ）を演算し、論理回路４２に出力する。論理回路４２は、マスク信号ＭＡＳＫｄとワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴが重なったときのみ、高圧レベルシフト回路３への再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦを発生させる。

図７（ａ）に示すように、論理回路４２は、ＳＲ−ＦＦ（ＳＲフリップフロップ）回路４２ａおよびＳＲ−ＦＦ回路４２ｂを備えている。ＳＲ−ＦＦ回路４２ａ、４２ｂは、それぞれ前段のＮＯＴゲートおよび後段のＡＮＤ回路を備えている。なお、図７では、説明の便宜上、ワンショットパルス回路２の内部の回路構成を詳しく記載し「ＯＮワンショットパルス回路」および「ＯＦＦワンショットパルス回路」を別のブロックとして記載している。しかし、添付図においてワンショットパルス回路２を示すブロックはその内部に図７と同様の「ＯＮワンショットパルス回路」および「ＯＦＦワンショットパルス回路」が含まれているものとする。

ＳＲ−ＦＦ回路４２ａ側の回路構成について説明すると、先ず、セット端子ＳにはワンショットパルスＯＮＯＮＥＳＨＯＴが入力され、リセット端子ＲにはＡＮＤ回路２１ａの出力をＮＯＴ回路で反転させた信号が入力される。また、ＳＲ−ＦＦ回路４２ａの出力端子ＱおよびＡＮＤ回路２１ａの出力が、ＡＮＤ回路４２ｃに入力され、それらの論理積が再動作信号ＭＡＳＫＯＮとして出力される。

また、ＳＲ−ＦＦ回路４２ｂ側の回路構成について説明すると、先ず、セット端子ＳにはワンショットパルスＯＦＦＯＮＥＳＨＯＴが入力され、リセット端子ＲにはＡＮＤ回路２１ｂの出力をＮＯＴ回路で反転させた信号が入力される。また、ＳＲ−ＦＦ回路４２ｂの出力端子ＱおよびＡＮＤ回路２１ｂの出力が、ＡＮＤ回路４２ｄに入力され、それらの論理積が再動作信号ＭＡＳＫＯＦＦとして出力される。

図７（ｂ）に、ＳＲ−ＦＦ回路の一例を示す。尚、論理回路２１，４２の順番は逆でもかまわない。

図８は、本発明の実施の形態２にかかる半導体素子の駆動回路の動作を示すタイムチャートである。マスク信号ＭＡＳＫｄとワンショットパルスＯＦＦＯＮＥＳＨＯＴとが両方ともハイになっている場合には、再動作信号ＭＡＳＫＯＦＦが生成されている。一方、マスク信号ＭＡＳＫｄはハイであってもワンショットパルスＯＦＦＯＮＥＳＨＯＴがローで保持されている場合には、破線で示したパルスＰ８１が生成されない。ワンショットパルスＯＮＯＮＥＳＨＯＴについても、ワンショットパルスＯＦＦＯＮＥＳＨＯＴと同様の回路動作が行われることになる。

以上説明した実施の形態２によれば、ワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴとマスク信号ＭＡＳＫｄとが重複しないときには、再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦを生成しない。これにより、再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦで高圧レベルシフト回路３が不要に動作することを防止でき、不要な回路動作に伴う発熱を抑えることができる。

また、実施の形態２においても、実施の形態１と同様に、基準電位ＶＳが上昇したときに、パルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮのうち基準電位ＶＳの上昇時の入力信号の状態に対応するパルスを、基準電位ＶＳの上昇終了後にハイとすることができる。

実施の形態３．
実施の形態３にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｂに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

マスク信号ＭＡＳＫｄがワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴと完全に重なると、駆動回路５へ入力信号が全く伝達されない。そこで実施の形態３では、このような場合に限り、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦを発生させることにする。これにより、内部の回路の不要動作を抑制し、回路動作に伴う発熱を抑制できるという効果がある。

図９は、本発明の実施の形態３にかかる半導体素子の駆動回路の構成を示す回路図である。図９は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｂのみを図示している。１次側回路１１ｂは、１次側回路１１ａにおいて論理回路４２の代わりに論理回路５１を設けたものである。

１次側回路１１ｂは、マスク信号ＭＡＳＫｄとワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴをそれぞれ比較する。比較した結果、ｄＶ／ｄｔ検出回路１２で検出したマスク信号ＭＡＳＫｄがワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴそれぞれと完全に重なっていた場合のみ、高圧レベルシフト回路３への再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦを発生させる。

論理回路５１には、論理回路２１の２つの出力、入力回路１の２つの出力、およびワンショットパルス回路２の２つの出力が入力される。具体的には、図９に示すように、論理回路５１も、論理回路４２と同様に、２つのＳＲ−ＦＦ回路５１ｄ、５１ｊを備えている。論理回路４２との相違点は、入力回路１からも信号が入力されている点である。

ＳＲ−ＦＦ回路５１ｄ側の回路について説明すると、先ず、セット端子Ｓには、ＡＮＤ回路５１ｂの出力が入力されている。ＡＮＤ回路５１ｂには、ワンショットパルスＯＮＯＮＥＳＨＯＴとＮＡＮＤ回路５１ａの出力が入力されている。ＮＡＮＤ回路５１ａには、ワンショットパルスＯＮＯＮＥＳＨＯＴとＡＮＤ回路２１ａの出力が入力されている。ＳＲ−ＦＦ回路５１ｄのリセット端子Ｒには、入力回路１の一方の出力をＮＯＴ回路５１ｃで反転させた信号が入力される。ここでいう一方の出力とは、入力信号ＩＮと同じパルス信号である。ＳＲ−ＦＦ回路５１ｄの出力端子Ｑは、ＮＯＴ回路５１ｅを介してＡＮＤ回路５１ｆに入力される。ＡＮＤ回路５１ｆには、さらに、ＡＮＤ回路２１ａの出力も入力されている。このＡＮＤ回路５１ｆの出力が、再動作信号ＭＡＳＫＯＮである。

ＳＲ−ＦＦ回路５１ｊ側の回路について説明すると、先ず、セット端子Ｓには、ＡＮＤ回路５１ｈの出力が入力されている。ＡＮＤ回路５１ｈには、ワンショットパルスＯＦＦＯＮＥＳＨＯＴとＮＡＮＤ回路５１ｇの出力が入力されている。ＮＡＮＤ回路５１ｇには、ワンショットパルスＯＦＦＯＮＥＳＨＯＴとＡＮＤ回路２１ｂの出力が入力されている。ＳＲ−ＦＦ回路５１ｊのリセット端子Ｒには、入力回路１の他方の出力をＮＯＴ回路５１ｉで反転させた信号が入力される。ここでいう他方の出力とは、入力信号ＩＮを反転させたパルス信号である。ＳＲ−ＦＦ回路５１ｊの出力端子Ｑは、ＮＯＴ回路５１ｋを介してＡＮＤ回路５１ｍに入力される。ＡＮＤ回路５１ｍには、さらに、ＡＮＤ回路２１ｂの出力も入力されている。このＡＮＤ回路５１ｍの出力が、再動作信号ＭＡＳＫＯＦＦである。

図１０は、本発明の実施の形態３にかかる半導体素子の駆動回路の動作を示すタイムチャートである。図１０のパルスＰ１０２、Ｐ１０３は、それぞれ、基準電位ＶＳの上昇により消失した遮断信号である。

説明の便宜上、図１０において入力信号ＩＮのうち、１つ目のパルスをパルスＩＮ１と称し、２つ目のパルスをパルスＩＮ２と称す。図１０のパルスＩＮ１とパルスＩＮ２に応じた回路動作を比較すると、マスク信号ＭＡＳＫｄがワンショットパルスＯＦＦＯＮＥＳＨＯＴと完全に重なり、駆動回路５へ入力信号が全く伝達されなかった場合のみ、高圧レベルシフト回路３への再動作信号ＭＡＳＫＯＦＦが発生している。

一方、パルスＩＮ２に応じた回路動作では、マスク信号ＭＡＳＫｄがワンショットパルスＯＦＦＯＮＥＳＨＯＴと完全には重なっていないので、図１０に破線で示すパルスＰ１０１は発生しない。この場合でも、パルス信号ＯＮＨＶＩＮがローでありパルス信号ＯＦＦＨＶＩＮがハイとなるタイミングで、パルスＰ１０６のように駆動信号ＯＵＴは正常に立ち下がる。

実施の形態３によれば、高圧レベルシフト回路３の不要動作を抑制し、高圧レベルシフト回路３の発熱を抑えることができる。実施の形態１と同様の回路動作により、基準電位ＶＳが上昇したときに、パルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮのうち基準電位ＶＳの上昇時の入力信号の状態に対応するパルスを、基準電位ＶＳの上昇終了後にハイとすることができる。

実施の形態４．
実施の形態４にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｃに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態４にかかる半導体素子の駆動回路は、ｄＶ／ｄｔ検出回路１２と接続しマスク信号ＭＡＳＫｄを遅延させて再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦを生成するディレイ回路６１を備える。これにより、安定してラッチ誤動作を解除することができる。

図１１は、本発明の実施の形態４にかかる半導体素子の駆動回路の構成を示す回路図である。図１１は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｃのみを図示している。１次側回路１１ｃは、論理回路２１の前段にディレイ（ＤＥＬＡＹ）回路６１を備えている。ディレイ回路６１は、マスク信号ＭＡＳＫｄの入力を受けて、これを所定の遅延時間だけ遅延させたパルスを、論理回路２１に出力する。論理回路２１は、ディレイ回路６１からのパルスを受けて、実施の形態１のときと同様に論理演算を行う。

実施の形態１の場合には論理回路２１での論理演算等による信号遅延を利用して、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦの遅延を行った。これに対し、実施の形態４によれば、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦをそれぞれ大きく積極的に遅延させることができる。

図１２は、本発明の実施の形態４にかかる半導体素子の駆動回路の動作を示すタイムチャートである。再動作信号ＭＡＳＫＯＦＦが、マスク信号ＭＡＳＫｄから大きく遅延していることがわかる。この点を除いては、図５に示す実施の形態１のタイムチャートと同様の回路動作が行われている。その結果、パルス信号ＯＦＦＨＶＩＮの立下りエッジを、マスク信号ＭＡＳＫｄの立下がりエッジ（つまり、基準電位ＶＳの上昇終了タイミング）よりも十分に遅らせることができる。

以上説明した実施の形態４によれば、基準電位ＶＳの上昇時（電圧変化ｄＶ／ｄｔの発生時）に、安定してラッチ誤動作を解除することができる。なお、ディレイ回路６１は、論理回路２１の後段に挿入してもよい。

なお、実施の形態４は、実施の形態１のみならず、実施の形態２、３に対して組み合わせても良い。

実施の形態５．
実施の形態５にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｄに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

マスク信号ＭＡＳＫｄのパルス幅がワンショットパルス回路２からのワンショットパルス幅よりも狭い場合は、入力信号ＩＮが駆動回路５へ正常に伝達される。この場合、高圧レベルシフト回路３を再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦで動作させる必要はない。

そこで、実施の形態５では、マスク信号ＭＡＳＫｄの幅が一定幅以上であったときに限り、高圧レベルシフト回路３への再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦを発生させる。これにより、実施の形態５にかかる半導体素子の駆動回路は、マスク信号ＭＡＳＫｄのパルス幅が所定幅以上のときに限り、基準電位ＶＳの上昇終了後にパルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮのいずれかをハイとすることができる。

図１３は、本発明の実施の形態５にかかる半導体素子の駆動回路の構成を示す回路図である。図１３は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｄのみを図示している。１次側回路１１ｄでは、論理回路２１の前段にフィルタ（ＦＩＬＴＥＲ）回路７１が設けられている。

フィルタ回路７１は、所定パルス幅以上のパルスを後段に伝えるとともに、所定パルス幅未満のパルスを後段に伝えない回路である。実施の形態５では、この所定パルス幅を、ワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴのパルス幅Ｗとする。このフィルタ回路７１によりマスク信号ＭＡＳＫｄをフィルタリングし、高圧レベルシフト回路３が不要動作するのを防ぐ。

図１４は、本発明の実施の形態５にかかる半導体素子の駆動回路の動作を示すタイムチャートである。基準電位ＶＳの上昇が２回ほど生じている。１回目の基準電位ＶＳの上昇を見ると、その上昇期間は相対的に長く、マスク信号ＭＡＳＫｄはパルス幅Ｗよりも長い幅のパルスとなっている。一方、２回目の基準電位ＶＳの上昇を見ると、その上昇期間は１回目よりも短く、マスク信号ＭＡＳＫｄはパルス幅Ｗよりも短い幅のパルスとなっている。

１回目の基準電位ＶＳ上昇時にはマスク信号ＭＡＳＫｄがマスク幅Ｗよりも長いので、再動作信号ＭＡＳＫＯＦＦが生成されている。２回目の基準電位ＶＳ上昇時にはマスク信号ＭＡＳＫｄがマスク幅Ｗよりも短いので、再動作信号ＭＡＳＫＯＦＦは生成されていない。なお、破線で示したパルスＰ１４１は、フィルタ回路７１の機能により発生しなかったパルスである。

実施の形態５によれば、高圧レベルシフト回路３の不要動作を抑制し、回路動作に伴う発熱を抑制できるという効果がある。尚、フィルタ回路７１は論理回路２１の後段に挿入してもよい。

実施の形態６．
実施の形態６にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｅに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１〜５において、ｄＶ／ｄｔ検出回路１２で検出したマスク信号ＭＡＳＫｄにより、高圧レベルシフト回路３を再動作させるためのワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴを発生させてもよい。これを実現するため、実施の形態６にかかる半導体素子の駆動回路は、ワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴを生成するための「ワンショットパルス信号生成回路」を備えている。「ワンショットパルス信号生成回路」は、マスク信号ＭＡＳＫｄに応じて、マスク信号ＭＡＳＫｄの立ち下がりエッジより後に立ち下がるリワンショットパルス（ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴ）を生成する。

図１５は、本発明の実施の形態６にかかる半導体素子の駆動回路の構成を示す回路図である。図１５は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｅのみを図示している。１次側回路１１ｅは、論理回路２１と、リワンショットパルス（re-oneshotpulse）回路８２と、ディレイ回路８３とを備えており、各回路がそれぞれ２本の配線で直列に接続されている。これら論理回路２１と、リワンショットパルス回路８２と、ディレイ回路８３が、実施の形態６にかかる「ワンショットパルス信号生成回路」である。

マスク信号ＭＡＳＫｄにより、リワンショットパルス回路８２は、ワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴを発生させる。ＤＥＬＡＹ回路８３は、このワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴを遅延させる。遅延時間は、基準電位ＶＳの上昇（ｄＶ／ｄｔ変動）が落ち着いた後に、ワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴが高圧レベルシフト回路３に入力される程度の時間に定める。

図１６は、本発明の実施の形態６にかかる半導体素子の駆動回路の動作を示すタイムチャートである。図１６に示すように、マスク信号ＭＡＳＫｄの立ち上がりエッジをトリガとして、ワンショット再動作信号ＯＦＦＲＥＳＨＯＴのパルスＰ１６１が生成されている。パルスＰ１６１は、マスク信号ＭＡＳＫｄの立下りエッジよりも遅れて立ち下がるほどに遅延されている。

実施の形態６では、ワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴにより高圧レベルシフト回路３を動作させることで、高圧レベルシフト回路３の動作時間を短縮し、回路動作に伴う発熱を抑制できるという効果がある。

実施の形態７．
実施の形態７にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｆに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態６において発生させるワンショット再動作信号ＯＮＲＥＳＨＯＴ，ＯＦＦＲＥＳＨＯＴを、幅の長いパルスとして発生させてもよい。実施の形態７にかかる半導体素子の駆動回路は、このような回路動作を実現するものである。

図１７は、本発明の実施の形態７にかかる半導体素子の駆動回路の構成を示す回路図である。図１７は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｆのみを図示している。１次側回路１１ｆは、論理回路２１およびリワンショットパルス回路９１を備えている。リワンショットパルス回路９１により、マスク信号ＭＡＳＫｄよりも幅の長いワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴを発生させ、高圧レベルシフト回路３を再動作させる。

図１８は、本発明の実施の形態７にかかる半導体素子の駆動回路の動作を示すタイムチャートである。マスク信号ＭＡＳＫｄの立ち上がりエッジに同期して、若干の遅延時間の後、ワンショット再動作信号ＯＦＦＲＥＳＨＯＴが立ち上がっている。この若干の遅延時間は、論理回路２１およびリワンショットパルス回路９１を通ることで生ずるものである。実施の形態７にかかるワンショット再動作信号ＯＦＦＲＥＳＨＯＴはパルス幅ＰＷを備えており、このパルス幅ＰＷはマスク信号ＭＡＳＫｄよりも大きい。

実施の形態７では、ディレイ回路８３を用いることなく安定的なラッチ誤動作解除を達成できるので、実施の形態６に比べ設計の簡略化・省スペース化を実現できる。

実施の形態８．
実施の形態８にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｇに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態６、７において、ｄＶ／ｄｔ検出回路１２で検出したマスク信号ＭＡＳＫｄの立下りエッジに同期させて、高圧レベルシフト回路３へのワンショット再動作信号ＯＮＲＥＳＨＯＴ，ＯＦＦＲＥＳＨＯＴを発生させてもよい。実施の形態８にかかる半導体素子の駆動回路は、このような回路動作を実現する。

図１９は、本発明の実施の形態８にかかる半導体素子の駆動回路の構成を示す回路図である。図１９は、実施の形態１の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｇのみを図示している。１次側回路１１ｇは、論理回路２１およびリワンショットパルス回路１０２を備えている。リワンショットパルス回路１０２は、ネガティブエッジ型のものである。

１次側回路１１ｇは、マスク信号ＭＡＳＫｄの立下りエッジに同期させて、ワンショット再動作信号ＯＮＲＥＳＨＯＴ、ＯＦＦＲＥＳＨＯＴを発生させる。高圧レベルシフト回路３へ、このワンショット再動作信号ＯＮＲＥＳＨＯＴ，ＯＦＦＲＥＳＨＯＴを入力する。

図２０は、本発明の実施の形態８にかかる半導体素子の駆動回路の動作を示すタイムチャートである。破線で示すパルスＰ２００のようにマスク信号ＭＡＳＫｄの立ち上がりエッジをトリガとするのではなく、パルスＰ２０１のようにマスク信号ＭＡＳＫｄの立下りエッジをトリガとしてワンショット再動作信号ＯＦＦＲＥＳＨＯＴを生成する。

実施の形態８によれば、安定して高圧レベルシフト回路３を動作させることができる。また、ディレイ回路８３が不要であるので、実施の形態６に比べ設計の簡略化・省スペース化を実現できる。また、実施の形態７に比べ、ワンショット再動作信号幅を狭くできるため、高圧レベルシフト回路３の動作時間を短縮でき、回路動作に伴う発熱を抑制できるという効果がある。

実施の形態９．
実施の形態９にかかる半導体装置の駆動回路は、１次側回路１１を１次側回路１１ｈに置換した点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１〜５において、マスク信号ＭＡＳＫｄと入力信号ＩＮを比較し、ワンショットパルス回路２を再動作させ、高圧レベルシフト回路３への再動作信号ＯＮＨＶＩＮ，ＯＦＦＨＶＩＮを再度発生させてもよい。実施の形態９にかかる半導体素子の駆動回路は、このような回路動作を実現する

図２１は、本発明の実施の形態９にかかる半導体素子の駆動回路の構成を示す回路図である。図２１は、実施の形態９の駆動回路ＨＶＩＣ１と異なる構成である１次側回路１１ｈのみを図示している。１次側回路１１ｈは、入力回路１とワンショットパルス回路２ａとの間に、論理回路１１１を介在させている。論理回路１１１は、入力信号ＩＮとマスク信号ＭＡＳＫｄを比較し、ワンショットパルス回路２ａへの信号ＯＮＯＮＥＩＮ，ＯＦＦＯＮＥＩＮをハイとすることで、ワンショットパルス回路２ａをリセットする。ワンショットパルス回路２ａは、信号ＯＮＯＮＥＩＮ，ＯＦＦＯＮＥＩＮの立ち下がりエッジに同期して、ワンショットパルスを出力するものとする。

論理回路１１１は、より具体的には、ＡＮＤ回路１１１ａ、１１１ｄ、ＮＯＴ回路１１１ｂ、１１１ｅ、およびＯＲ回路１１１ｃ、１１１ｆを内部に備えている。ＡＮＤ回路１１１ａは入力信号ＩＮと同じパルスとマスク信号ＭＡＳＫｄとの論理積を演算し、ＯＲ回路１１１ｃに入力する。ＮＯＴ回路１１１ｂは入力信号ＩＮを反転させ、ＯＲ回路１１１ｃに入力する。ＯＲ回路１１１ｃはＡＮＤ回路１１１ａの出力とＮＯＴ回路１１１ｂの出力との論理和を演算し、その結果を、信号ＯＮＯＮＥＩＮとして出力する。

ＡＮＤ回路１１１ｄは入力信号ＩＮを反転させたパルスとマスク信号ＭＡＳＫｄとの論理積を演算し、ＯＲ回路１１１ｆに入力する。ＮＯＴ回路１１１ｅは入力信号ＩＮを反転させたパルスを再度反転させ、ＯＲ回路１１１ｆに入力する。ＯＲ回路１１１ｆはＡＮＤ回路１１１ｄの出力とＮＯＴ回路１１１ｅの出力との論理和を演算し、その結果を、信号ＯＦＦＯＮＥＩＮとして出力する。

図２２は、本発明の実施の形態９にかかる半導体素子の駆動回路の動作を示すタイムチャートである。パルスＰ２２１に示すように、ワンショットパルス回路２ａへの信号ＯＮＯＮＥＩＮ，ＯＦＦＯＮＥＩＮをハイとすることで、ワンショットパルス回路２をリセットする。矢印Ｐ２２２に示すように、信号ＯＦＦＯＮＥＩＮの立下りエッジに応じてワンショットパルス回路２ａが動作し、矢印Ｐ２２２のように、高圧レベルシフト回路３へのパルス信号ＯＦＦＨＶＩＮが再度発生する。

実施の形態９では、高圧レベルシフト回路３の動作時間を短縮でき、回路動作に伴う発熱を抑制できるという効果がある。また、実施の形態６〜８のように、ワンショットパルス回路を別途用意する必要がないので、設計の簡略化・省スペース化を実現できる。

実施の形態１０．
実施の形態１０にかかる半導体装置の駆動回路ＨＶＩＣ２は、２次側回路７を２次側回路１２２に置換した点、ｄＶ／ｄｔ検出回路１２の代わりに信号伝達回路１２１を備えた点を除き、実施の形態１にかかる駆動回路ＨＶＩＣ１と同じ回路構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１０にかかる駆動回路ＨＶＩＣ２では、インターロック回路４ａが、実施の形態１にかかるインターロック回路４の２つの出力に加えて、マスク信号ＭＡＳＫｉも出力する。マスク信号ＭＡＳＫｉは、パルス信号ＯＮＨＶおよびパルス信号ＯＦＦＨＶの両方がハイの期間、つまり同相信号ＳＰＨＡＳＥの発生期間に、ハイとなるパルスである。実施の形態１〜９にかかる駆動回路ではマスク信号ＭＡＳＫｄを用いている。実施の形態１０にかかる駆動回路では、マスク信号ＭＡＳＫｄの代わりに、信号伝達回路１２１を経由してマスク信号ＭＡＳＫｉを１次側回路１１へ伝達することにより高圧レベルシフト回路３を再動作させるものである。

図２３は、本発明の実施の形態１０にかかる半導体素子の駆動回路ＨＶＩＣ２の構成を示す回路図である。図２４は、本発明の実施の形態１０にかかる２次側回路１２２の内部を示す図である。図２３および図２４に示すように、実施の形態１０にかかる駆動回路ＨＶＩＣ２では、２次側回路１２２の内部におけるインターロック回路４ａの出力するマスク信号ＭＡＳＫｉが信号伝達回路１２１に入力される。信号伝達回路１２１は、マスク信号ＭＡＳＫｉを若干遅延させたマスク信号ＭＡＳＫＬを１次側回路１１に出力する。

図２６は、信号伝達回路１２１の一実施例である逆レベルシフト回路１２１ａを示す図である。逆レベルシフト回路１２１ａは、インバータＩＮＶ、高耐圧ＰＭＯＳ１２５、バッファＢＦ、ダイオードＤ１を備えている。マスク信号ＭＡＳＫｉがインバータＩＮＶを介して高耐圧ＰＭＯＳ１２５のゲートに入力される。高耐圧ＰＭＯＳ１２５のソースは電源ＶＢに接続している。

高耐圧ＰＭＯＳ１２５のドレインが抵抗１２６の一端と接続し、抵抗１２６の他端はグランド電位ＧＮＤに接続する。高耐圧ＰＭＯＳ１２５のドレインと抵抗１２６との接続点は、バッファＢＦの入力側に接続する。バッファＢＦの出力が、マスク信号ＭＡＳＫＬである。高耐圧ＰＭＯＳ１２５のドレインと抵抗１２６との接続点はダイオードＤ１のアノードに接続し、ダイオードＤ１のカソードは電源ＶＣＣに接続している。

図２５は、本発明の実施の形態９にかかる半導体素子の駆動回路の動作を示すタイムチャートである。マスク信号ＭＡＳＫｉが遅延してマスク信号ＭＡＳＫＬが生成され、このマスク信号ＭＡＳＫＬが実施の形態１〜９のマスク信号ＭＡＳＫｄの代わりに１次側回路１１内で処理される。

１次側回路１１内部では、実施の形態１と同様に再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦが生成され、ワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴと論理演算される。

その結果、１次側回路１１は図２５に示すパルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮを出力し、駆動信号ＯＵＴを立ち下がらせ、ラッチ誤動作を解除する。図２５では、１次側回路１１内で再動作信号ＭＡＳＫＯＦＦの生成、論理演算が行われることで、パルス信号ＯＦＦＨＶＩＮの立下りエッジが遅らされている。

実施の形態１０では、入力信号ＩＮを遮断する信号と高圧レベルシフト回路３を再動作させる信号の同期がとれ、安定して高圧レベルシフト回路３を再動作させることができる。なお、２次側回路１２２から１次側回路１１へ伝達する信号を複数の信号に分割してもよく、その具体的実施形態は後述する実施の形態１７で説明する。

実施の形態１１．
実施の形態１１にかかる半導体装置の駆動回路ＨＶＩＣ３は、１次側回路１１を１次側回路１２７に置換した点およびｄＶ／ｄｔ検出回路１２を備える点を除き、実施の形態１０にかかる駆動回路ＨＶＩＣ２と同じ回路構成を備えている。したがって、以下の説明では実施の形態１０と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１０との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１０において、マスク信号ＭＡＳＫｉを信号伝達回路１２１で１次側回路１２７へ伝達し、１次側回路１２７へ入力したＭＡＳＫＬ信号の中からマスク信号ＭＡＳＫｄと重なった部分を除去してもよい。実施の形態１１にかかる駆動回路ＨＶＩＣ３は、このような回路動作を実現するものである。

図２７は、本発明の実施の形態１１にかかる半導体素子の駆動回路ＨＶＩＣ３の構成を示す回路図である。図２８は、実施の形態１１の１次側回路１２７の内部を図示している。図２８に示すように、１次側回路１２７は、その内部にインターロック回路１２８を備えている。

インターロック回路１２８は、マスク信号ＭＡＳＫｄ、ＭＡＳＫＬを受けて、マスク信号ＭＡＳＫａを生成する。マスク信号ＭＡＳＫａは、論理回路２１に入力され、実施の形態１におけるマスク信号ＭＡＳＫｄと同じ役割を果たす。図２７では、１次側回路１１内で再動作信号ＭＡＳＫＯＦＦの生成、論理演算が行われることで、パルス信号ＯＦＦＨＶＩＮの立下りエッジが遅らされている。

図２９は、本発明の実施の形態１１にかかる半導体素子の駆動回路ＨＶＩＣ３の動作を示すタイムチャートである。マスク信号ＭＡＳＫｄが検出されている間は、同相信号ＳＰＨＡＳＥが発生するので、高圧レベルシフト回路３が誤動作する。このため、高圧レベルシフト回路３に再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦを生成および入力する必要はない。

そこで、不要な再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦの発生を抑制するため、１次側回路１２７の論理回路２１の前段に挿入されるインターロック回路１２８により、ＭＡＳＫＬ信号のパルス波形のなかからマスク信号ＭＡＳＫｄを除去する。その結果、パルスＰ２９１が生成される。このパルスＰ２９１がマスク信号ＭＡＳＫａであり、これを用いて再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦが生成されることになる。

実施の形態１１によれば、回路の不要動作を抑制し、高圧レベルシフト回路３の発熱を抑えることができる。

実施の形態１２．
実施の形態１２にかかる半導体装置の駆動回路ＨＶＩＣ４は、２次側回路７を２次側回路１２４に置換した点を除き、実施の形態１０にかかる駆動回路ＨＶＩＣ２と同じ回路構成を備えている。したがって、以下の説明では実施の形態１０と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１０との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１０、１１において、２次側回路１２４のインターロック回路４で検出したマスク信号ＭＡＳＫｉを、ディレイ回路を用いて積極的に遅延させて１次側回路１１へ伝達してもよい。実施の形態１２にかかる駆動回路ＨＶＩＣ４は、このような回路動作を実現するものである。

図３０は、本発明の実施の形態１２にかかる半導体素子の駆動回路ＨＶＩＣ４の構成を示す回路図である。図３１は、本発明の実施の形態１２にかかる２次側回路１２４の内部を図示している。図３１に示すように、２次側回路１２４は、ディレイ回路１３１を備えている。

ディレイ回路１３１は、インターロック回路４ａからのマスク信号ＭＡＳＫｉを受け、これを遅延させたマスク信号ＭＡＳＫＨを出力する。このように、インターロック回路４ａの後段にディレイ回路１３１を挿入することで、マスク信号ＭＡＳＫｉを遅延させる。

図３２は、本発明の実施の形態１２にかかる半導体素子の駆動回路の動作を示すタイムチャートである。矢印Ｐ３２１に示すようにマスク信号ＭＡＳＫｉが遅延させられて、マスク信号ＭＡＳＫＨが生成されている。

このマスク信号ＭＡＳＫＨが信号伝達回路１２１に入力され、これをさらに遅延されたマスク信号ＭＡＳＫＬを信号伝達回路１２１が１次側回路１１に出力する。マスク信号ＭＡＳＫＬは実施の形態１におけるマスク信号ＭＡＳＫｄと同様の役割を果たす。図３２では、１次側回路１１内で再動作信号ＭＡＳＫＯＦＦの生成、論理演算が行われることで、パルス信号ＯＦＦＨＶＩＮの立下りエッジが遅らされている。

実施の形態１２では、基準電位ＶＳの上昇（ｄＶ／ｄｔ変動）が落ち着いた後にマスク信号を２次側回路１２４から１次側回路１１へ伝達することで、安定して信号を伝達することができる。

実施の形態１３．
実施の形態１３にかかる半導体装置の駆動回路は、２次側回路１２４を２次側回路１２４ａに置換した点を除き、実施の形態１２にかかる駆動回路ＨＶＩＣ４と同じ回路構成を備えている。したがって、以下の説明では実施の形態１２と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１２との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

ワンショットパルス幅よりも狭い幅のマスク信号ＭＡＳＫｉが検出された場合は、入力信号が駆動回路５へ伝達されるので高圧レベルシフト回路３を再度動作させる必要はない。そこで、実施の形態１３では、実施の形態１０〜１２において、２次側回路１２４のインターロック回路４ａで検出したマスク信号ＭＡＳＫｉの幅が一定幅以上であったときのみ、マスク信号ＭＡＳＫｉを１次側回路１１へ伝達する。

図３３は、実施の形態１３の２次側回路１２４ａの内部を図示している。図３３に示すように、２次側回路１２４ａは、インターロック回路４ａの後段にフィルタ回路１４１を備えている。フィルタ回路１４１は、所定パルス幅以上のパルスを後段に伝えるとともに、所定パルス幅未満のパルスを後段に伝えない回路である。実施の形態１３では、この所定パルス幅を、ワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴのパルス幅Ｗとする。

図３４は、本発明の実施の形態１３にかかる半導体素子の駆動回路の動作を示すタイムチャートである。マスク信号ＭＡＳＫｉにおけるパルスＰ３４１の幅が、パルス幅Ｗよりも狭いので、フィルタ回路１４１が信号をせき止めて後段に信号を伝えない。よって、破線で示したパルスＰ３４２は発生しない。図３４では、同相信号ＳＰＨＡＳＥの立ち上がりエッジよりも前にＯＦＦＨＶＩＮの立ち上がりエッジが現れるので、駆動信号ＯＵＴは正常に立ち下がっている。

フィルタ回路１４１によりマスク信号ＭＡＳＫｉをフィルタリングすることで、信号伝達回路１２１の不要動作を抑制し、高圧レベルシフト回路３の不要動作を抑制できる。これにより、回路動作に伴う発熱を抑制できるという効果がある。

実施の形態１４．
実施の形態１４にかかる半導体装置の駆動回路は、２次側回路１２４を２次側回路１２４ｂに置換した点を除き、実施の形態１２にかかる駆動回路ＨＶＩＣ４と同じ回路構成を備えている。したがって、以下の説明では実施の形態１２と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１２との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１０〜１３において、マスク信号ＭＡＳＫｉをトリガとしてワンショットパルス信号ＭＡＳＫＨを発生させてもよい。実施の形態１４にかかる駆動回路は、このような回路動作を実現するものである。

図３５は、本発明の実施の形態１４にかかる２次側回路１２４ｂの内部を図示している。図３５に示すように、２次側回路１２４ｂは、インターロック回路４ａの後段にワンショットパルス回路１５１およびディレイ回路１５２が直列接続されている。ワンショットパルス回路１５１によりワンショットパルス信号を発生させる。

ディレイ回路１５２はこのワンショットパルス信号を遅延させる。これにより、基準電位ＶＳの上昇（ｄＶ／ｄｔ変動）が落ち着いた後にワンショットパルス信号ＭＡＳＫＨが１次側回路１１へ伝達されるようにする。

図３６は、本発明の実施の形態１３にかかる半導体素子の駆動回路の動作を示すタイムチャートである。ワンショットパルス回路１５１がワンショットパルス信号を発生させ、これがディレイ回路１５２で遅延させられることで、図３６のパルスＰ３６１が発生している。パルスＰ３６１からマスク信号ＭＡＳＫＬが生成され、さらにこれが再動作信号として用いられることで最終的にＯＦＦＨＶＩＮが生成されている。

実施の形態１４によれば、信号伝達回路１２１の動作時間を短縮でき、回路動作に伴う発熱を抑えることができる。

実施の形態１５．
実施の形態１５にかかる半導体装置の駆動回路は、２次側回路１２４を２次側回路１２４ｃに置換した点を除き、実施の形態１２にかかる駆動回路ＨＶＩＣ４と同じ回路構成を備えている。したがって、以下の説明では実施の形態１２と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１２との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１４において、マスク信号ＭＡＳＫｉにより１次側回路１１へ伝達するマスク信号ＭＡＳＫＨを発生させる際に、このマスク信号ＭＡＳＫＨを、マスク信号ＭＡＳＫｉよりも長い幅を有するワンショットパルスとして生成してもよい。実施の形態１５にかかる駆動回路は、このような回路動作を実現するものである。

図３７は、本発明の実施の形態１５にかかる２次側回路１２４ｃの内部を図示している。図３７に示すように、２次側回路１２４ｃは、インターロック回路４ａの後段に、ワンショットパルス回路１６１が設けられている。

ワンショットパルス回路１６１は、マスク信号ＭＡＳＫｉを受けて、このマスク信号ＭＡＳＫｉよりも幅の長いワンショットパルス信号を発生させる。このワンショットパルス信号が、マスク信号ＭＡＳＫＨとして用いられ、１次側回路１１へ伝達される。

図３８は、本発明の実施の形態１５にかかる半導体素子の駆動回路の動作を示すタイムチャートである。マスク信号ＭＡＳＫＨのパルス幅ＰＷが、マスク信号ＭＡＳＫｉのパルス幅よりも長くなっていることがわかる。このマスク信号ＭＡＳＫＨが信号伝達回路１２１に入力され、信号伝達回路１２１がマスク信号ＭＡＳＫＬを出力する。このマスク信号ＭＡＳＫＬを受けた１次側回路１１が、最終的に、実施の形態１２と同様に、パルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮを適正に生成している。

実施の形態１５によれば、マスク信号ＭＡＳＫＨの幅を長く拡大することで、ディレイ回路１５２で信号を遅延させなくても高圧レベルシフト回路３を安定的に再動作させることが可能である。

また、実施の形態１５によれば、ディレイ回路１５２が不要であるので、実施の形態１３に比べ設計の簡略化・省スペース化を実現できる。

実施の形態１６．
実施の形態１６にかかる半導体装置の駆動回路は、２次側回路１２４を２次側回路１２４ｄに置換した点を除き、実施の形態１２にかかる駆動回路ＨＶＩＣ４と同じ回路構成を備えている。したがって、以下の説明では実施の形態１２と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１２との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１４、１５において、２次側回路１２４のインターロック回路４で検出したマスク信号ＭＡＳＫｉの立ち下がり時に１次側回路１１へ伝達するマスク信号ＭＡＳＫＨを発生させてもよい。実施の形態１６にかかる駆動回路は、このような回路動作を実現するものである。

図３９は、本発明の実施の形態１６にかかる２次側回路１２４ｄの内部を図示している。図３９に示すように、２次側回路１２４ｄは、インターロック回路４ａの後段に、ネガティブエッジ型のワンショットパルス回路１７１が設けられている。ワンショットパルス回路１７１は、マスク信号ＭＡＳＫｉの立下りエッジをトリガとしてワンショットパルス信号ＭＡＳＫＨを発生させる。

図４０は、本発明の実施の形態１６にかかる半導体素子の駆動回路の動作を示すタイムチャートである。破線で示すパルスＰ４００のようにマスク信号ＭＡＳＫｉの立ち上がりエッジをトリガとするのではなく、パルスＰ４０１のようにマスク信号ＭＡＳＫｉの立下りエッジをトリガとしてマスク信号ＭＡＳＫＨを生成する。

実施の形態１６によれば、基準電位ＶＳの上昇（ｄＶ／ｄｔ変動）が落ち着いた後にワンショットパルス信号を発生させることができる。これにより、安定して信号伝達回路１２１を動作させることができる。

また、ディレイ回路１５２が不要であるので、実施の形態１４に比べ設計の簡略化・省スペース化を実現できる。また、実施の形態１５に比べ、ワンショットパルス信号幅を狭くできるため、信号伝達回路１２１の動作時間を短縮でき、回路動作に伴う発熱を抑制できるという効果がある。

実施の形態１７．
図４１は、本発明の実施の形態１７にかかる半導体素子の駆動回路ＨＶＩＣ５の構成を示す回路図である。実施の形態１７にかかる半導体装置の駆動回路ＨＶＩＣ５は、実施の形態１０にかかる駆動回路ＨＶＩＣ２において１次側回路１１を１次側回路２０１に置換し、２次側回路１２２を２次側回路２０２に置換し、信号伝達回路１２１を信号伝達回路２０３に置換したものである。

各回路の内部構成において、実施の形態１０と同一または相当する構成については同一の符号を付して説明を行う。また、実施の形態１０との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１０〜１６において、マスク信号ＭＡＳＫｉと出力信号ＯＵＴとを比較した比較信号ＭＡＳＫＨＬ、ＭＡＳＫＨＨを生成し、比較信号ＭＡＳＫＨＬ、ＭＡＳＫＨＨと入力信号ＩＮの状態が異なっているときに限り、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦを発生させてもよい。実施の形態１７にかかる駆動回路ＨＶＩＣ５は、このような回路動作を実現するものである。

図４２は、本発明の実施の形態１７にかかる２次側回路２０２の内部を示す図である。２次側回路２０２は、インターロック回路４ａ、駆動回路５に加え、出力信号ＯＵＴの判別用に比較論理回路２１１を備えている。比較論理回路２１１は論理積（ＡＮＤ）を演算するものであり、マスク信号ＭＡＳＫｉと出力信号ＯＵＴとを比較して、比較信号ＭＡＳＫＨＨ、ＭＡＳＫＨＬをそれぞれ出力する。

比較論理回路２１１は、ＡＮＤ回路２１１ａ、２１１ｂおよびＮＯＴ回路２１１ｃを備えている。ＡＮＤ回路２１１ａは、駆動回路５の出力ＯＵＴとマスク信号ＭＡＳＫｉの入力を受けて、論理積を演算し、出力として比較信号ＭＡＳＫＨＨを出力する。ＡＮＤ回路２１１ｂは、駆動回路５の出力ＯＵＴをＮＯＴ回路２１１ｃを介して反転させた信号と、マスク信号ＭＡＳＫｉの入力を受ける。ＡＮＤ回路２１１はそれらの論理積を演算し、出力として比較信号ＭＡＳＫＨＬを出力する。

比較信号ＭＡＳＫＨＨは、「出力信号ＯＵＴのハイ」と「マスク信号ＭＡＳＫｉのハイ」とが重複している期間だけ立ち上がる。比較信号ＭＡＳＫＨＬは、「出力信号ＯＵＴを反転させた反転信号のハイ」と「マスク信号ＭＡＳＫｉのハイ」とが重複している期間だけ立ち上がる。

図４１に示すように、比較信号ＭＡＳＫＨＨ、ＭＡＳＫＨＬを受けた信号伝達回路２０３は、比較信号ＭＡＳＫＬＨ、ＭＡＳＫＬＬを１次側回路２０１へと出力する。信号伝達回路２０３は、信号伝達回路１２１と同様、２次側回路２０２から１次側回路２０１への信号を逆レベルシフトするための逆レベルシフト回路である。

図４３は、１次側回路２０１の内部を示す図である。１次側回路２０１は、比較信号ＭＡＳＫＬＨ、ＭＡＳＫＬＬを受けるマスク論理回路２２１を備えている。マスク論理回路２２１は、図４３に示すように２つのＡＮＤ回路を備えている。マスク論理回路２２１は論理回路２１と類似しているが、２つのＡＮＤ回路に入力する信号が独立している点が異なる。第１のＡＮＤ回路は、入力回路１の一方の出力と比較信号ＭＡＳＫＬＨの論理積を出力する。第２のＡＮＤ回路は、入力回路１の他方の出力と比較信号ＭＡＳＫＬＬの論理積を出力する。これにより、１次側回路２０１は、マスク論理回路２２１により入力信号ＩＮと比較信号ＭＡＳＫＬＨ、ＭＡＳＫＬＬとを比較する。マスク論理回路２２１と入力信号ＩＮと信号ＭＡＳＫＬＨ、ＭＡＳＫＬＬが異なる状態のときのみ、再動作信号ＭＡＳＫＯＮ、ＭＡＳＫＯＦＦを発生させる。

図４４は、本発明の実施の形態１７にかかる半導体素子の駆動回路の動作を示すタイムチャートである。入力信号ＩＮがパルスＰ４４１の発生によりハイに変わったので、パルスＰ４４２は出力信号ＯＵＴもハイに保持する。

パルスＰ４４３は、出力信号ＯＵＴとマスク信号ＭＡＳＫｉとで重複している期間だけ立ち上がっている。つまり、パルスＰ４４３は、出力信号ＯＵＴとマスク信号ＭＡＳＫｉの両方がハイである期間だけハイとなる。

これにより、出力信号ＯＵＴから基準電位ＶＳの上昇期間と重複する部分だけを抜き出したものを、比較信号ＭＡＳＫＨＨとして出力している。この比較信号ＭＡＳＫＨＨが信号伝達回路２０３を経て若干の遅延時間とともに逆レベルシフトされ、比較信号ＭＡＳＫＬＨが生成されている。

つまり、先ず、基準電位ＶＳの上昇に応じてマスク信号ＭＡＳＫｉが生成される。マスク信号ＭＡＳＫｉと出力信号ＯＵＴの論理演算により、比較信号ＭＡＳＫＨＬ，ＭＡＳＫＨＨが生成される。この比較信号ＭＡＳＫＨＬ，ＭＡＳＫＨＨから比較信号ＭＡＳＫＬＬ，ＭＡＳＫＬＨが生成される。マスク信号ＭＡＳＫｉが立ち上がっている２つの期間Ｐ４４５と期間Ｐ４４６とを比較すると、比較信号ＭＡＳＫＬＬ，ＭＡＳＫＬＨの生成までは同様である。

期間Ｐ４４５では、入力信号ＩＮと比較信号ＭＡＳＫＬＬ，ＭＡＳＫＬＨとの比較をすると、先ず、入力信号ＩＮと比較信号ＭＡＳＫＬＬが共にローである。しかし、入力信号ＩＮがローなのに対し比較信号ＭＡＳＫＬＨがハイとなっており、両信号は状態が異なる。この結果、比較信号ＭＡＳＫＬＨの立ち上がりエッジおよび立下りエッジに同期して同パルス形状の再動作信号ＭＡＳＫＯＦＦが生成されている。

一方、期間Ｐ４４６では、途中までは入力信号ＩＮとマスク信号ＭＡＳＫｉのハイとローの状態が期間Ｐ４４５と同じである。しかし、期間Ｐ４４６の途中から、パルスＰ４４１が立ち上がっている。このパルスＰ４４１が立ち上がったとき、入力信号ＩＮと比較信号ＭＡＳＫＬＬ，ＭＡＳＫＬＨとの比較をすると、入力信号ＩＮと比較信号ＭＡＳＫＬＨは両方ともハイである。

この結果、期間Ｐ４４６で生成された再動作信号ＭＡＳＫＯＦＦは、比較信号ＭＡＳＫＬＨの立ち上がりエッジに同期して立ち上がるけれども、パルスＰ４４１の立上がりエッジに同期して立ち下がることとなる。

このような再動作信号ＭＡＳＫＯＮ，ＭＡＳＫＯＦＦが論理回路２２でワンショットパルスＯＮＯＮＥＳＨＯＴ、ＯＦＦＯＮＥＳＨＯＴとそれぞれ合成され、パルス信号ＯＮＨＶＩＮ、ＯＦＦＨＶＩＮが生成されている。

なお、破線で示すパルスＰ４４４は、入力信号ＩＮがパルスＰ４４１でハイに変わったので論理合成が中断された結果消失したものである。

実施の形態１７では、高圧レベルシフト回路３の不要動作を防止でき、高圧レベルシフト回路３の発熱を抑えることができる。

実施の形態１８．
図４５は、本発明の実施の形態１８にかかる半導体素子の駆動回路ＨＶＩＣ６の構成を示す回路図である。実施の形態１８にかかる半導体装置の駆動回路ＨＶＩＣ６は、実施の形態１７にかかる駆動回路ＨＶＩＣ５において１次側回路２０１を１次側回路２３１に置換したものである。

各回路の内部構成において、実施の形態１７と同一または相当する構成については同一の符号を付して説明を行う。また、実施の形態１７との相違点を中心に説明し、回路構成、回路動作等の共通事項は説明を簡略化ないしは省略する。

実施の形態１７において、信号ＭＡＳＫＬＬ、ＭＡＳＫＬＨのうち同相の部分を除去してもよい。実施の形態１８にかかる駆動回路ＨＶＩＣ６は、このような回路動作を実現するものである。

図４６は、本発明の実施の形態１８にかかる１次側回路２３１の内部を示す図である。図４６に示すように、１次側回路２３１は、論理回路２１の前段にインターロック回路２４１を備えている。

この回路構成は、実施の形態１１にかかる１次側回路１２７と同様である。実施の形態１１ではインターロック回路１２８がマスク信号ＭＡＳＫｄ、ＭＡＳＫＬを受けてマスク信号ＭＡＳＫａを出力したが、実施の形態１８ではインターロック回路２４１が比較信号ＭＡＳＫＬＨ、ＭＡＳＫＬＬを受けてマスク信号ＭＡＳＫａを出力する。

図４７は、本発明の実施の形態１８にかかる半導体素子の駆動回路ＨＶＩＣ６の動作を示すタイムチャートである。比較信号ＭＡＳＫＨＨにおけるパルスＰ４７２は、実施の形態１７と同様に、出力信号ＯＵＴのうちマスク信号ＭＡＳＫｉのハイ部分を抜き出したものである。

比較信号ＭＡＳＫＬＬ、ＭＡＳＫＬＨは、矢印Ｐ４７３の期間は両方ともハイで同相となる。インターロック回路２４１は、この同相の部分を除去したうえで、マスク信号ＭＡＳＫａを出力する。破線Ｐ４７４は、インターロック回路２４１が除去した同相部分を示している。マスク信号ＭＡＳＫａは、その後論理回路２１に入力され、実施の形態１１にかかる１次側回路１２７と同様の動作が実現される。

なお、図４７では、説明の簡略化のため、比較信号ＭＡＳＫＨＬ、ＭＡＳＫＨＬと比較信号ＭＡＳＫＬＬ、ＭＡＳＫＬＨとの間に生ずる遅延を省略するなどしている。

インターロック回路２４１が比較信号ＭＡＳＫＬＬ、ＭＡＳＫＬＨの同相部分を除去することにより、高圧レベルシフト回路３の不要動作を抑制することができる。これにより、高圧レベルシフト回路３の発熱を抑えることができる。

実施の形態１９．
図４８は、本発明の実施の形態１９にかかる半導体装置ＰＭ１の構成を示す回路図である。半導体装置ＰＭ１は、いわゆるパワー半導体モジュールに、実施の形態にかかる駆動回路ＨＶＩＣ１を搭載したものである。

図４８に示すように、半導体装置ＰＭ１は、内部に、半導体デバイス駆動回路２５１、半導体スイッチング素子２５２、２５３を備えている。半導体スイッチング素子２５２、２５３は、それぞれＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、これらはいわゆるアーム回路を構成している。

アーム回路の一端は電源ＨＶＣＣに接続し、アーム回路の他端はグランド電位ＨＧＮＤに接続し、アーム回路の中間点が出力電力ＨＯＵＴとして負荷に接続される。なお、図４８には示していないが、半導体スイッチング素子２５２、２５３にそれぞれフリーホイールダイオードを取り付けても良い。

半導体デバイス駆動回路２５１は、半導体スイッチング素子２５２、２５３それぞれのゲートに対して駆動信号を供給する高耐圧ＩＣである。半導体デバイス駆動回路２５１の内部には実施の形態１にかかる駆動回路ＨＶＩＣ１が内蔵されている。駆動回路ＨＶＩＣ１は、ハイ側入力信号ＨＩＮを受けて出力信号ＨＯを出力し、このハイ側出力信号ＨＯが、半導体スイッチング素子２５２のゲートに与えられる。

一方、半導体デバイス駆動回路２５１は、いわゆる低耐圧駆動回路ＬＶＩＣも備えている。低耐圧駆動回路ＬＶＩＣは、ロー側入力信号ＬＩＮを受けて出力信号ＬＯを出力し、このロー側出力信号ＬＯが、半導体スイッチング素子２５３のゲートに与えられる。

半導体デバイス駆動回路２５１の電源ＶＣＣおよび電源ＶＢは、半導体装置ＰＭ１の外部から供給される。第１基準電位ＧＮＤは半導体装置ＰＭ１の外部と接続する。第２基準電位ＶＳは半導体スイッチング素子２５２のエミッタと半導体スイッチング素子２５３のコレクタの接続点、つまりアーム回路の中間点に接続する。

なお、半導体装置ＰＭ１では電源ＶＢを半導体装置ＰＭ１の外部から供給しているが、半導体装置ＰＭ１の内部で生成してもよい。このような電源生成にかかる技術は、例えばブートストラップダイオードを含むブートストラップ回路を用いるなどの各種技術が公知であり、新規な事項ではない。そのような公知技術を用いればよいため、ここでは詳細な説明は省略する。

このような回路において、半導体スイッチング素子２５３がターンオンし、基準電位ＶＳがＨＧＮＤ側に接続された後に半導体スイッチング素子２５２がターンオンされると、基準電位ＶＳが上昇する。この点、実施の形態１９にかかる半導体装置ＰＭ１は実施の形態１にかかる駆動回路ＨＶＩＣ１を備えているので、基準電位ＶＳの上昇（ｄＶ／ｄｔ変動）による誤動作を防止でき信頼性の高いパワー半導体モジュールが提供される。

なお、実施の形態１９にかかる半導体装置ＰＭ１は駆動回路ＨＶＩＣ１を内蔵したが、本発明はこれに限られるものではない。半導体装置ＰＭ１において、駆動回路ＨＶＩＣ１を、実施の形態２乃至１８にかかる半導体素子の駆動回路のいずれか１つと置換しても良い。

実施の形態２０．
図４９は、本発明の実施の形態２０にかかる半導体装置ＰＭ２の構成を示す回路図である。半導体装置ＰＭ２は、上述した実施の形態１にかかる半導体素子の駆動回路ＨＶＩＣ１を備えている。半導体装置ＰＭ２は、半導体スイッチング素子２５２、２５３に代えて半導体スイッチング素子２６１、２６２を備える点を除き、実施の形態１９の半導体装置ＰＭ１と同じ構成を備えている。

半導体スイッチング素子２６１、２６２は、ＳｉＣを半導体材料として用いているパワーＭＯＳＦＥＴである。ＳｉＣデバイスを用いることで、半導体装置ＰＭ２の小型化が可能となる。

すなわち、半導体スイッチング素子は、Ｓｉパワー半導体素子、ＳｉＣパワー半導体素子、または、珪素（Ｓｉ）以外の各種の化合物半導体材料を用いたパワー半導体素子を用いることができる。珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料又はダイヤモンドがある。

このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能である。これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。

また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、それらの構成を含む半導体モジュールについて一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。ＳｉＣデバイスを用いることで、これらの利点を得ることができる。

なお、実施の形態２０にかかる半導体装置ＰＭ２は駆動回路ＨＶＩＣ１を内蔵したが、本発明はこれに限られるものではない。半導体装置ＰＭ２において、駆動回路ＨＶＩＣ１を、実施の形態２乃至１８にかかる半導体素子の駆動回路のいずれか１つと置換しても良い。

以上説明した各実施形態における具体的回路、特に論理回路については論理ゲート等を具体的に開示した。しかしながら、本発明が上記実施の形態の回路に限定されるものではない。論理回路については、同様の論理演算が可能であればよく、実施の形態と異なる回路を用いて良い。本発明の要旨を逸脱しない範囲内で、各種の変形や異なる回路を適用してもよい。

１ 入力回路、２ ワンショットパルス回路、３ 高圧レベルシフト回路、４、４ａ インターロック回路、５ 駆動回路、６、１１ １次側回路、７ ２次側回路、１２ ｄＶ／ｄｔ検出回路、２１、２２ 論理回路、２５２、２５３ 半導体スイッチング素子、ＨＶＩＣ０、ＨＶＩＣ１、ＨＶＩＣ２、ＨＶＩＣ３、ＨＶＩＣ４、ＨＶＩＣ５、ＨＶＩＣ６ 駆動回路、ＰＭ１、ＰＭ２ 半導体装置

Claims (19)

1. 入力信号を受け、前記入力信号の立ち上がりエッジに同期した第１オンパルスと前記入力信号の立下りエッジに同期した第１オフパルスとを、第１基準電位を基準にして生成する１次側回路と、
   前記第１オンパルスの電圧レベルをシフトさせた第２オンパルスと前記第１オフパルスの電圧レベルをシフトさせた第２オフパルスとを、前記第１基準電位とは異なる第２基準電位を基準にして生成するレベルシフト回路と、
   前記第２オンパルスに同期して立ち上がりかつ前記第２オフパルスに同期して立下る出力パルスを半導体素子の駆動信号として出力し、前記第２オンパルスと前記第２オフパルスの両方がハイであるときは出力を保持する２次側回路と、
   前記第２基準電位の上昇の開始および終了と同期してハイとローが切り替わるパルス信号であるマスク信号を生成するマスク信号生成回路と、
   を備え、
   前記マスク信号により前記第２基準電位の前記上昇時の前記入力信号の状態に応じた再動作信号を発生させ、前記マスク信号に対して立ち下がりエッジを遅らせた前記第１オンパルス又は前記第１オフパルスを発生させることで、前記第２基準電位の前記上昇の終了後に前記第２オンパルス又は前記第２オフパルスのいずれかをハイとすることにより前記入力信号の状態を再度伝達することを特徴とする半導体素子の駆動回路。
2. 前記マスク信号生成回路は、前記レベルシフト回路内の電位上昇中にハイとなるパルスを出力する電圧検出回路を含み、
   前記電圧検出回路が出力する前記パルスを、前記マスク信号とすることを特徴とする請求項１に記載の半導体素子の駆動回路。
3. 前記１次側回路は、
   前記入力信号を受け、前記入力信号の立ち上がりエッジに同期したオンワンショットパルスと前記入力信号の立下りエッジに同期したオフワンショットパルスを生成するワンショットパルス回路と、
   前記オンワンショットパルス又は前記オフワンショットパルスに対して、前記第２基準電位の前記上昇時の前記入力信号の状態に対応する前記再動作信号を、選択的に論理和する論理回路と、
   を備え、
   前記論理回路を介して選択的な論理和を行った後の前記オンワンショットパルスと前記オフワンショットパルスを前記第１オンパルスおよび前記第１オフパルスとしてそれぞれ出力することを特徴とする請求項１または２に記載の半導体素子の駆動回路。
4. 前記オンワンショットパルスと前記オフワンショットパルスのいずれかが前記マスク信号と重なったときに限り、
   前記再動作信号を生成することを特徴とする請求項３に記載の半導体素子の駆動回路。
5. 前記マスク信号が前記オンワンショットパルス又は前記オフワンショットパルスと完全に重なったときに限り前記再動作信号を生成することを特徴とする請求項４に記載の半導体素子の駆動回路。
6. 前記マスク信号生成回路と接続し前記マスク信号を遅延させた信号を出力するディレイ回路を備え、
   前記ディレイ回路の出力を用いて前記再動作信号を生成することを特徴とする請求項１〜５のいずれか１項に記載の半導体素子の駆動回路。
7. 前記マスク信号のパルス幅が所定幅以上のときに限り、前記再動作信号を生成することを特徴とする請求項１〜６のいずれか１項に記載の半導体素子の駆動回路。
8. 前記マスク信号の入力を受けて、前記マスク信号の立ち下がりエッジより後に立ち下がるワンショット再動作信号を生成するワンショットパルス信号生成回路を含み、前記ワンショット再動作信号を前記再動作信号とすることを特徴とする請求項１〜７のいずれか１項に記載の半導体素子の駆動回路。
9. 前記ワンショット再動作信号は、前記マスク信号の幅に比べて長い幅を有するパルスであることを特徴とする請求項８に記載の半導体素子の駆動回路。
10. 前記マスク信号の立下りエッジに同期して前記ワンショット再動作信号を生成することを特徴とする請求項８または９に記載の半導体素子の駆動回路。
11. 前記１次側回路は、前記入力信号と前記マスク信号との論理合成からなる入力パルスを受け前記入力パルスの立下りエッジに同期したワンショットパルスを生成するワンショットパルス回路を、備えることを特徴とする請求項１〜１０のいずれか１項に記載の半導体素子の駆動回路。
12. 前記マスク信号生成回路は、前記２次側回路に設けられ前記第２オンパルスおよび前記第２オフパルスの両方がハイの期間にハイとなるパルスを出力するインターロック回路を含み、
    前記インターロック回路の出力する前記パルスを前記マスク信号とすることを特徴とする請求項１〜１１のいずれか１項に記載の半導体素子の駆動回路。
13. 前記第２基準電位の前記上昇の期間と同じ幅を有するパルス信号である第１マスク信号を生成する電圧検出回路と、
    前記２次側回路に設けられ、前記第２オンパルスおよび前記第２オフパルスの両方がハイの期間にハイとなるパルスを生成し、前記パルスを遅延させた第２マスク信号を出力するインターロック回路と、
    を備え、
    前記第１マスク信号と前記第２マスク信号の重複しない部分を、前記再動作信号とすることを特徴とする請求項１〜１２のいずれか１項に記載の半導体素子の駆動回路。
14. 前記マスク信号のパルス波形の途中で前記入力信号が変化したときには前記再動作信号の生成を中断することを特徴とする請求項１〜１３のいずれか１項に記載の半導体素子の駆動回路。
15. 前記マスク信号および前記２次側回路の出力信号のパルス波形の重複部分からなる第１重複マスク信号を生成する比較論理回路と、
    前記比較論理回路から前記第１重複マスク信号を受け、後段に伝える信号伝達回路と、
    前記信号伝達回路から前記第１重複マスク信号に応じた第２重複マスク信号を受け、前記第２重複マスク信号と前記入力信号との間におけるハイとローの重複に応じて選択的に前記再動作信号を生成し、前記マスク信号のパルス波形の途中で前記入力信号が変化したときには前記再動作信号の生成を中断するマスク論理回路と、
    を備えることを特徴とする請求項１〜１４のいずれか１項に記載の半導体素子の駆動回路。
16. 前記第１重複マスク信号以外の原因で前記信号伝達回路により前記第２重複マスク信号の両方が同時に生成され前記第２重複マスク信号が重複部分を有する場合に、前記第２重複マスク信号からその重複部分を除去することを特徴とする請求項１５に記載の半導体素子の駆動回路。
17. 第１端子、第２端子、および前記第１端子と前記第２端子の導通および遮断を切り替える制御端子を備えた半導体スイッチング素子と、
    入力信号を受ける入力端子と、
    前記入力信号を受けて、前記制御端子に駆動信号を供給する駆動回路と、
    を備え、
    前記駆動回路は、
    前記入力信号を受け、前記入力信号の立ち上がりエッジに同期した第１オンパルスと前記入力信号の立下りエッジに同期した第１オフパルスとを、第１基準電位を基準にして生成する１次側回路と、
    前記第１オンパルスの電圧レベルをシフトさせた第２オンパルスと前記第１オフパルスの電圧レベルをシフトさせた第２オフパルスとを、前記第１基準電位とは異なる第２基準電位を基準にして生成するレベルシフト回路と、
    前記第２オンパルスに同期して立ち上がりかつ前記第２オフパルスに同期して立下る出力パルスを前記駆動信号として出力し、前記第２オンパルスと前記第２オフパルスの両方がハイであるときは出力を保持する２次側回路と、
    前記第２基準電位の上昇の開始および終了と同期してハイとローが切り替わるパルス信号であるマスク信号を生成するマスク信号生成回路と、
    を備え、
    前記マスク信号により前記第２基準電位の前記上昇時の前記入力信号の状態に応じた再動作信号を発生させ、前記マスク信号に対して立ち下がりエッジを遅らせた前記第１オンパルス又は前記第１オフパルスを発生させることで、前記第２基準電位の前記上昇の終了後に前記第２オンパルス又は前記第２オフパルスのいずれかをハイとすることにより前記入力信号の状態を再度伝達することを特徴とする半導体装置。
18. 前記半導体スイッチング素子が、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１７に記載の半導体装置。
19. 前記半導体スイッチング素子が、炭化ケイ素を半導体材料とすることを特徴とする請求項１７に記載の半導体装置。

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