JP2016213659A - 半導体スイッチ回路 - Google Patents

Abstract

【課題】簡単な回路構成でありつつも、負荷電流の急峻な変動を事前に抑制する半導体スイッチ回路を提供する。【解決手段】電源１１と、負荷１３との間に設けられたバイポーラトランジスタ２１と、バイポーラトランジスタ２１の出力電流を、電流制限値以下に制限する定電流回路３１と、バイポーラトランジスタ２１と、負荷１３との間に設けられ、バイポーラトランジスタ２１と直列に接続されたＭＯＳＦＥＴ２３と、ＭＯＳＦＥＴ２３の駆動を制御するゲート制御回路３３と、を備える。ＭＯＳＦＥＴ２３は、ゲート制御回路３３によりオン状態にさせられ、バイポーラトランジスタ２１が定電流回路３１によりオン状態にさせられ、電源１１から供給される電力を、制限された状態で負荷１３に供給する。【選択図】図１

Description

本発明は、半導体スイッチ回路に関する。

半導体スイッチング素子を含む半導体リレーは機械式リレーと比べ、スイッチング速度が速く、機械式リレーでは実現できないＰＷＭ制御等が行える。よって、近年、機械式リレーに代わり、半導体リレーの使用が増えている。

しかし、半導体リレーは過電流が流れると故障する恐れがある。よって、半導体リレーを使用する場合、機械式リレーと比べ、使用条件に注意を払う必要がある。そこで、過電流による故障を回避するために、過電流検出部及び各種保護回路を半導体スイッチング素子の駆動回路に付加することにより、半導体スイッチング素子を保護するものが提案されている（例えば、特許文献１参照）。

特開２０１２−９０２１４号公報

しかしながら、特許文献１に記載の技術は、過電流を検出後、半導体スイッチング素子に流れる電流を制限するため、瞬間的に半導体スイッチング素子に過電流が流れる恐れがある。

また、特許文献１に記載の技術を用いて、半導体スイッチング素子のスイッチング駆動を高周波で行う場合、オン状態となる電流と、オフ状態となる電流とが高速で検出され、高速スイッチングに追従した電流制限を、半導体スイッチング素子を駆動する駆動回路にかけさせなければならない。

よって、特許文献１に記載の技術では、過電流を検出する前に半導体スイッチング素子に流れる電流を制限することができず、高速スイッチングを行う場合には、過電流検出回路と、半導体スイッチング素子を駆動する駆動回路とが高価で複雑なものとなる。したがって、特許文献１に記載の技術では、簡単な回路構成でありつつも、負荷電流の急峻な変動を事前に抑制することができない。

本発明はかかる事情に鑑みてなされたものであり、その目的は、簡単な回路構成でありつつも、負荷電流の急峻な変動を事前に抑制することができる半導体スイッチ回路を提供することである。

本発明に係る半導体スイッチ回路は、電源と、負荷との間に設けられた第１の半導体スイッチング素子と、前記第１の半導体スイッチング素子の出力電流を、予め設定された閾値以下に制限する出力制限部と、前記第１の半導体スイッチング素子と、前記負荷との間に設けられ、前記第１の半導体スイッチング素子と直列に接続された第２の半導体スイッチング素子と、前記第２の半導体スイッチング素子の駆動を制御するゲート制御回路と、を備え、前記第２の半導体スイッチング素子は、前記ゲート制御回路によりオン状態にさせられ、前記第１の半導体スイッチング素子が前記出力制限部によりオン状態にさせられている場合、前記第１の半導体スイッチング素子を介して、前記電源から供給される電力を、前記予め設定された閾値以下に制限された状態で前記負荷に供給することを特徴とする。

本発明に係る半導体スイッチ回路によれば、第１の半導体スイッチング素子に制限をかけた状態で、第１の半導体スイッチング素子に直列に接続された第２の半導体スイッチング素子によりスイッチング動作が実現されるため、簡単な回路構成でありつつも、負荷電流の急峻な変動を事前に抑制することができる。

また、本発明に係る半導体スイッチ回路において、前記出力制限部は、前記第２の半導体スイッチング素子の駆動状態がオン状態になってから前記第１の半導体スイッチング素子をオン状態にさせ、前記ゲート制御回路は、前記第１の半導体スイッチング素子の駆動状態がオフ状態になる前に前記第２の半導体スイッチング素子をオフ状態にさせることが好ましい。

この半導体スイッチ回路によれば、スイッチングロスを分散させることができるため、デバイス全体としての発熱を低減させることができる。

また、本発明に係る半導体スイッチ回路において、前記第１の半導体スイッチング素子、前記出力制限部、前記第２の半導体スイッチング素子、及び前記ゲート制御回路は、ワンチップデバイスとして実装されることが好ましい。

この半導体スイッチ回路によれば、ワンチップデバイスとして実装されることにより、装置構成を小型化することができ、実装スペースを縮小することができると共に、装置コストを削減することができる。

本発明によれば、簡単な回路構成でありつつも、負荷電流の急峻な変動を事前に抑制することができる半導体スイッチ回路を提供することができる。

第１の実施形態に係る半導体スイッチ回路１の構成例を示す図である。 半導体スイッチ回路１の動作原理を説明する図である。 制御部３５の機能の構成例を示すブロック図である。 半導体スイッチ回路１がＰＷＭ制御により不図示の車両用灯具をパルス点灯させるときの波形の一例を説明する図である。 半導体スイッチ回路１に含まれる半導体スイッチング素子のタイミングチャートである。 第２の実施形態に係る半導体スイッチ回路１の構成例を示す図である。 第３の実施形態に係る半導体スイッチ回路１の構成例を示す図である。

＜第１の実施形態＞
図１は、第１の実施形態に係る半導体スイッチ回路１の構成例を示す図である。図２は、半導体スイッチ回路１の動作原理を説明する図である。図３は、制御部３５の機能の構成例を示すブロック図である。

図１に示すように、半導体スイッチ回路１は、バイポーラトランジスタ２１、ＭＯＳＦＥＴ２３、定電流回路３１、及びゲート制御回路３３を備えている。半導体スイッチ回路１は、バイポーラトランジスタ２１、ＭＯＳＦＥＴ２３、定電流回路３１、及びゲート制御回路３３が、１つのチップに集積化して実装された集積回路であり、ワンチップのスイッチングデバイスとして構成されている。

半導体スイッチ回路１は、半導体リレーとして、オン状態とオフ状態とを切り替えることにより、電源１１から供給される電力を負荷１３に供給する。ここで、負荷１３は、例えば、車両用灯具であって、半導体スイッチ回路１により調光されるものである。また、電源１１は、安定した直流電圧を供給するものであればよく、一次電池、二次電池、又はＤＣ−ＤＣコンバータのような直流電源装置であればよい。

次に、半導体スイッチ回路１の構成について具体的に説明する。図１に示すように、電源１１と、負荷１３との間には、第１の半導体スイッチング素子として、バイポーラトランジスタ２１が設けられている。また、バイポーラトランジスタ２１と、負荷１３との間には、第２の半導体スイッチング素子として、ＭＯＳＦＥＴ２３が設けられている。第２の半導体スイッチング素子、すなわち、ＭＯＳＦＥＴ２３は、バイポーラトランジスタ２１と直列に接続されたものである。具体的には、バイポーラトランジスタ２１のエミッタ側と、ＭＯＳＦＥＴ２３のドレイン側とが、直列に接続されている。

バイポーラトランジスタ２１のベース側には、出力制限部として、定電流回路３１が設けられている。定電流回路３１は、バイポーラトランジスタ２１の出力を、予め設定された閾値以下に制限するものであり、バイポーラトランジスタ２１の駆動回路として機能する。

図２を用いて、バイポーラトランジスタ２１と、定電流回路３１との関係について具体的に説明する。定電流回路３１は、ベース電流Ｉｂを一定に保つものである。定電流回路３１は、一定に保っているベース電流Ｉｂを、バイポーラトランジスタ２１に供給する。バイポーラトランジスタ２１は、一定のベース電流Ｉｂで駆動するものであり、コレクタ電流Ｉｃがベース電流Ｉｂの直流電流増幅率ｈｆｅ倍で制限されるものである。つまり、コレクタ電流Ｉｃは、直流電流増幅率ｈｆｅ×ベース電流Ｉｂで制限される。エミッタ電流Ｉｅは、コレクタ電流Ｉｃと、ベース電流Ｉｂとの和である。直流電流増幅率ｈｆｅは十分に大きな値であるため、エミッタ電流Ｉｅは、直流電流増幅率ｈｆｅ×ベース電流Ｉｂで制限される。エミッタ電流Ｉｅは、ＭＯＳＦＥＴ２３のスイッチング動作により、負荷１３に供給される。よって、図２に示すように、バイポーラトランジスタ２１の出力電流、すなわち、負荷電流Ｉは、直流電流増幅率ｈｆｅ×ベース電流Ｉｂで制限される。

ここで、直流電流増幅率ｈｆｅは、バイポーラトランジスタ２１の構造に起因する値である。よって、定電流回路３１が適切なベース電流Ｉｂをバイポーラトランジスタ２１に供給することにより、バイポーラトランジスタ２１の出力電流は、ベース電流Ｉｂに基づいて制御されることとなる。

なお、定電流回路３１の構成は、当業者であれば容易に理解できるものであるため、その説明については省略するが、動作を安定化させるために温度補償回路等が含まれていてもよい。

図１に戻り、半導体スイッチ回路１についてさらに説明する。ＭＯＳＦＥＴ２３のゲート側には、ゲート制御回路３３が設けられている。ゲート制御回路３３は、ＭＯＳＦＥＴ２３の駆動を制御するものであり、ＭＯＳＦＥＴ２３の駆動回路として機能する。

具体的には、ゲート制御回路３３は、ＭＯＳＦＥＴ２３のゲートに、ＭＯＳＦＥＴ２３のゲート閾値電圧Ｖ_{ＧＳ（ｔｈ）}以上の電圧を印加することにより、ＭＯＳＦＥＴ２３をオン状態にさせる。また、ゲート制御回路３３は、ＭＯＳＦＥＴ２３のゲートに、ＭＯＳＦＥＴ２３のゲート閾値電圧Ｖ_{ＧＳ（ｔｈ）}以上の電圧を印加しないことにより、例えば、電圧を印加しないことにより、ＭＯＳＦＥＴ２３をオフ状態にさせる。

なお、ゲート制御回路３３の構成は、当業者であれば容易に理解できるものであるため、その説明については省略するが、ＭＯＳＦＥＴ２３を保護するために過電圧保護用のツェナーダイオード等が含まれていてもよい。

次に、定電流回路３１及びゲート制御回路３３のそれぞれを制御する構成について図１、３を用いて説明する。図１に示すように、半導体スイッチ回路１は、制御部３５を備えている。図３に示すように、制御部３５は、第１デューティー比設定部５１、第２デューティー比設定部５２、第１制御信号生成部５５、第２制御信号生成部５７、及び遅延素子５９を備えている。

第１デューティー比設定部５１は、ＭＯＳＦＥＴ２３のデューティー比を設定するものである。ＭＯＳＦＥＴ２３のデューティー比は、予め設定されるものであってもよく、負荷１３の状態に応じて設定されるものであってもよい。第２デューティー比設定部５２は、バイポーラトランジスタ２１のデューティー比を設定するものである。バイポーラトランジスタ２１のデューティー比は、予め設定されるものであってもよく、負荷１３の状態に応じて設定されるものであってもよい。

第１制御信号生成部５５は、第１デューティー比設定部５１で設定されたデューティー比に基づいて、駆動パルスを生成し、生成した駆動パルスをＭＯＳＦＥＴ２３に供給するものである。また、第１制御信号生成部５５は、遅延素子５９を介して、第２制御信号生成部５７の動作タイミングを遅延させるものである。

第２制御信号生成部５７は、第２デューティー比設定部５２で設定されたデューティー比に基づいて、駆動パルスを生成し、生成した駆動パルスをバイポーラトランジスタ２１に供給するものである。第２制御信号生成部５７は、生成した駆動パルスをバイポーラトランジスタ２１に供給する際、遅延素子５９により遅延させられるものである。これにより、第２制御信号生成部５７は、第１制御信号生成部５５より遅延した状態で、生成した駆動パルスをバイポーラトランジスタ２１に供給する。

ここで、半導体スイッチ回路１は、バイポーラトランジスタ２１と、ＭＯＳＦＥＴ２３とが共にオン状態のときに、負荷電流Ｉとして、通電電流が負荷１３に供給され、ＭＯＳＦＥＴ２３がオフ状態のときに、通電電流が負荷１３に流れない。よって、半導体スイッチ回路１は、定電流回路３１及びゲート制御回路３３を制御することにより、出力波形をＰＷＭ制御することができる半導体リレーである。

次に、半導体スイッチ回路１によるＰＷＭ制御の一例について図４を用いて説明する。図４は、半導体スイッチ回路１がＰＷＭ制御により不図示の車両用灯具をパルス点灯させるときの波形の一例を説明する図である。図４に示すように、電流制限がない場合、車両用灯具の初期駆動時に、突入電流が生じる。一方、図４に示すように、電流制限がある場合、車両用灯具の初期駆動時であっても、負荷電流Ｉはある一定の電流、具体的には電流制限値以下に制限される。

また、図４に示すように、電流制限がない場合、何らかの要因により異常が発生すれば、過電流が生じる。一方、図４に示すように、電流制限がある場合、何らかの要因により異常が発生したとしても、過電流が生じることはなく、負荷電流Ｉはある一定の電流、具体的には電流制限値以下に制限される。

図４の電流制限値は、具体的には、図２を用いて説明したベース電流Ｉｂに基づいて定まるものである。したがって、ＭＯＳＦＥＴ２３は、ゲート制御回路３３によりオン状態にさせられ、バイポーラトランジスタ２１が定電流回路３１によりオン状態にさせられている場合、バイポーラトランジスタ２１を介して、電源１１から供給される電力を、電流制限値以下に制限された状態で負荷１３に供給することとなる。

次に、半導体スイッチ回路１のスイッチングロスについて図５を用いて説明する。図５は、半導体スイッチ回路１に含まれる半導体スイッチング素子のタイミングチャートである。図５に示すように、半導体スイッチ回路１は、オン状態となる場合、ＭＯＳＦＥＴ２３が立ち上がった後、バイポーラトランジスタ２１が立ち上がる。一方、半導体スイッチ回路１は、オフ状態となる場合、ＭＯＳＦＥＴ２３がオフ状態になった後、バイポーラトランジスタ２１がオフ状態となる。

この結果、半導体スイッチ回路１は、オン状態のときのスイッチングロスが、バイポーラトランジスタ２１のみとなる。また、半導体スイッチ回路１は、オフ状態のときのスイッチングロスが、ＭＯＳＦＥＴ２３のみとなる。したがって、半導体スイッチ回路１は、バイポーラトランジスタ２１の駆動タイミングと、ＭＯＳＦＥＴ２３の駆動タイミングとがずれるため、スイッチングロスが、バイポーラトランジスタ２１と、ＭＯＳＦＥＴ２３とに分散される。

具体的には、定電流回路３１は、ＭＯＳＦＥＴ２３の駆動状態がオン状態になってからバイポーラトランジスタ２１をオン状態にさせる。一方、ゲート制御回路３３は、バイポーラトランジスタ２１の駆動状態がオフ状態になる前にＭＯＳＦＥＴ２３をオフ状態にさせる。

以上の説明から、第１の実施形態においては、ＭＯＳＦＥＴ２３は、バイポーラトランジスタ２１と直列に接続され、バイポーラトランジスタ２１を介して、電源１１から供給される電力を、電流制限値以下に制限された状態で負荷１３に供給する。

具体的には、バイポーラトランジスタ２１は、一定のベース電流Ｉｂで駆動するものである。また、バイポーラトランジスタ２１のコレクタ電流Ｉｃは、ベース電流Ｉｂのｈｆｅ倍で制限されるものである。よって、バイポーラトランジスタ２１の出力電流は、ベース電流Ｉｂ×ｈｆｅで制限されることとなる。

また、半導体スイッチ回路１は、ＭＯＳＦＥＴ２３のスイッチングにより、オン状態と、オフ状態とが実現される。よって、半導体スイッチ回路１は、バイポーラトランジスタ２１に制限をかけた状態で、ＭＯＳＦＥＴ２３によりスイッチング動作が実現される。したがって、簡単な回路構成であっても、負荷電流Ｉを事前に抑制することができる。

また、半導体スイッチ回路１は、ゲート制御回路３３でＭＯＳＦＥＴ２３をスイッチングさせることにより、ＰＷＭ制御をしている場合であっても、負荷電流Ｉが、バイポーラトランジスタ２１により事前に抑制されることとなる。よって、半導体スイッチ回路１は、ＰＷＭ制御中、何らかの異常により過電流が生じたとしても、負荷電流Ｉの急峻な変動を事前に抑制することができる。

よって、通常であれば、突入電流又は制御遅れ分の過電流の発生を考慮したデバイスが必要であり、定常状態時にはオーバースペックになってしまうものの、上記構成により最適なスイッチングデバイスを選定することが可能となる。

したがって、半導体スイッチ回路１は、バイポーラトランジスタ２１に制限をかけた状態で、バイポーラトランジスタ２１に直列に接続されたＭＯＳＦＥＴ２３によりスイッチング動作が実現されるため、簡単な回路構成でありつつも、負荷電流Ｉの急峻な変動を事前に抑制することができる。

さらに、半導体スイッチ回路１は、先にＭＯＳＦＥＴ２３を立ち上げてからバイポーラトランジスタ２１を立ち上げ、先にＭＯＳＦＥＴ２３をオフ状態にしてからバイポーラトランジスタ２１をオフ状態にする。

よって、半導体スイッチ回路１は、バイポーラトランジスタ２１の動作と、ＭＯＳＦＥＴ２３の動作とに遅延差を生じさせることにより、スイッチングロスを、バイポーラトランジスタ２１と、ＭＯＳＦＥＴ２３とに分散させることができる。

したがって、半導体スイッチ回路１は、スイッチングロスを分散させることができるため、デバイス全体としての発熱を低減させることができる。

さらに、半導体スイッチ回路１は、バイポーラトランジスタ２１、定電流回路３１、ＭＯＳＦＥＴ２３、及びゲート制御回路３３が、ワンチップデバイスとして実装される。

よって、半導体スイッチ回路１は、ワンチップデバイスとして実装されることにより、装置構成を小型化することができ、実装スペースを縮小することができると共に、装置コストを削減することができる。

また、同一の半導体スイッチ回路１上に、バイポーラトランジスタ２１及びＭＯＳＦＥＴ２３を実装しているため、電源１１の電圧変動等が同一的に発生し、半導体スイッチング素子間の特性差が生じることもなく、また、生産ロット間のバラツキも発生しないため、動作誤差が生じ難く、高精度で安定した動作を得ることができる。

以上、第１の実施形態に係る半導体スイッチ回路１は、電源１１と、負荷１３との間に設けられたバイポーラトランジスタ２１と、バイポーラトランジスタ２１の出力電流を、電流制限値以下に制限する定電流回路３１と、バイポーラトランジスタ２１と、負荷１３との間に設けられ、バイポーラトランジスタ２１と直列に接続されたＭＯＳＦＥＴ２３と、ＭＯＳＦＥＴ２３の駆動を制御するゲート制御回路３３と、を備え、ＭＯＳＦＥＴ２３は、ゲート制御回路３３によりオン状態にさせられ、バイポーラトランジスタ２１が定電流回路３１によりオン状態にさせられている場合、バイポーラトランジスタ２１を介して、電源１１から供給される電力を、電流制限値以下に制限された状態で負荷１３に供給するものである。

換言すれば、第１の実施形態に係る半導体スイッチ回路１は、電源１１と、負荷１３との間に設けられた第１の半導体スイッチング素子と、第１の半導体スイッチング素子の出力電流を、予め設定された閾値以下に制限する出力制限部と、第１の半導体スイッチング素子と、負荷１３との間に設けられ、第１の半導体スイッチング素子と直列に接続された第２の半導体スイッチング素子と、第２の半導体スイッチング素子の駆動を制御するゲート制御回路３３と、を備え、第２の半導体スイッチング素子は、ゲート制御回路３３によりオン状態にさせられ、第１の半導体スイッチング素子が出力制限部によりオン状態にさせられている場合、第１の半導体スイッチング素子を介して、電源１１から供給される電力を、予め設定された閾値以下に制限された状態で負荷１３に供給するものである。

このような構成により、半導体スイッチ回路１は、バイポーラトランジスタ２１に制限をかけた状態で、バイポーラトランジスタ２１に直列に接続されたＭＯＳＦＥＴ２３によりスイッチング動作が実現されるため、簡単な回路構成でありつつも、負荷電流Ｉの急峻な変動を事前に抑制することができる。

また、第１の実施形態に係る半導体スイッチ回路１において、定電流回路３１は、ＭＯＳＦＥＴ２３の駆動状態がオン状態になってからバイポーラトランジスタ２１をオン状態にさせ、ゲート制御回路３３は、バイポーラトランジスタ２１の駆動状態がオフ状態になる前にＭＯＳＦＥＴ２３をオフ状態にさせるものである。

換言すれば、第１の実施形態に係る半導体スイッチ回路１において、出力制限部は、第２の半導体スイッチング素子の駆動状態がオン状態になってから第１の半導体スイッチング素子をオン状態にさせ、ゲート制御回路３３は、第１の半導体スイッチング素子の駆動状態がオフ状態になる前に第２の半導体スイッチング素子をオフ状態にさせるものである。

このような構成により、半導体スイッチ回路１は、スイッチングロスを分散させることができるため、デバイス全体としての発熱を低減させることができる。

また、第１の実施形態に係る半導体スイッチ回路１において、バイポーラトランジスタ２１、定電流回路３１、ＭＯＳＦＥＴ２３、及びゲート制御回路３３は、ワンチップデバイスとして実装されるものである。

換言すれば、第１の実施形態に係る半導体スイッチ回路１において、第１の半導体スイッチング素子、出力制限部、第２の半導体スイッチング素子、及びゲート制御回路３３は、ワンチップデバイスとして実装されるものである。

このような構成により、半導体スイッチ回路１は、ワンチップデバイスとして実装されることにより、装置構成を小型化することができ、実装スペースを縮小することができると共に、装置コストを削減することができる。

＜第２の実施形態＞
図６は、第２の実施形態に係る半導体スイッチ回路１の構成例を示す図である。第２の実施形態において、第１の実施形態と同様な構成については同一の符号を付し、その説明については省略する。

図６においては、図１を用いて説明したバイポーラトランジスタ２１の代わりに、ＩＧＢＴ２５が設けられ、図１を用いて説明した定電流回路３１の代わりに、定電圧回路３２が設けられている。

ＩＧＢＴ２５は、ＭＯＳＦＥＴ２３とは直列に接続され、電圧制御によりオン状態とオフ状態とが制御される。よって、定電圧回路３２がゲート駆動電圧をＩＧＢＴ２５に印加しなければ、ＩＧＢＴ２５の出力電流は、ＭＯＳＦＥＴ２３に流れない。これにより、負荷１３に供給する電力は、定電圧回路３２及びＩＧＢＴ２５により実施的に制限されることとなる。

また、図６に示す半導体スイッチ回路１は、電流制御を行う定電流回路３１の代わりに、電圧制御を行う定電圧回路３２が用いられているため、低コストで回路構成を実現することができる。

以上の説明から、第２の実施形態においては、電源１１と、ＭＯＳＦＥＴ２３との間に、ＩＧＢＴ２５が設けられ、ＩＧＢＴ２５と、ＭＯＳＦＥＴ２３とが直列に接続され、ＩＧＢＴ２５の駆動が定電圧回路３２により制御される。

よって、負荷１３側への出力制限機能が、定電圧回路３２で実現されるため、簡易な回路構成で実現することができる。

したがって、低コストであり、簡単な回路構成でありつつも、負荷電流Ｉの急峻な変動を事前に抑制することができる。

以上、第２の実施形態に係る半導体スイッチ回路１は、電源１１と、負荷１３との間に設けられたＩＧＢＴ２５と、ＩＧＢＴ２５の出力電流を、電圧制限値以下に制限する定電圧回路３２と、ＩＧＢＴ２５と、負荷１３との間に設けられ、ＩＧＢＴ２５と直列に接続されたＭＯＳＦＥＴ２３と、ＭＯＳＦＥＴ２３の駆動を制御するゲート制御回路３３と、を備え、ＭＯＳＦＥＴ２３は、ゲート制御回路３３によりオン状態にさせられ、ＩＧＢＴ２５が定電圧回路３２によりオン状態にさせられている場合、ＭＯＳＦＥＴ２３を介して、電源１１から供給される電力を、予め設定された閾値以下に制限された状態で負荷１３に供給するものである。

このような構成により、低コストであり、簡単な回路構成でありつつも、負荷電流Ｉの急峻な変動を事前に抑制することができる。

＜第３の実施形態＞
図７は、第３の実施形態に係る半導体スイッチ回路１の構成例を示す図である。第３の実施形態において、第１の実施形態及び第２の実施形態と同様な構成については同一の符号を付し、その説明については省略する。

図７においては、図１を用いて説明したバイポーラトランジスタ２１の代わりに、ＭＯＳＦＥＴ２４が設けられ、図１を用いて説明した定電流回路３１の代わりに、定電圧回路３２が設けられている。

ＭＯＳＦＥＴ２４は、ＭＯＳＦＥＴ２３とは直列に接続され、電圧制御によりオン状態とオフ状態とが制御される。よって、定電圧回路３２がゲート駆動電圧をＭＯＳＦＥＴ２４に印加しなければ、ＭＯＳＦＥＴ２４の出力電流は、ＭＯＳＦＥＴ２３に流れない。これにより、負荷１３に供給する電力は、定電圧回路３２及びＭＯＳＦＥＴ２４により実施的に制限されることとなる。

また、図７に示す半導体スイッチ回路１は、電流制御を行う定電流回路３１の代わりに、電圧制御を行う定電圧回路３２が用いられているため、低コストで回路構成を実現することができる。

さらに、図７に示す半導体スイッチ回路１は、半導体スイッチング素子が、ＭＯＳＦＥＴ２３と、ＭＯＳＦＥＴ２４とであるため、バイポーラトランジスタ２１及びＩＧＢＴ２５を用いた場合よりも動作周波数が速い。例えば、ＩＧＢＴ２５の動作周波数は、数ｋＨｚ〜２０ｋＨｚであり、ＭＯＳＦＥＴ２３及びＭＯＳＦＥＴ２４の動作周波数は、数１０ｋＨｚ〜３００ｋＨｚである。

以上の説明から、第３の実施形態においては、電源１１と、ＭＯＳＦＥＴ２３との間に、ＭＯＳＦＥＴ２４が設けられ、ＭＯＳＦＥＴ２４と、ＭＯＳＦＥＴ２３とが直列に接続され、ＭＯＳＦＥＴ２４の駆動が定電圧回路３２により制御されている。

よって、負荷１３側への出力制限機能が、定電圧回路３２で実現されるため、簡易な回路構成で実現することができる。さらに、半導体スイッチング素子がＭＯＳＦＥＴ２３及びＭＯＳＦＥＴ２４で実現されるため、半導体スイッチ回路１として、定常状態時にはさらに高速なスイッチング動作を実現することができる。

したがって、低コストであり、簡単な回路構成でありつつも、負荷電流Ｉの急峻な変動を事前に抑制することができると共に、定常状態時にはさらなる高速スイッチングを実現することができる。

なお、図７において、ＭＯＳＦＥＴ２３と、ＭＯＳＦＥＴ２４とは、異なる特性のＭＯＳ型電界効果トランジスタであってもよく、同一の特性のＭＯＳ型電界効果トランジスタであってもよい。

以上、第３の実施形態に係る半導体スイッチ回路１は、電源１１と、負荷１３との間に設けられたＭＯＳＦＥＴ２４と、ＭＯＳＦＥＴ２４の出力電流を、電圧制限値以下に制限する定電圧回路３２と、ＭＯＳＦＥＴ２４と、負荷１３との間に設けられ、ＭＯＳＦＥＴ２４と直列に接続されたＭＯＳＦＥＴ２３と、ＭＯＳＦＥＴ２３の駆動を制御するゲート制御回路３３と、を備え、ＭＯＳＦＥＴ２３は、ゲート制御回路３３によりオン状態にさせられ、ＭＯＳＦＥＴ２４が定電圧回路３２によりオン状態にさせられている場合、ＭＯＳＦＥＴ２４を介して、電源１１から供給される電力を、予め設定された閾値以下に制限された状態で負荷１３に供給するものである。

このような構成により、低コストであり、簡単な回路構成でありつつも、負荷電流Ｉの急峻な変動を事前に抑制することができると共に、定常状態時にはさらなる高速スイッチングを実現することができる。

以上、実施形態に基づき本発明を説明したが、本発明は上記実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で、変更を加えてもよい。

例えば、第１の実施形態〜第３の実施形態において１つの半導体スイッチ回路１により、負荷１３に電力を供給するようにしたが、これに限らず、複数の半導体スイッチ回路１を構成させるようにし、負荷１３に電力を供給するようにしてもよい。

加えて、第１の実施形態〜第３の実施形態では１つの負荷１３による一例を説明したが、これに限らず、複数の負荷１３に電力を供給してもよい。

また、第１の実施形態では定電流回路３１が半導体スイッチ回路１と同一パッケージ内に実装するものとして説明したが、これに限らず、定電流回路３１を外付回路として構成してもよい。

また、第２の実施形態及び第３の実施形態では定電圧回路３２が半導体スイッチ回路１と同一パッケージ内に実装するものとして説明したが、これに限らず、定電圧回路３２を外付回路として構成してもよい。

また、第１の実施形態〜第３の実施形態ではゲート制御回路３３が半導体スイッチ回路１と同一パッケージ内に実装するものとして説明したが、これに限らず、ゲート制御回路３３を外付回路として構成してもよい。

また、第１の実施形態〜第３の実施形態において説明したＭＯＳＦＥＴ２３、第３の実施形態において説明したＭＯＳＦＥＴ２４は、特に限定していないが、ワイドバンドギャップ半導体で構成されるものであってもよい。

また、第１の実施形態〜第３の実施形態において説明したＭＯＳＦＥＴ２３、第３の実施形態において説明したＭＯＳＦＥＴ２４は、それぞれＮチャネルの場合についての一例であるが、特に限定されるものではなく、それぞれＰチャネルの場合であってもよく、一方がＮチャネルであり、他方がＰチャネルの場合であってもよい。

また、第１の実施形態では負荷１３が車両用灯具であるものとして説明したが、これに限らず、負荷１３がモーター等であってもよい。

また、第１の実施形態では、ＭＯＳＦＥＴ２３の駆動タイミングと、バイポーラトランジスタ２１の駆動タイミングとを、第１制御信号生成部５５と、第２制御信号生成部５７との間に設けた遅延素子５９でずらす一例について説明したが、これに限らず、定電流回路３１の入力側に、遅延素子５９を設けることにより両者の駆動タイミングをずらしてもよい。

また、第１の実施形態では、ＭＯＳＦＥＴ２３の駆動タイミングと、バイポーラトランジスタ２１の駆動タイミングとを、遅延素子５９でずらす一例について説明したが、これに限らず、両者の駆動タイミングをずらすことができる構成であればよい。つまり、第２の半導体スイッチング素子の駆動タイミングと、第１の半導体スイッチング素子の駆動タイミングとに遅延差が生じるものであればよい。

１ ：半導体スイッチ回路
１１ ：電源
１３ ：負荷
２１ ：バイポーラトランジスタ
２３、２４ ：ＭＯＳＦＥＴ
２５ ：ＩＧＢＴ
３１ ：定電流回路
３２ ：定電圧回路
３３ ：ゲート制御回路
３５ ：制御部
５１ ：第１デューティー比設定部
５２ ：第２デューティー比設定部
５５ ：第１制御信号生成部
５７ ：第２制御信号生成部
５９ ：遅延素子

Claims (3)

1. 電源と、負荷との間に設けられた第１の半導体スイッチング素子と、
   前記第１の半導体スイッチング素子の出力電流を、予め設定された閾値以下に制限する出力制限部と、
   前記第１の半導体スイッチング素子と、前記負荷との間に設けられ、前記第１の半導体スイッチング素子と直列に接続された第２の半導体スイッチング素子と、
   前記第２の半導体スイッチング素子の駆動を制御するゲート制御回路と、
   を備え、
   前記第２の半導体スイッチング素子は、
   前記ゲート制御回路によりオン状態にさせられ、前記第１の半導体スイッチング素子が前記出力制限部によりオン状態にさせられている場合、前記第１の半導体スイッチング素子を介して、前記電源から供給される電力を、前記予め設定された閾値以下に制限された状態で前記負荷に供給する、ことを特徴とする半導体スイッチ回路。
2. 前記出力制限部は、前記第２の半導体スイッチング素子の駆動状態がオン状態になってから前記第１の半導体スイッチング素子をオン状態にさせ、
   前記ゲート制御回路は、前記第１の半導体スイッチング素子の駆動状態がオフ状態になる前に前記第２の半導体スイッチング素子をオフ状態にさせる、ことを特徴とする請求項１に記載の半導体スイッチ回路。
3. 前記第１の半導体スイッチング素子、前記出力制限部、前記第２の半導体スイッチング素子、及び前記ゲート制御回路は、ワンチップデバイスとして実装される、ことを特徴とする請求項１又は２に記載の半導体スイッチ回路。

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