JP3748876B2 - 半導体装置 - Google Patents

Description

本発明は、スイッチング電源などの電源装置に使用される半導体装置に関するものである。特に、電源装置の省電力化技術に関する。

図５は従来の半導体装置を示す図である（例えば特許文献１参照）。従来の半導体装置は、大きく分けてスイッチング素子１とスイッチング素子１を制御するための制御回路２から構成される。

スイッチング素子１は、パワーＭＯＳＦＥＴのような高耐圧パワー素子である。
制御回路２は、スイッチング素子１のＤＲＡＩＮ端子、ＧＡＴＥ端子、そしてＳＯＵＲＣＥ端子にそれぞれ接続される端子、制御回路２の基準電圧端子であるＢＰ端子、帰還信号入力端子であるＦＢ端子の計５つの端子からなる。スイッチング素子１のＤＲＡＩＮ端子とＢＰ端子の間にはレギュレータ３が接続され、ＢＰ端子には起動／停止回路４と定電流源５が接続されている。ＢＰ端子とＦＢ端子の間には定電流源５とＮ型ＭＯＳＦＥＴ６が接続されている。発振器１４からはＭＡＸ ＤＵＴＹ信号１５とＣＬＯＣＫ信号１６が出力されており、ＭＡＸ ＤＵＴＹ信号１５はＡＮＤ回路１７に、そしてＭＡＸ ＤＵＴＹ信号１５の反転信号はＯＲ回路１８に入力される。ＡＮＤ回路１９には発振器１４のＣＬＯＣＫ端子とＮ型ＭＯＳＦＥＴ６の高電圧端子が接続され、ＡＮＤ回路１９の出力信号はＲＳフリップフロップ回路２１のセット端子Ｓに入力される。ＯＲ回路１８のもう一つの入力には、ＡＮＤ回路２０の出力信号が入力される。ＡＮＤ回路２０の入力には過電流検出回路１２の出力信号と、スイッチング素子１のＧＡＴＥ信号がオン時ブランキングパルス発生器２２を介した信号が入力されている。ＯＲ回路１８の出力信号はＲＳフリップフロップ回路２１のリセット端子Ｒに入力される。ＡＮＤ回路１７には、起動／停止回路４の出力信号、ＲＳフリップフロップ回路２１の出力端子Ｑの信号、そして発振器１４のＭＡＸ ＤＵＴＹ信号１５の３つの信号が入力されている。ＡＮＤ回路１７の出力信号はスイッチング素子１のＧＡＴＥ端子に接続されている。

このように構成された半導体装置の動作を図６の動作波形を用いて説明する。図６中のＶＦＢは図５の制御回路２のＦＢ端子電圧を、ＩＤＲＡＩＮはスイッチング素子１のＤＲＡＩＮ端子とＳＯＵＲＣＥ端子間を流れるドレイン電流を示す。

制御回路２の基準電圧端子であるＢＰ端子は、動作中常に一定電圧となるように、レギュレータ３によりＤＲＡＩＮ端子から電流が供給される。ＢＰ端子電圧が起動／停止回路４で規定される起動電圧以上になると、起動／停止回路４の出力信号は“Ｈ（ハイ）”となり、スイッチング素子１は、発振器１４のＭＡＸ ＤＵＴＹ信号１５とＲＳフリップフロップ回路２１の出力端子Ｑの信号により制御される。逆にＢＰ端子電圧が起動／停止回路４で規定される停止電圧以下になると、起動／停止回路４の出力信号は常に“Ｌ（ロー）”となるため、スイッチング素子１の制御が停止状態となる。

制御回路２の動作状態において、スイッチング素子１を制御する制御回路２のＦＢ端子電圧が“Ｈ（ハイ）”信号のとき、ＡＮＤ回路１９の出力は発振器１４のＣＬＯＣＫ信号１６となるため、スイッチング素子１はＭＡＸ ＤＵＴＹ信号１５とＣＬＯＣＫ信号１６が入力されるＡＮＤ回路１７の出力信号により制御される（図６のＡ領域）。このとき、スイッチング素子１のＤＲＡＩＮ端子とＳＯＵＲＣＥ端子の間に流れるドレイン電流ＩＤＲＡＩＮのピーク（過電流検出レベル）は過電流検出回路１２により、常に一定となる。そして、スイッチング素子１を制御する制御回路２のＦＢ端子電圧が“Ｌ（ロー）”信号のとき、ＡＮＤ回路１９の出力は常に“Ｌ（ロー）”となり、スイッチング素子１は常にオフ状態となる（図６のＢ領域）。即ち、従来の半導体装置をスイッチング電源に使用する場合、ＦＢ端子に出力負荷状態を反映した帰還信号を入力させることで、出力側への電力供給を線形的なスイッチング素子１のスイッチング回数調整により、実施する（間欠制御となる）。そのため、スイッチング電源として高効率化、即ち省エネ化を図ることが出来る。
米国特許第６２９７６２３号の明細書

しかし、従来の半導体装置を使用してスイッチング電源の高出力化を実施した場合、以下の課題が発生する。
（１）出力電圧に合わせ線形的にスイッチング素子１を間欠制御するため、スイッチング動作時に間欠動作周波数が可聴領域に入るため、スイッチング電源に使用されるトランスやコイルからの音鳴りが発生する。特にスイッチング電源の出力特性において、高出力化が必要な場合、過電流検出回路で決まるＩＤＲＡＩＮのピーク電流値（過電流検出レベル）を大きくする必要があるため、この音鳴りも大きくなる。従来の半導体装置でスイッチング電源の高出力化を図った場合、トランスやコイルからの音鳴りが発生し、高出力スイッチング電源への使用の支障となる。
（２）従来の半導体装置を使用してスイッチング電源を高出力化する場合、上記（１）にも記したように、過電流検出レベルを大きくする必要があるため、出力負荷状態が軽負荷状態や無負荷状態では、高出力化と共にターンオフ時のスイッチングロスが大きくなる。そのため、高効率化の支障となる。

本発明は、上記課題に鑑みてなされたものであり、高出力・高効率のスイッチング電源を提供するものである。

上記課題を解決するため、本発明の半導体装置は、高電位側端子と低電位側端子と制御端子を備えるスイッチング素子と、前記高電位側端子とレギュレータを介して接続された基準電圧端子と帰還信号入力端子を有し、且つ前記スイッチング素子の高電位側端子と低電位側端子と制御端子に接続され前記スイッチング素子のオンオフの繰り返しであるスイッチング動作を制御する制御回路を備える半導体装置であって、前記制御回路が、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および第２のＰ型スイッチ素子の制御端子に、低電位側端子が前記帰還信号入力端子と自身の制御端子に接続された第１のＰ型スイッチ素子と、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および前記第１のＰ型スイッチ素子の制御端子に、低電位側端子が第１のＮ型スイッチ素子の高電位側端子に接続された第２のＰ型スイッチ素子とで構成される第１のカレントミラー回路と、高電位側端子が前記第２のＰ型スイッチ素子の低電位側端子に、制御端子が前記第２のＰ型スイッチ素子の低電位側端子および第２のＮ型スイッチ素子の制御端子に接続され、低電位側端子が接地された第１のＮ型スイッチ素子と、高電位側端子が抵抗を介して前記基準電圧端子に、制御端子が前記第１のＮ型スイッチ素子の高電位側端子および制御端子に、低電位側端子が接地された第２のＮ型スイッチ素子とで構成される第２のカレントミラー回路と、前記第２のカレントミラー回路と、電流源が抵抗を介して接地され前記電流源と前記抵抗の接続点に制御端子が接続され低電位端子が接地され高電位端子と前記制御端子がダイオード接続されたＮｃｈトランジスタとからなるクランプ回路を含んでなり、前記第２のカレントミラー回路における前記第２のＮ型スイッチ素子の高電位側端子がさらにクランプ回路と、間欠発振制御回路の入力端子と、過電流検出回路の第１のコンパレータの検出端子に接続された構成である過電流検出レベル調整回路と、前記スイッチング素子の高電位側端子に前記第１のコンパレータの検出端子が接続された過電流検出回路と、前記第２のＮ型スイッチ素子の高電位側端子が接続された検出端子と、前記検出端子の信号により、前記検出端子により基準電圧が間欠発振検出上限電圧と間欠発振検出下限電圧に切り替わる基準端子を有する第２のコンパレータからなり、前記検出端子の信号が前記間欠発振検出下限電圧よりも小さくなったときに前記スイッチング素子のスイッチング動作を停止させ、前記検出端子の信号が前記間欠発振検出上限電圧より大きくなったときに前記スイッチング素子のスイッチング動作を再開させる間欠発振制御回路とを具備することを特徴とする。

また、上記課題を解決するため、本発明の半導体装置は、高電位側端子と低電位側端子と制御端子を備える第１のスイッチング素子と、前記第１のスイッチング素子と並列に接続され、高電位側端子が前記第１のスイッチング素子の高電位側端子に、低電位側端子が前記第１のスイッチング素子の低電位側端子に、制御端子が前記第１のスイッチング素子の制御端子に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子各々の高電位側端子とレギュレータを介して接続された基準電圧端子と帰還信号入力端子を有し、且つ前記スイッチング素子の高電位側端子と低電位側端子と制御端子に接続され前記スイッチング素子のオンオフの繰り返しであるスイッチング動作を制御する制御回路を備える半導体装置であって、前記制御回路が、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および第２のＰ型スイッチ素子の制御端子に、低電位側端子が前記帰還信号入力端子と自身の制御端子に接続された第１のＰ型スイッチ素子と、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および前記第１のＰ型スイッチ素子の制御端子に、低電位側端子が第１のＮ型スイッチ素子の高電位側端子に接続された第２のＰ型スイッチ素子とで構成される第１のカレントミラー回路と、高電位側端子が前記第２のＰ型スイッチ素子の低電位側端子に、制御端子が前記第２のＰ型スイッチ素子の低電位側端子および第２のＮ型スイッチ素子の制御端子に接続され、低電位側端子が接地された第１のＮ型スイッチ素子と、高電位側端子が抵抗を介して前記基準電圧端子に、制御端子が前記第１のＮ型スイッチ素子の高電位側端子および制御端子に、低電位側端子が接地された第２のＮ型スイッチ素子とで構成される第２のカレントミラー回路と、前記第２のカレントミラー回路と、電流源が抵抗を介して接地され前記電流源と前記抵抗の接続点に制御端子が接続され低電位端子が接地され高電位端子と前記制御端子がダイオード接続されたＮｃｈトランジスタとからなるクランプ回路を含んでなり、前記第２のカレントミラー回路における前記第２のＮ型スイッチ素子の高電位側端子がさらにクランプ回路と、間欠発振制御回路の入力端子と、過電流検出回路の第１のコンパレータの検出端子に接続された構成である過電流検出レベル調整回路と、前記スイッチング素子の高電位側端子に前記第１のコンパレータの検出端子が接続された過電流検出回路と、前記第２のＮ型スイッチ素子の高電位側端子が接続された検出端子と、前記検出端子の信号により、前記検出端子により基準電圧が間欠発振検出上限電圧と間欠発振検出下限電圧に切り替わる基準端子を有する第２のコンパレータからなり、前記検出端子の信号が前記間欠発振検出下限電圧よりも小さくなったときに前記スイッチング素子のスイッチング動作を停止させ、前記検出端子の信号が前記間欠発振検出上限電圧より大きくなったときに前記スイッチング素子のスイッチング動作を再開させる間欠発振制御回路とを具備することを特徴とする。

上記の半導体装置において、過熱保護機能を有することが好ましい。
また、上記スイッチング素子及び制御回路を同一半導体基板上に集積化し、４つ以上の端子を有したパッケージに組み込んでいることが好ましい。

本発明によれば、高出力スイッチング電源として使用する場合、従来と比較して、コイルやトランスからの音鳴りが大幅に抑制できると共に、消費電力を大幅に低減化した高効率スイッチング電源を実現できる。

また、制御回路とスイッチング素子を同一半導体基板上に集積化することにより、より小型・低価格の電源を実現できる。

以下、本発明の実施の形態について説明する。
（第１の実施形態）
図１は本発明の第１の実施形態における半導体装置の構成図である。

図１の半導体装置は、図５に示した従来例と比較し、カレントミラー回路９、過電流検出レベル調整回路１０、クランプ回路１１、過電流検出回路１２、及び間欠発振制御回路１３が追加されている点が異なる。

このように構成された半導体装置の動作を図２に示した動作波形を用いて説明する。図２中のＩＦＢは図１の制御回路２のＦＢ端子電流を、ＶＦＢＬは図１中の間欠発振制御回路１３の出力信号を、Ｖｐは間欠発振制御回路１３の＋端子に接続された端子電圧を、ＩＤＲＡＩＮはスイッチング素子１のＤＲＡＩＮ端子とＳＯＵＲＣＥ端子間を流れるドレイン電流をそれぞれ示す。

制御回路２の基準電圧端子であるＢＰ端子は、動作中常に一定電圧となるように、レギュレータ３によりＤＲＡＩＮ端子から電流が供給される。ＢＰ端子電圧が起動／停止回路４で規定される起動電圧以上になると、起動／停止回路４の出力信号は“Ｈ（ハイ）”となり、スイッチング素子１は、発振器１４のＭＡＸ ＤＵＴＹ信号１５とＲＳフリップフロップ回路２１の出力端子Ｑの信号により制御される。逆にＢＰ端子電圧が起動／停止回路４で規定される停止電圧以下になると、起動／停止回路４の出力信号は常に“Ｌ（ロー）”となるため、スイッチング素子１の制御が停止状態となる。

制御回路２の動作状態において、ＢＰ端子からＰ型ＭＯＳＦＥＴ７を介してＦＢ端子に電流ＩＦＢが流れ増加すると、カレントミラー回路９により、Ｐ型ＭＯＳＦＥＴ８のドレイン−ソース間に流れる電流も増加する。Ｐ型ＭＯＳＦＥＴ８には過電流検出レベル調整回路の２つのＮ型ＭＯＳＦＥＴで構成されたカレントミラー回路が接続されているため、ＩＦＢ電流が増加することに合わせてＶｐの電圧は図２に示すように、ＩＦＢ電流の増加に伴ってＶｐ端子電圧は低下、ＩＦＢ電流の減少に伴いＶｐ端子電圧が増加するように変化する。Ｖｐ端子電圧の増減は過電流検出回路１２の基準端子電圧であるため、スイッチング素子１のＤＲＡＩＮ端子からＳＯＵＲＣＥ端子に流れるＩＤＲＡＩＮ電流のピーク値はこのＶｐ端子電圧変化と同じように変化するＰＷＭ制御となる。ここで、Ｖｐ端子電圧はクランプ回路１１により規定された電圧以上にはならないように設定されている。

次に、ＩＦＢ電流の増加に伴い、Ｖｐ端子電圧が間欠発振制御回路１３の基準電圧Ｖｐ１以下まで低下すると、ＶＦＢＬの信号が“Ｈ（ハイ）”から“Ｌ（ロー）”となり、同時に間欠発振制御回路１３の基準電圧もＶｐ１からＶｐ２に切り替わる。このＶＦＢＬが“Ｌ（ロー）”になると、その期間中はスイッチング素子１のオンオフ制御が停止するため、ＩＤＲＡＩＮは間欠発振制御となる。そして、ＩＦＢ電流が減少するとＶｐ端子電圧は増加し、間欠発振制御回路１３の基準電圧Ｖｐ２以上になると間欠発振制御回路１３の出力信号は“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わり、再びスイッチング素子１は制御回路２によりオンオフ制御を始める。

本実施形態の半導体装置を使用してスイッチング電源の高出力化を実施した場合、出力負荷状態を示す信号をＦＢ端子から流れ出す電流として反映させることで、出力負荷状態が重負荷状態から軽負荷状態になるにつれ、図２中の電圧Ｖｐが変化し、スイッチング素子１の発振周波数は一定で、ＩＤＲＡＩＮの電流ピーク値を変化させることによるＰＷＭ制御となるため、可聴領域に入らない。このため、コイルやトランスの音鳴りを防ぐことが出来、且つ出力負荷状態が軽負荷状態におけるターンオフ時のスイッチングロスを低減できる。そして、更に出力負荷が軽負荷状態から無負荷状態になると、電圧ＶｐがＶｐ１以下となると、スイッチング素子１は間欠発振制御となるため、更にスイッチングロスが低減されるために電源の高効率化が実現できる。このとき、ＩＤＲＡＩＮのピーク値自体を低くできるため、間欠発振制御中のコイルやトランスからの音鳴りを低く抑えることが可能となる。
（第２の実施形態）
図３は本発明の第２の実施形態における半導体装置の構成図であり、図１で示した第１の実施形態の半導体装置に過熱保護回路２４が追加されている以外、回路構成および動作とも全く同じである。

過熱保護回路２４は、スイッチング素子１のオンオフ制御によるスイッチング素子１と制御回路２からなる半導体装置２３の発熱から半導体装置２３を保護するための回路である。過熱保護回路２４による保護の例としては、例えばラッチモード（規定以上の温度となると、解除手段により解除するまでスイッチング素子１のオンオフ制御を完全に停止させるモード）や、自己復帰モード（規定上の温度となると、スイッチング素子１のオンオフ制御を停止させ、温度が規定された温度以下まで低下すると自動的にスイッチング素子１のオンオフ制御を再開させるモード）等がある。これにより、半導体装置２３を保護する。
（第３の実施形態）
図４は本発明の第３の実施形態における半導体装置の構成図である。図４で示す本発明の第３の実施形態における半導体装置は、過電流検出方式に関し、図１の第１の実施形態における半導体装置ではスイッチング素子１のオン電圧を検出する方式に対し、スイッチング素子１と有る一定の電流比を有し、且つスイッチング素子１に並列接続されたセンスＭＯＳＦＥＴ２５とセンスＭＯＳＦＥＴ２５のソース端子に直列接続されたセンス抵抗２６を用い、センス抵抗２６両端電圧を検出している方式である点が異なる以外は、本発明の第１の実施形態と動作は同じである。
また、本発明の第３の実施形態に、前述の本発明の第２の実施形態に示すような過熱保護回路２４が追加することにより、半導体装置２３の発熱から半導体装置２３を保護する機能を追加することも可能である。

以上のように、本発明の第１〜３の各実施形態の半導体装置をスイッチング電源として使用した場合、出力負荷の状態に合わせて、（ｉ）重負荷状態から軽負荷状態においてはＰＷＭ制御で、（ｉｉ）軽負荷状態から無負荷状態においては間欠発振制御で動作させ、スイッチング電源の高効率化、即ち省エネ化を図ることが出来る。

また、本発明の第１〜３の各実施形態の半導体装置の高出力スイッチング電源への使用においても、スイッチング素子１のオンオフ制御がＰＷＭ制御状態においては周波数一定であるため可聴領域には入らない、そして、スイッチング素子１のオンオフ制御が間欠発振制御状態においてはＩＤＲＡＩＮピーク値が低く抑えられるため、コイルやトランスからの音鳴りを低く抑えることが出来る。

本発明の半導体装置は、高出力スイッチング電源として使用する場合、従来と比較して、コイルやトランスからの音鳴りが大幅に抑制できると共に、消費電力を大幅に低減化した高効率スイッチング電源を実現できるとともに、制御回路とスイッチング素子を同一半導体基板上に集積化することにより、より小型・低価格の電源を実現できるもので、スイッチング電源などの電源装置に使用される半導体装置に適用できる。

本発明の第１の実施形態における半導体装置の構成図 本発明の第１の実施形態における半導体装置の動作を示す図 本発明の第２の実施形態における半導体装置の構成図 本発明の第３の実施形態における半導体装置の構成図 従来の技術における半導体装置の構成図 従来の技術における半導体装置の動作を示す図

符号の説明

１ スイッチング素子
２ 制御回路
３ レギュレータ
４ 起動・停止回路
５ 定電流源
６ Ｎ型ＭＯＳＦＥＴ
７ Ｐ型ＭＯＳＦＥＴ
８ Ｐ型ＭＯＳＦＥＴ
９ カレントミラー回路
１０ 過電流検出レベル調整回路
１１ クランプ回路
１２ 過電流検出回路
１３ 間欠発振制御回路
１４ 発振器
１５ ＭＡＸ ＤＵＴＹ信号
１６ ＣＬＯＣＫ信号
１７ ＡＮＤ回路
１８ ＯＲ回路
１９ ＡＮＤ回路
２０ ＡＮＤ回路
２１ ＲＳフリップフロップ回路
２２ オン時ブランキングパルス発生器
２３ 制御回路とスイッチング素子からなる半導体装置
２４ 過熱保護回路
２５ センスＭＯＳＦＥＴ
２６ センス抵抗

Claims (4)

1. 高電位側端子と低電位側端子と制御端子を備えるスイッチング素子と、前記高電位側端子とレギュレータを介して接続された基準電圧端子と帰還信号入力端子を有し、且つ前記スイッチング素子の高電位側端子と低電位側端子と制御端子に接続され前記スイッチング素子のオンオフの繰り返しであるスイッチング動作を制御する制御回路を備える半導体装置であって、
   前記制御回路が、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および第２のＰ型スイッチ素子の制御端子に、低電位側端子が前記帰還信号入力端子と自身の制御端子に接続された第１のＰ型スイッチ素子と、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および前記第１のＰ型スイッチ素子の制御端子に、低電位側端子が第１のＮ型スイッチ素子の高電位側端子に接続された第２のＰ型スイッチ素子とで構成される第１のカレントミラー回路と、
   高電位側端子が前記第２のＰ型スイッチ素子の低電位側端子に、制御端子が前記第２のＰ型スイッチ素子の低電位側端子および第２のＮ型スイッチ素子の制御端子に接続され、低電位側端子が接地された第１のＮ型スイッチ素子と、高電位側端子が抵抗を介して前記基準電圧端子に、制御端子が前記第１のＮ型スイッチ素子の高電位側端子および制御端子に、低電位側端子が接地された第２のＮ型スイッチ素子とで構成される第２のカレントミラー回路と、
   前記第２のカレントミラー回路と、電流源が抵抗を介して接地され前記電流源と前記抵抗の接続点に制御端子が接続され低電位端子が接地され高電位端子と前記制御端子がダイオード接続されたＮｃｈトランジスタとからなるクランプ回路を含んでなり、前記第２のカレントミラー回路における前記第２のＮ型スイッチ素子の高電位側端子がさらにクランプ回路と、間欠発振制御回路の入力端子と、過電流検出回路の第１のコンパレータの検出端子に接続された構成である過電流検出レベル調整回路と、
   前記スイッチング素子の高電位側端子に前記第１のコンパレータの検出端子が接続された過電流検出回路と、
   前記第２のＮ型スイッチ素子の高電位側端子が接続された検出端子と、前記検出端子の信号により、前記検出端子により基準電圧が間欠発振検出上限電圧と間欠発振検出下限電圧に切り替わる基準端子を有する第２のコンパレータからなり、前記検出端子の信号が前記間欠発振検出下限電圧よりも小さくなったときに前記スイッチング素子のスイッチング動作を停止させ、前記検出端子の信号が前記間欠発振検出上限電圧より大きくなったときに前記スイッチング素子のスイッチング動作を再開させる間欠発振制御回路とを具備することを特徴とする半導体装置。
2. 高電位側端子と低電位側端子と制御端子を備える第１のスイッチング素子と、前記第１のスイッチング素子と並列に接続され、高電位側端子が前記第１のスイッチング素子の高電位側端子に、低電位側端子が前記第１のスイッチング素子の低電位側端子に、制御端子が前記第１のスイッチング素子の制御端子に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子各々の高電位側端子とレギュレータを介して接続された基準電圧端子と帰還信号入力端子を有し、且つ前記スイッチング素子の高電位側端子と低電位側端子と制御端子に接続され前記スイッチング素子のオンオフの繰り返しであるスイッチング動作を制御する制御回路を備える半導体装置であって、
   前記制御回路が、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および第２のＰ型スイッチ素子の制御端子に、低電位側端子が前記帰還信号入力端子と自身の制御端子に接続された第１のＰ型スイッチ素子と、高電位側端子が前記基準電圧端子に、制御端子が前記帰還信号入力端子および前記第１のＰ型スイッチ素子の制御端子に、低電位側端子が第１のＮ型スイッチ素子の高電位側端子に接続された第２のＰ型スイッチ素子とで構成される第１のカレントミラー回路と、
   高電位側端子が前記第２のＰ型スイッチ素子の低電位側端子に、制御端子が前記第２のＰ型スイッチ素子の低電位側端子および第２のＮ型スイッチ素子の制御端子に接続され、低電位側端子が接地された第１のＮ型スイッチ素子と、高電位側端子が抵抗を介して前記基準電圧端子に、制御端子が前記第１のＮ型スイッチ素子の高電位側端子および制御端子に、低電位側端子が接地された第２のＮ型スイッチ素子とで構成される第２のカレントミラー回路と、
   前記第２のカレントミラー回路と、電流源が抵抗を介して接地され前記電流源と前記抵抗の接続点に制御端子が接続され低電位端子が接地され高電位端子と前記制御端子がダイオード接続されたＮｃｈトランジスタとからなるクランプ回路を含んでなり、前記第２のカレントミラー回路における前記第２のＮ型スイッチ素子の高電位側端子がさらにクランプ回路と、間欠発振制御回路の入力端子と、過電流検出回路の第１のコンパレータの検出端子に接続された構成である過電流検出レベル調整回路と、
   前記スイッチング素子の高電位側端子に前記第１のコンパレータの検出端子が接続された過電流検出回路と、
   前記第２のＮ型スイッチ素子の高電位側端子が接続された検出端子と、前記検出端子の信号により、前記検出端子により基準電圧が間欠発振検出上限電圧と間欠発振検出下限電圧に切り替わる基準端子を有する第２のコンパレータからなり、前記検出端子の信号が前記間欠発振検出下限電圧よりも小さくなったときに前記スイッチング素子のスイッチング動作を停止させ、前記検出端子の信号が前記間欠発振検出上限電圧より大きくなったときに前記スイッチング素子のスイッチング動作を再開させる間欠発振制御回路とを具備することを特徴とする半導体装置。
3. 過熱保護機能を有する請求項１または請求項２記載の半導体装置。
4. スイッチング素子及び制御回路を同一半導体基板上に集積化し、４つ以上の端子を有したパッケージに組み込んだ請求項１または請求項２または請求項３記載の半導体装置。

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