JP2000173287A - レベル変換回路及び不揮発性メモリのロウデコーダ - Google Patents

Abstract

(57)【要約】 【課題】 出力電圧を高速で切り換えることができると
共に、消費電力の低減を図れるようにしたレベル変換回
路及びこのようなレベル変換回路を用いた不揮発性メモ
リのロウデコーダを提供する。 【解決手段】 電圧切換用のチャージポンプ回路１１
と、チャージポンプ回路１１に対してクロックを供給す
る可変周期発振器１２と、チャージポンプ回路１１の出
力電圧を切り換えるための制御信号を発生する切換制御
回路と、可変周期発振器からのクロックの周期を切り換
えるための単パルス信号を発生する単パルス発生回路１
４とを設け、内部高電圧Ｖppが出力されるように切り換
える際に、切り換え時から所定時間では、周期の短いク
ロックを可変周期発振器１２からチャージポンプ回路１
１に与え、所定時間経過したら、周期の長いクロック
を、可変周期発振器１２からチャージポンプ回路１１に
与えるようにする。これにより、出力電圧を高速で切り
換えることができると共に、消費電力の低減が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、ＮＡＮ
Ｄ型の構成の不揮発性メモリのロウデコーダ及びＮＡＮ
Ｄ型の構成の不揮発性メモリにおいてワード線電圧を供
給するのに用いて好適なレベル変換回路に関する。

【０００２】

【従来の技術】複数のメモリセルトランジスタが直列接
続されたＮＡＮＤストリングからなるフラッシュメモリ
が知られている。このようなＮＡＮＤ型のフラッシュメ
モリでは、書き込み時に、２０Ｖ程度の電圧をワード線
に印加する必要がある。このため、このようなフラッシ
ュメモリのメインロウデコーダには、電源電圧Ｖccを２
０Ｖ程度の内部高電圧Ｖppに変換するレベル変換回路が
設けられている。

【０００３】このようなレベル変換回路としては、図９
に示すように、ＣＭＯＳのフリップフロップの構成のも
のを用いることが考えられる。

【０００４】図９において、内部高電圧Ｖppと接地間
に、ＰＭＯＳトランジスタＰＴ５１及びＮＭＯＳトラン
ジスタＮＴ５１とが直列接続される。また、内部高電圧
Ｖppと接地間に、ＰＭＯＳトランジスタＰＴ５２及びＮ
ＭＯＳトランジスタＮＴ５２が直列接続される。ＰＭＯ
ＳトランジスタＰＴ５１のゲートが、ＰＭＯＳトランジ
スタＰＴ５２とＮＭＯＳトランジスタＮＴ５２との接続
点に接続される。ＰＭＯＳトランジスタＰＴ５２のゲー
トが、ＰＭＯＳトランジスタＰＴ５１とＮＭＯＳトラン
ジスタＮＴ５１との接続点に接続される。ＮＭＯＳトラ
ンジスタＮＴ５１のゲートが電圧Ｖinの入力端子に接続
される。ＮＭＯＳトランジスタＮＴ５２のゲートが、イ
ンバータＩＮＶ５１を介して、電圧Ｖinの入力端子に接
続される。ＰＭＯＳトランジスタＰＴ５２とＮＭＯＳト
ランジスタＮＴ５２との接続点から、出力電圧Ｖout の
端子が導出される。

【０００５】図９に示すようなフリップフロップの構成
のレベル変換回路では、入力電圧Ｖinとして、電源電圧
Ｖccの入力電圧が与えられる。この入力電圧Ｖinは、Ｎ
ＭＯＳトランジスタＮＴ５１のゲートに供給されると共
に、インバータＩＮＶ５１で反転され、ＮＭＯＳトラン
ジスタＮＴ５２のゲートに供給される。

【０００６】ＮＭＯＳトランジスタＮＴ５１のゲート
に、電源電圧Ｖccの入力電圧Ｖinが与えられると、ＮＭ
ＯＳトランジスタＮＴ５１がオン状態となり、ＮＭＯＳ
トランジスタＮＴ５２がオフ状態となる。ＮＭＯＳトラ
ンジスタＮＴ５１がオン状態となると、ノードＮＤ１が
ローレベルとなる。ノードＮＤ１がローレベルとなる
と、ＰＭＯＳトランジスタＰＴ５２はオン状態となる。
ＰＭＯＳトランジスタＰＴ５２はオン状態で、ＮＭＯＳ
トランジスタＮＴ５２がオフ状態であるから、ＰＭＯＳ
トランジスタＰＴ５１はオフ状態となる。その結果、出
力ノードＮＤ２は、高電圧Ｖppに引き上げられる。すな
わち、Ｖccレベルの入力電圧Ｖinが２０Ｖ程度の高電圧
に変換され、Ｖout として出力される。

【０００７】これに対して、入力電圧Ｖinに０Ｖが入力
されると、ＮＭＯＳトランジスタＮＴ５１がオフ状態と
なり、ＮＭＯＳトランジスタＮＴ５２がオン状態とな
る。これにより、出力ノードＮＤ２は接地レベルに引き
込まれる。すなわち、０Ｖの入力電圧Ｖinが接地レベル
のままで、出力電圧Ｖout として出力される。

【０００８】ところで、上述のレベル変換回路では、Ｃ
ＭＯＳ構成としなければならない。そして、出力電圧が
２０Ｖ程度必要なため、高耐圧の構成とする必要があ
る。このような高耐圧の構成のＣＭＯＳ回路を実現する
ようにすると、プロセス工程数とマスク枚数が増加し、
コストアップになる。このため、ＮＡＮＤ型の構成のフ
ラッシュメモリのメインロウデコーダでは、ＮＭＯＳ構
成で実現できる、チャージポンプ型のレベル変換回路を
用いることが提案されている。

【０００９】

【発明が解決しようとする課題】チャージポンプ型のレ
ベル変換回路では、入力電圧をキャパシタに蓄え、クロ
ックによりポンピング動作を行なって昇圧している。こ
のため、選択ワード線電圧を所望の内部高電圧Ｖppに素
早く変換するためには、周期の短いクロックをチャージ
ポンプ型の昇圧回路に与えた方が有利である。ところ
が、クロックの周期を短くするほど、クロック発振器を
高速で動作させなければならず、消費電力は増大してく
る。このように、チャージポンプ型のレベル変換回路を
用いた場合、昇圧動作を速くしようとすると、消費電圧
が増大し、消費電力を小さくしようとすると、動作速度
が遅くなるという相反する問題がある。

【００１０】したがって、この発明の目的は、出力電圧
を高速で切り換えることができると共に、消費電力の低
減を図れるようにしたレベル変換回路及びこのようなレ
ベル変換回路を用いた不揮発性メモリのロウデコーダを
提供することにある。

【００１１】

【課題を解決するための手段】請求項１の発明は、第１
の電源電圧の入力信号を第１の電源電圧よりも高い第２
の電源電圧に昇圧して出力するチャージポンプ手段と、
周期の短い第１のクロックと、第１のクロックよりも周
期の長い第２のクロックを形成し、周期の短い第１のク
ロック又は周期の長い第２のクロックを選択的にチャー
ジポンプ手段に与えるクロック発生手段と、チャージポ
ンプ手段から第２の電源電圧が出力されるように切り換
える際に、切り換え時から所定時間では、周期の短い第
１のクロックをクロック発生手段からチャージポンプ手
段に与え、所定時間経過したら、周期の長い第２のクロ
ックをクロック発生手段からチャージポンプ手段に与え
るように制御する制御手段とを備えるようにしたレベル
変換回路である。

【００１２】請求項２の発明は、複数のメモリセルトラ
ンジスタが直列接続されたＮＡＮＤストリングからな
り、複数のＮＡＮＤストリングのうち互いに対応するメ
モリセルトランジスタのゲートに共通のワード線を接続
してブロックを構成し、ブロックをメモリセルアレイ上
に複数配列するようにした不揮発性メモリのロウデコー
ダであって、メモリセルアレイ上に配列される複数のブ
ロックの中から所望のブロックを選択するブロック選択
手段と、ブロック選択手段の出力電圧のレベルを変換す
るレベル変換手段とを備え、レベル変換手段は、第１の
電源電圧の入力信号を入力し、第１の電源電圧の入力信
号を第１の電源電圧よりも高い第２の電源電圧に昇圧し
て出力するチャージポンプ手段と、周期の短い第１のク
ロックと、第１のクロックよりも周期の長い第２のクロ
ックを形成し、周期の短い第１のクロックと周期の長い
第２のクロックとを選択的にチャージポンプ手段に与え
るクロック発生手段と、チャージポンプ手段から第２の
電源電圧が出力されるように切り換える際に、切り換え
時から所定時間では、周期の短い第１のクロックをクロ
ック発生手段からチャージポンプ手段に与え、所定時間
経過したら、周期の長い第２のクロックをクロック発生
手段からチャージポンプ手段に与えるように制御する制
御手段とを備えるようにした不揮発性メモリのロウデコ
ーダである。

【００１３】チャージポンプ回路から内部高電圧Ｖppが
出力されるように切り換える際に、切り換え時から所定
時間では、周期の短いクロックがクロック発生回路から
チャージポンプ回路に与えられる。周期の短いクロック
を用いることで、チャージポンプ回路は高速で動作し、
所望の内部高電圧Ｖppに素早く切り換えられる。

【００１４】そして、切り換え時から所定時間経過した
ら、周期の長いクロックがクロック発生回路からチャー
ジポンプ回路に与えられる。チャージポンプ回路では、
所定の電圧を維持する間では、高速のクロックは不要で
ある。このように、切り換え時から所定時間経過した
ら、周期の長いクロックをクロック発生回路からチャー
ジポンプ回路に与えるようにすることで、消費電力の低
減が図れる。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明が適用
できるＮＡＮＤ型のフラッシュメモリのメインロウデコ
ーダの一例を示すものである。図１において、ＮＡＮＤ
ゲートＧ１は、メモリセルアレイ上に配列される複数の
ブロックの中から、所望のブロックを選択するものであ
る。選択されたブロックでは、ＮＡＮＤゲートＧ１への
入力信号Ｘ１、Ｘ２、Ｘ３は、全てハイレベルに設定さ
れる。

【００１６】ＮＡＮＤゲートＧ１の出力がレベルシフト
回路２に供給される。レベルシフト回路２は、後に詳述
するように、チャージポンプ型の構成とされており、内
部高電圧Ｖppに切り換える際には、周期の短いクロック
で動作し、所定時間経過したら、周期の長いクロックで
動作するようにされている。このように、電圧の切り換
え時には、周期の短いクロックで動作させ、所定時間経
過したら、周期の長いクロックで動作させることによ
り、高速で切り換えが行なえると共に、消費電力の低減
が図れる。レベルシフト回路２により、電源電圧Ｖccの
レベルの入力電圧が内部高電圧Ｖppのレベルに変換され
る。レベルシフト回路２の出力がトランスファゲートを
構成するＮＭＯＳトランジスタＴＧ０〜ＴＧ１５のゲー
トに供給される。

【００１７】サブロウデコーダ３は、複数のワード線の
中から、ワード線電圧を供給すべき所望のワード線を選
択するものである。サブロウデコーダ３からは、ワード
線ＷＬ０〜ＷＬ１５に対する制御信号が出力される。こ
のサブロウデコーダ３の出力がＮＭＯＳトランジスタＴ
Ｇ０〜ＴＧ１５のドレインに供給される。

【００１８】ＮＭＯＳトランジスタＴＧ０〜ＴＧ１５の
ソースは、ワード線ＷＬ０〜ＷＬ１５に夫々接続され
る。ワード線ＷＬ０〜ＷＬ１５は、ＮＡＮＤ型のフラッ
シュメモリのメモリセルを構成するメモリセルトランジ
スタのゲートに接続される。

【００１９】ＮＡＮＤ型のフラッシュメモリのメモリセ
ルアレイは、図２に示すように構成される。図２におい
て、トランジスタＭＴ０Ａ〜ＭＴ１５Ａ、ＭＴ０Ｂ〜Ｍ
Ｔ１５Ｂ、…は、フローティングゲートを有するメモリ
セルトランジスタである。例えば、１６個のメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａ、ＭＴ０Ｂ〜ＭＴ１
５Ｂ、…が直列に接続される。そして、このメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａ、ＭＴ０Ｂ〜ＭＴ１
５Ｂ、…の直列接続のドレイン側に、選択ゲートのトラ
ンジスタＳＧ１Ａ、ＳＧ１Ｂ、…が夫々直列接続され、
更にこの直列接続のソース側に、選択ゲートのトランジ
スタＳＧ２Ａ、ＳＧ２Ｂ、…が夫々直列接続される。こ
れにより、例えば１６個のメモリセルを有するＮＡＮＤ
ストリングＳＴＡ、ＳＴＢ、…が構成される。

【００２０】ドレイン側の選択ゲートのトランジスタＳ
Ｇ１Ａ、ＳＧ１Ｂ、…のドレインは、夫々、ビット線Ｂ
Ｌ０、ＢＬ１、…に接続される。ソース側の選択ゲート
のトランジスタＳＧ２Ａ、ＳＧ２Ｂ、…のソースは、夫
々、ソース線Ｖｓに接続される。

【００２１】このＮＡＮＤストリングＳＴＡ、ＳＴＢ、
…が並んで配列され、対応する選択ゲートのトランジス
タのゲート及びメモリセルトランジスタのゲートが共通
接続される。図２の例では、ＮＡＮＤストリングＳＴ
Ａ、ＳＴＢ、…の選択ゲートＳＧ１Ａ、ＳＧ１Ｂ、…の
ゲートは、共通の選択信号供給線ＤＳＧに接続される。
メモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａ、ＭＴ０
Ｂ〜ＭＴ１５Ｂ、…のゲートが、夫々、共通のワード線
ＷＬ０、ＷＬ１２、…ＷＬ１５に夫々接続される。選択
ゲートＳＧ２Ａ、ＳＧ２Ｂ、…のゲートは、共通の選択
信号供給線ＳＳＧに接続される。このように、互いに対
応する選択ゲートのトランジスタ及びメモリセルトラン
ジスタを接続して、ブロックが構成される。

【００２２】メモリセル上には、図３に示すように、こ
のようなブロックＢ０、Ｂ１、Ｂ２、…が複数配列され
ている。

【００２３】図４は、図１におけるレベルシフト回路２
の構成を示すものである。図４において、１１は電圧切
換用のチャージポンプ回路、１２はチャージポンプ回路
１１に対してクロックを供給する可変周期発振器、１３
はチャージポンプ回路１１の出力電圧を切り換えるため
の制御信号を発生する切換制御回路、１４は可変周期発
振器からのクロックの周期を切り換えるための単パルス
信号を発生する単パルス発生回路である。

【００２４】チャージポンプ回路１１には、入力端子１
５から入力電圧Ｖinとして電源電圧Ｖccが入力される。
チャージポンプ回路１１には、切換制御回路１３からオ
ン／オフ信号Ｓ２が供給されると共に、可変周期発振器
１２からクロックＣＬＫが供給される。出力電圧Ｖout
を内部高電圧Ｖppに切り換える時には、切換制御回路１
３からオン／オフ信号Ｓ２がハイレベルとされ、可変周
期発振器１２からのクロックＣＬＫが与えられる。チャ
ージポンプ回路１１は、オン／オフ信号Ｓ２がハイレベ
ルとなると、可変周期発振器１２からのクロックＣＬＫ
によりポンピング動作を行い、入力電圧Ｖinとして与え
られている電源電圧を昇圧し、内部高電圧を出力電圧Ｖ
out として出力する。

【００２５】切換制御回路１３には、入力端子１７か
ら、スタート／ストップ信号Ｓ１が供給される。チャー
ジポンプ回路１１の出力電圧Ｖout を内部高電圧Ｖppに
切り換えるときには、このスタート／ストップ信号Ｓ１
がローレベルからハイレベルに切り換えられる。切換制
御回路１３は、入力端子１７からの信号Ｓ１がローレベ
ルからハイレベルに切り換えられると、オン／オフ信号
Ｓ２をハイレベルに設定すると共に、可変周期発振器１
２の発振動作を制御するためのオン／オフ信号Ｓ３をハ
イレベルに設定する。これと共に、切換制御回路１３
は、単パルス発生回路１４をトリガするトリガ信号Ｓ４
を出力する。

【００２６】単パルス発生回路１４には、単パルス発生
回路１４からのトリガ信号Ｓ４が供給される。単パルス
発生回路１４は、このトリガ信号を受け取ると、所定時
間ハイレベルとなる単パルス信号Ｓ５を出力する。この
単パルス信号Ｓ５が可変周期発振器１２に供給される。

【００２７】可変周期発振器１２には、切換制御回路１
３からオン／オフ信号Ｓ３が供給されると共に、単パル
ス発生回路１４から単パルス信号Ｓ５が供給される。可
変周期発振器１２は、切換制御回路１３からオン／オフ
信号Ｓ３がハイレベルとなると、発振動作を開始する。
また、可変周期発振器１２は、信号Ｓ５がハイレベルの
ときには短周期のクロックを出力し、信号Ｓ５がローレ
ベルになると、長周期のクロックを出力する。

【００２８】上述のように、チャージポンプ回路１１か
らの出力電圧Ｖout を内部高電圧電源電圧Ｖppに切り換
える際には、入力端子１７へのスタート／ストップ信号
Ｓ１がローレベルからハイレベルに切り換えられる。ス
タート／ストップ信号Ｓ１が切り換えられると、オン／
オフ信号Ｓ２がハイレベルに設定されると共に、可変周
期発振器１２の発振動作を制御するためのオン／オフ信
号Ｓ３をハイレベルに設定され、可変周期発振器１２か
らのクロックＣＬＫがチャージポンプ回路１１に与えら
れ、チャージポンプ回路１１のポンピング動作が開始さ
れ、チャージポンプ回路１１からの出力電圧Ｖout が内
部高電圧Ｖppに切り換られる。このとき、切り換え時の
開始時には、単パルス発生回路１４からの単パルス信号
Ｓ５が所定時間ハイレベルとなり、チャージポンプ回路
１１に周期の短いクロックが与えられる。所定時間経過
すると、信号Ｓ５がローレベルとなり、チャージポンプ
回路１１に周期の長いクロックが与えられるようにな
る。

【００２９】このように、チャージポンプ回路１１から
の出力電圧Ｖout を内部高電圧Ｖppに切り換えると、切
り換えの直後では、短周期のクロックがチャージポンプ
回路１１に供給され、所定の時間経過すると、長周期の
クロックがチャージポンプ回路１１に供給されるように
なる。チャージポンプ型のレヘル変換回路では、電圧の
切り替え時には、素早く昇圧を行なうために、短周期の
クロックが必要とされるが、出力電圧が安定した後で
は、リーク電流を補償するクロック周期で十分である。
切り換えの直後では、短周期のクロックをチャージポン
プ回路１１に供給して素早く所望の電圧に昇圧し、所定
時間経過した後には、長周期のクロックをチャージポン
プ回路１１に供給することにより、素早く電圧が切り換
えられると共に、消費電力の低減が図れる。

【００３０】図５は、電圧を切り換えたときの各部の信
号の変化を示すものである。図５において、時点ｔ１
で、入力端子１７にスタート／ストップ信号Ｓ１（図５
Ａ）がローレベルからハイレベルに切り換えられると、
可変周期発振器１２へのオン／オフ信号Ｓ３がハイレベ
ルとなり、図５Ｃに示すように、可変周期発振器１２の
発振動作が開始される。また、スタート／ストップ信号
Ｓ１がローレベルからハイレベルに切り換えられると、
切換制御回路１３からトリガ信号Ｓ４が発生され、単パ
ルス発生回路１４からは、時点ｔ１から時点ｔ２までの
所定時間Ｔa でハイレベルとなるパルス信号Ｓ５（図５
Ｂ）が出力される。

【００３１】このパルス信号Ｓ５がハイレベルとなる時
点ｔ１から時点ｔ２の間では、図５Ｃに示すように、可
変周期発振器１２からは、短周期のクロックＣＬＫが出
力される。この短周期のクロックにより、チャージポン
プ回路１１が駆動され、図５Ｄに示すように、チャージ
ポンプ回路１１の出力電圧Ｖout が急速にＶinまで上昇
していく。

【００３２】時点ｔ１から所定時短Ｔa だけ経過した時
点ｔ２では、図５Ｂに示すように、単パルス発生回路１
４からの信号Ｓ５がローレベルになる。単パルス発生回
路１４からの信号Ｓ５がローレベルになると、図５Ｃに
示すように、可変周期発振回路１２からは、長周期のク
ロックＣＬＫが出力されるようになる。この長周期のク
ロックにより、チャージポンプ回路１１が駆動される。
このとき、図５Ｄに示すように、チャージポンプ回路１
１の出力電圧Ｖout は入力電圧Ｖinと等しく安定してい
るため、長周期のクロックで所望の電圧を保持すること
ができる。

【００３３】時点ｔ３で、スタート／ストップ信号Ｓ１
がハイレベルからローレベルに切り換えられると、可変
周期発振器１２へのオン／オフ信号Ｓ３がローレベルと
なり、図５Ｃに示すように、クロックＣＬＫが止めら
れ、昇圧電圧が放電される。そして、図５Ｄに示すよう
に、チャージポンプ回路１１の出力電圧Ｖout は外部放
電により下降する。

【００３４】図６は、上述のチャーシポンプ回路１１の
具体的な構成を示すものである。図６において、ＮＭＯ
ＳトランジスタＴ１１及びＴ１２のドレインは、入力電
圧Ｖinの供給ラインに接続される。ＮＭＯＳトランジス
タＴ１１及びＴ１２のゲートが共通接続され、この接続
点がＮＭＯＳトランジスタＴ１４のソースに接続される
と共に、ＮＭＯＳトランジスタＴ１５のソースに接続さ
れる。

【００３５】ＮＭＯＳトランジスタＴ１１のソースは、
出力電圧Ｖout の供給ラインに接続される。ＮＭＯＳト
ランジスタＴ１２のソースは、コンデンサＣ１１の一端
に接続されると共に、ＮＭＯＳトランジスタＴ１４のゲ
ート及びドレインに接続される。

【００３６】コンデンサＣ１１の他端は、ＮＡＮＤゲー
トＧ１１の出力端子に接続される。ＮＡＮＤゲートＧ１
１の一方の入力端子は、クロック入力端子２２が接続さ
れる。ＮＡＮＤゲートＧ１１の他方の入力端子は、オン
／オフ信号の入力端子２１に接続される。

【００３７】ＮＭＯＳトランジスタ１５のゲートには、
電源電圧Ｖccが供給される。ＮＭＯＳトランジスタ１５
のドレインは、オン／オフ信号の入力端子２１に接続さ
れる。

【００３８】入力端子２１からのオン／オフ信号がロー
レベル（０Ｖ）のときには、入力電圧Ｖinの供給状態に
関係なく、ＮＭＯＳトランジスタＴ１１はオフし、開放
状態となっている。

【００３９】出力電圧Ｖout を内部高電圧Ｖinに設定す
るときには、入力端子２１からのオン／オフ信号がハイ
レベル（Ｖcc）に設定される。入力端子２１にハイレベ
ルの信号が入力されると、ＮＡＮＤゲートＧ１１が動作
し、クロック入力端子２２からのクロックが反転され
て、チャージポンプコンデンサＣ１１に供給される。

【００４０】ＮＡＮＤゲートＧ１１からのクロックがロ
ーレベルのときには、ＮＭＯＳトランジスタＴ１１及び
Ｔ１２のゲート電圧（Ｖb ＝Ｖcc−Ｖth）に基づいて、
内部高電圧ＶinからコンデンサＣ１１に電荷が蓄積され
る。

【００４１】ＮＡＮＤゲートＧ１１からのクロックがハ
イレベルになると、コンデンサＣ１１の端子電圧は、ク
ロック電圧分（電源電圧Ｖcc）だけ持ち上げられる。Ｎ
ＭＯＳトランジスタＴ１４はダイオード接続とされてい
るため、コンデンサＣ１１の端子電圧により、ＮＭＯＳ
トランジスタＴ１１及びＴ１２のゲート電圧Ｖb が約電
源電圧Ｖccだけ持ち上げられる。このような動作を繰り
返していくことにより、ＮＭＯＳトランジスタＴ１１及
びＴ１２のゲート電圧Ｖb が上昇し、出力電圧Ｖout が
上昇する。

【００４２】このように、ＮＡＮＤゲートＧ１１からの
クロックにより、ＮＭＯＳトランジスタＴ１１及びＴ１
２のゲート電圧Ｖb は、電源電圧Ｖccで昇圧されてい
く。ＮＭＯＳトランジスタＴ１１のゲート電圧が電圧
（Ｖin＋Ｖth）を越えれば、ＮＭＯＳトランジスタＴ１
１が十分な導通状態となり、（Ｖout ＝Ｖin）となる。

【００４３】入力端子２１からのオン／オフ信号がロー
レベルになると、コンデンサＣ１１の電荷は入力端子２
１のＯＶ電位により放電され、ＮＭＯＳトランジスタＴ
１１及びＴ１２のゲート電圧Ｖb は急速に下降し、ＮＭ
ＯＳトランジスタＴ１１はオフし、開放状態となる。

【００４４】クロック入力端子２２には、電圧切り換え
時には、短周期のクロックが供給される。このチャージ
ポンプ回路では、クロック毎に電源電圧Ｖccで昇圧して
いくため、クロックの周期を短くすると、素早く所望の
出力電圧を得ることができる。所定時間経過すると、出
力電圧は内部高電圧になっているため、長周期のクロッ
クで出力電圧を保持できる。

【００４５】図７は、単パルス発生回路１４の具体的な
構成を示すものである。図７において、電源ラインと接
地間に、抵抗Ｒ２１及びコンデンサＣ２１の直列接続が
設けられ、抵抗Ｒ２１とコンデンサＣ２１との接続点が
ＮＭＯＳトランジスタＴ２１のドレインに接続されると
共に、ＮＯＲゲートＧ２１の一方の入力端子に接続され
る。ＮＭＯＳトランジスタＴ２１のゲートがインバータ
Ｉ２１の出力端子に接続されると共に、ＮＯＲゲートＧ
２１の他方の入力端子に接続される。インバータＩ２１
の入力端子は、トリガ信号の入力端子３１に接続され
る。ＮＯＲゲートＧ２１の出力端子は、単パルス出力端
子３２に接続される。

【００４６】入力端子３１に与えられる信号がローレベ
ルのときには、インバータＩ２１の出力はハイレベルと
なり、トランジスタＴ２１はオンしている。

【００４７】トランジスタＴ２１がオンのときには、抵
抗Ｒ２１を介して流れる電流は、トランジスタＴ２１を
流れ、コンデンサＣ２１には電荷は蓄積されない。この
ため、ＮＯＲゲートＧ２１の一方の入力端子には、ロー
レベルが供給される。

【００４８】この時、インバータＩ２１の出力はハイレ
ベルなので、ＮＯＲゲートＧ２１の出力はローレベルに
なり、出力端子３２からはローレベルが出力されてい
る。

【００４９】出力端子３２から所定時間ハイレベルとな
る単パルス信号を出力させるときには、入力端子３１に
トリガ信号が供給される。入力端子３１にトリガ信号が
与えられてハイレベルになると、インバータＩ２１の出
力はローレベルとなり、ＮＭＯＳトランジスタＴ２１は
オフする。

【００５０】ＮＭＯＳトランジスタＴ２１がオフした直
後では、コンデンサＣ２１に十分な電荷が蓄積されてい
ないため、抵抗Ｒ２１とコンデンサＣ２１の接続点の電
圧はしきい値以下である。このため、ＮＭＯＳトランジ
スタＴ２１の両方の入力端子には共にローレベルが与え
られることになり、ＮＯＲゲートＧ２１の出力がハイレ
ベルに変化する。

【００５１】それから、抵抗Ｒ２１を介して、コンデン
サＣ２１に充電電流が流され、コンデンサＣ２１と抵抗
Ｒ２１との接続点の電圧が徐々に上昇していく。やが
て、コンデンサＣ２１と抵抗Ｒ２１との接続点の電圧が
しきい値を越えると、ＮＯＲゲートＧ２１の出力はロー
レベルに戻る。

【００５２】したがって、入力端子３１にトリガ信号が
与えられると、出力端子３２からは、所定時間ハイレベ
ルとなるパルス信号が出力される。このパルス信号のパ
ルス幅は、抵抗Ｒ２１とコンデンサＣ２１の時定数（Ｃ
×Ｒ）により決まる。

【００５３】図８は、可変周期発振器１２の具体的な構
成を示すものである。図８において、ＮＯＲゲートＧ３
１の出力端子がＮＯＲゲートＧ３２の一方の入力端子に
接続されると共に、ＮＭＯＳトランジスタＴ３２のゲー
トに接続される。

【００５４】ＮＯＲゲートＧ３２の出力端子がＮＯＲゲ
ートＧ３１の一方の入力端子に接続されると共に、ＮＭ
ＯＳトランジスタＴ３１のゲートに接続される。また、
ＮＯＲゲートＧ３１の出力端子は、クロック出力端子４
２に接続される。

【００５５】電源ラインと接地間に、抵抗Ｒ３１とコン
デンサＣ３１の直列接続が設けられる。抵抗Ｒ３１とコ
ンデンサＣ３１の接続点がトランジスタＴ３１のドレイ
ンに接続されると共に、ＮＯＲゲートＧ３１の他方の入
力端子に接続される。ＮＭＯＳトランジスタＴ３１のソ
ースが接地される。

【００５６】また、電源ラインと接地間に、抵抗Ｒ３２
とコンデンサＣ３２の直列接続が設けられる。抵抗Ｒ３
２とコンデンサＣ３２の接続点がトランジスタＴ３２の
ドレインに接続されると共に、ＮＯＲゲートＧ３２の他
方の入力端子に接続される。ＮＭＯＳトランジスタＴ３
２のソースが接地される。

【００５７】また、ＮＯＲゲートＧ３２の他方の入力端
子と接地間に、ＮＭＯＳトランジスタＴ３３とコンデン
サＣ３３の直列接続が接続されると共に、ＮＭＯＳトラ
ンジスタＴ３４が接続される。ＮＭＯＳトランジスタＴ
３３のゲートは、長周期のクロックに設定するための信
号の入力端子４４に接続される。ＮＭＯＳトランジスタ
Ｔ３４のゲートは、クロックを停止させるための信号の
入力端子４３に接続される。

【００５８】今、ＮＯＲゲートＧ３１の出力がハイレベ
ルであり、ＮＯＲゲートＧ３２の出力がローレベルであ
るとする。

【００５９】ＮＯＲゲートＧ３１の出力がハイレベルの
ときには、ＮＯＲゲートＧ３２の一方の入力端子はハイ
レベルとなり、トランジスタＴ３２のゲートには、ハイ
レベルが与えられる。

【００６０】トランジスタＴ３２のゲートにハイレベル
が与えられると、トランジスタＴ３２はオンする。トラ
ンジスタＴ３２がオンすると、コンデンサＣ３２と抵抗
Ｒ３２との接続点の電圧はローレベルとなり、ＮＯＲゲ
ートＧ３２の他方の入力端子はローレベルとなる。ＮＯ
ＲゲートＧ３２の一方の入力端子はハイレベルであり、
ＮＯＲゲートＧ３２の他方の入力端子はローレベルなの
で、ＮＯＲゲートＧ３２の出力は、ローレベルである。

【００６１】一方、ＮＯＲゲートＧ３２の出力がローレ
ベルのときには、ＮＯＲゲートＧ３１の一方の入力端子
はローレベルとなり、トランジスタＴ３１のゲートに
は、ローレベルが与えられる。トランジスタＴ３１のゲ
ートにローレベルが与えられると、トランジスタＴ３１
はオフする。

【００６２】トランジスタＴ３１がオフした直後では、
コンデンサＣ３１に十分な電荷が蓄積されていないた
め、コンデンサＣ３１と抵抗Ｒ３１との接続点の電圧は
しきい値以下である。このため、ＮＯＲゲートＧ１１の
両方の入力端子にはローレベルが供給されることにな
り、ＮＯＲゲートＧ３１の出力は、ハイレベルである。

【００６３】やがて、抵抗Ｒ３１を介して、コンデンサ
Ｃ３１に充電電流が流れ、コンデンサＣ３１に電荷が充
電される。これにより、コンデンサＣ３１と抵抗Ｒ３１
との接続点の電圧は上昇していく。コンデンサＣ３１と
抵抗Ｒ３１との接続点の電圧がしきい値を越えると、Ｎ
ＯＲゲートＧ３１の出力はローレベルになる。

【００６４】ＮＯＲゲートＧ３１の出力がローレベルに
なると、ＮＯＲゲートＧ３２の出力はハイレベルに反転
する。

【００６５】このように、ＮＯＲゲートＧ３１の出力が
ハイレベルで、ＮＯＲゲートＧ３２の出力がローレベル
のときには、コンデンサＣ３１と抵抗Ｒ３１とにより決
まる時定数により、所定時間後に、ＮＯＲゲートＧ３１
の出力がローレベル、ＮＯＲゲートＧ３２の出力がハイ
レベルに反転する。

【００６６】ＮＯＲゲートＧ３１の出力がローレベル、
ＮＯＲゲートＧ３２の出力がハイレベルに反転してから
は、上述と同様の動作により、所定時間経過後に、ＮＯ
ＲゲートＧ３１の出力がハイレベルで、ＮＯＲゲートＧ
３２の出力がローレベルに反転する。このときには、Ｎ
ＭＯＳトランジスタＴ３３をオフしているときには、コ
ンデンサＣ３２と抵抗Ｒ３１とにより決まる時定数によ
り、出力データが反転する期間が設定される。ＮＭＯＳ
トランジスタＴ３３をオンすると、コンデンサＣ３２と
コンデンサＣ３３とが並列に接続され、コンデンサＣ３
２及びＣ３３と、抵抗Ｒ３１とにより決まる時定数によ
り、出力データが反転する期間が設定され、発振周波数
が長くなる。したがって、入力端子４４に与える信号に
より、発振信号の周期を設定できる。

【００６７】トランジスタＴ３４をオンさせると、コン
デンサＣ３２及びＣ３３に電荷か蓄積されなくなり、発
振動作が停止される。したがって、入力端子４３に与え
る信号により、発振動作のオン／オフが設定できる。

【００６８】なお、上述の例では、ＮＡＮＤ型の半導体
メモリのロウデコーダの例を示したが、この発明は、電
源電圧をチャージポンプ回路により昇圧するような他の
回路でも同様に適用できる。

【００６９】

【発明の効果】この発明によれば、チャージポンプ回路
から内部高電圧Ｖppが出力されるように切り換える際
に、切り換え時から所定時間では、周期の短いクロック
がクロック発生回路からチャージポンプ回路に与えられ
る。周期の短いクロックを用いることで、チャージポン
プ回路は高速で動作し、所望の内部高電圧Ｖppに素早く
切り換えられる。そして、切り換え時から所定時間経過
したら、周期の長いクロックがクロック発生回路からチ
ャージポンプ回路に与えられる。チャージポンプ回路で
は、所定の電圧を維持する間では、高速のクロックは不
要である。通常、電圧変換時間に比較して、電圧を維持
する時間が長いため、切り換え時から所定時間経過した
ら、周期の長いクロックをクロック発生回路からチャー
ジポンプ回路に与えるようにすることで、消費電力の低
減が図れる。

【図面の簡単な説明】

【図１】この発明が適用できる不揮発性半導体メモリの
デコーダの一例のブロック図である。

【図２】ＮＡＮＤストリングの説明に用いる接続図であ
る。

【図３】メモリセルの説明に用いるブロック図である。

【図４】この発明が適用されたレベル変換回路の一例の
ブロック図である。

【図５】この発明が適用されたレベル変換回路の一例の
説明に用いるタイミング図である。

【図６】この発明が適用されたレベル変換回路における
チャージポンプ回路の一例の接続図である。

【図７】この発明が適用されたレベル変換回路における
単パルス発生回路の一例の接続図である。

【図８】この発明が適用されたレベル変換回路における
可変周期発振器の一例の接続図である。

【図９】従来のレベル変換回路の一例の接続図である。

【符号の説明】

２・・・レベル変換回路，１１・・・チャージポンプ回
路，１２・・・可変周期発振器，１３・・・切換制御回
路，１４・・・単パルス発生回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD10 AD15 AE06 5J039 CC03 CC09 CC13 CC17 CC18 KK02 KK05 KK10 KK31 KK34 MM04 5J056 AA11 BB17 CC15 CC16 CC21 CC30 DD27 DD51 EE06 FF07 GG09 KK01

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧の入力信号を上記第１の
   電源電圧よりも高い第２の電源電圧に昇圧して出力する
   チャージポンプ手段と、 周期の短い第１のクロックと、上記第１のクロックより
   も周期の長い第２のクロックを形成し、上記周期の短い
   第１のクロック又は上記周期の長い第２のクロックを選
   択的に上記チャージポンプ手段に与えるクロック発生手
   段と、 上記チャージポンプ手段から上記第２の電源電圧が出力
   されるように切り換える際に、切り換え時から所定時間
   では、上記周期の短い第１のクロックを上記クロック発
   生手段から上記チャージポンプ手段に与え、上記所定時
   間経過したら、上記周期の長い第２のクロックを上記ク
   ロック発生手段から上記チャージポンプ手段に与えるよ
   うに制御する制御手段とを備えるようにしたレベル変換
   回路。
2. 【請求項２】 複数のメモリセルトランジスタが直列接
   続されたＮＡＮＤストリングからなり、複数の上記ＮＡ
   ＮＤストリングのうち互いに対応するメモリセルトラン
   ジスタのゲートに共通のワード線を接続してブロックを
   構成し、上記ブロックをメモリセルアレイ上に複数配列
   するようにした不揮発性メモリのロウデコーダであっ
   て、 上記メモリセルアレイ上に配列される複数のブロックの
   中から所望のブロックを選択するブロック選択手段と、 上記ブロック選択手段の出力電圧のレベルを変換するレ
   ベル変換手段とを備え、 上記レベル変換手段は、 第１の電源電圧の入力信号を上記第１の電源電圧よりも
   高い第２の電源電圧に昇圧して出力するチャージポンプ
   手段と、 周期の短い第１のクロックと、上記第１のクロックより
   も周期の長い第２のクロックを形成し、上記周期の短い
   第１のクロックと上記周期の長い第２のクロックとを選
   択的に上記チャージポンプ手段に与えるクロック発生手
   段と、 上記チャージポンプ手段から上記第２の電源電圧が出力
   されるように切り換える際に、切り換え開始時から所定
   時間では、上記周期の短い第１のクロックを上記クロッ
   ク発生手段から上記チャージポンプ手段に与え、上記所
   定時間経過したら、上記周期の長い第２のクロックを上
   記クロック発生手段から上記チャージポンプ手段に与え
   るように制御する制御手段とを備えるようにした不揮発
   性メモリのロウデコーダ。