CN102377422B - 用于高压集成电路的dV/dt防止电路 - Google Patents

Abstract

一种用于高压集成电路的dV/dt防止电路，高压集成电路300包括脉冲发生电路302、高压DMOS管303、高压DMOS管304、下桥臂控制电路307和高压区308，dV/dt防止电路309位于高压区308内，信号输入301通过高压集成电路300的输入端IN分别进入脉冲发生电路302和下桥臂控制电路307，脉冲发生电路302的第一输出端A连接高压DMOS管303的栅极。本发明中的dV/dt无论为何值时，无需元器件参数及版图布局高度一致就能保证高压区输出正常电位，从而有效抑制高压集成电路因dV/dt所产生的误动作，扩大了高压集成电路的应用范围、提高了高压集成电路的可靠性。

Description

用于高压集成电路的dV/dt防止电路

技术领域

本发明涉及一种dV/dt防止电路，特别是一种用于高压集成电路的dV/dt防止电路，尤其涉及高压集成电路HVIC中的避免因dV/dt而引起误动作的电路设计，该dV/dt防止电路还涉及到高压集成电路中的高压DMOS技术。

背景技术

高压集成电路是一种带有欠压保护、逻辑控制等功能的栅极驱动电路，它将电力电子与半导体技术结合，逐渐取代传统的分立元件，越来越多地被应用在IGBT、大功率MOSFET的驱动领域。

高压集成电路有低压区和高压区，在高压集成电路工作过程中，其高压区的最低电平需要在0～600V或0～1200V之间进行高速切换，会产生很大的dV/dt，由于寄生电容C的存在，电容的电压在跟随切换时会产生很大的电流I=C·dV/dt，此电流会引起高压集成电路的误动作。

参见图1，为目前应用于高压集成电路的内部结构图及外围元件接法：所述高压集成电路100由脉冲发生电路101、高压DMOS管102、高压DMOS管103、下桥臂控制电路118、高压区104组成，图1中还绘制了所述高压DMOS管102的漏-源寄生电容122、所述高压DMOS管103的漏-源寄生电容123。

输入信号125通过所述高压集成电路100的输入端IN分别进入所述脉冲发生电路101和下桥臂控制电路118，所述脉冲发生电路101的第一输出端A连接所述高压DMOS管102的栅极，脉冲发生电路101的第二输出端B连接所述高压DMOS管103的栅极；所述脉冲发生电路101和下桥臂控制电路118由低压区供电电源124供电，所述低压区供电电源124的正端记为VCC，负端记为GND；所述高压DMOS管102的衬底与源极相连并接到GND，漏极进入所述高压区104；所述高压DMOS管103的衬底与源极相连并接GND，漏极进入所述高压区104；所述高压DMOS管102的漏极在高压区内连接电阻106的一端、二极管105的阴极、非门107的输入端；所述高压DMOS管103的漏极在高压区内连接电阻109的一端、二极管108的阴极、非门110的输入端；所述二极管105和二极管108的阳极接高压区最低电压端VS；所述电阻106和电阻109的另一端接高压区最高电压端VB；所述非门107和非门110的输出端分别接与非门111的两输入端，所述与非门111的输出端分别连接与非门112和与非门113的一个输入端；所述与非门的112的另一输入端接所述非门110的输出端，所述与非门113的另一输入端接所述非门107的输出端；所述与非门112的输出端连接RS触发器114的R端，所述与非门113的输出端连接所述RS触发器114的S端；所述RS触发器114的输出端接非门115的输入端，所述非门115的输出端分别接PMOS管117和NMOS管116的栅极；所述PMOS管117的衬底与源极相连并接到高压区的最高电压端VB，所述NMOS管116的衬底与源极相连并接到高压区的最低电压端VS；所述PMOS管117的漏极与NOMS管116的漏极相连作为高压集成电路的上桥臂输出端HO；所述下桥臂控制电路的输出端LO连接高压IGBT管121的栅极，所述上桥臂输出端HO连接高压IGBT管120的栅极；所述高压IGBT管121的射极与GND相连，高压IGBT管121的集电极与所述高压IGBT管120的射极相连并连接到最低电压端VS；高压IGBT管120的集电极接600V或1200V高压源P；高压区供电电源119的正端连接最高电压端VB，高压区供电电源119的负端连接最低电压端VS。

所述脉冲发生电路101的作用是：

（1）在输入信号的上升沿：第一输出端A产生一个窄脉冲，第二输出端B保持低电平；

（2）在输入信号的下降沿：第一输出端A保持低电平；第二输出端B产生一个窄脉冲；

（3）输入信号保持在高电平或低电平：第一输出端A和第二输出端B保持低电平。

所述下桥臂控制电路118的作用是：在其输出端LO产生与输入信号反相的信号。

图1所示的高压集成电路的工作原理如下：

工作状态（1）：高压集成电路初始上电工作，输入信号125起始为低电平时，所述下桥臂控制电路118的输出端LO为高电平，所述高压IGBT管121导通；VS电位与GND几乎相同；所述脉冲发生电路101的第一输出端A和第二输出端B为低电平，高压DMOS管102和103同时截止，所述高压DMOS管102和103的漏极的电位与VB几乎一致，即高压区内非门107和非门110的输入端同时为高电平，则所述非门107和非门110的输出端同时为低电平；与非门111的输出端为高电平，与非门113和与非门112的输出为高电平，RS触发器114的输出保持原来的状态不变，所述RS触发器114的输出端在高压集成电路初始上电时一般会先置位成低电平，因此RS触发器114在此时的输出为低电平，非门115的输出为高电平，则PMOS管117截止而NMOS管116导通，HO的电平几乎和VS一致，因此高压IGBT管120截止。

工作状态（2）：当输入信号125从低电平变成高电平时，所述下桥臂控制电路118的输出端LO从高电平变为低电平，高压IGBT管121从导通变成截止；所述脉冲发生电路101的第一输出端A在输入信号的上升沿产生一个窄脉冲信号、第二输出端B保持低电平，第一输出端A的信号使高压DMOS管102导通、而高压DMOS管103保持截止；由于二极管105的钳位作用，所述高压DMOS管102的漏极电压与VS几乎相同，即所述非门107的输入为低电平；而高压DMOS管103的漏极的电压仍然保持与VB几乎一致，所述非门110的输入为高电平；从而所述与非门111的输出为高电平，所述与非门113的输出为低电平，所述与非门112的输出为高电平；所述RS触发器114的输出被置位为高电平，所述非门115的输出为低电平，所述PMOS管117导通而所述NMOS管116截止，HO电压几乎与VB相同，所述高压IGBT管120从截止变成导通；VS的电位从GND迅速变化成P。

工作状态（3）：当输入信号125保持高电平时，所述下桥臂控制电路118的输出端LO保持低电平，高压IGBT管121保持截止；所述脉冲发生电路101的第一输出端A、第二输出端B同为低电平，所述高压DMOS管102和高压DMOS管103保持截止；所述非门107和非门110的输入为高电平、输出为低电平；所述与非门111的输出为高电平，所述与非门113和与非门112的输出为高电平；RS触发器114的输出保持原来的高电平状态不变，所述非门115的输出保持低电平，所述PMOS管117保持导通而所述NMOS管116保持截止，HO电压仍几乎与VB相同，所述高压IGBT管120保持导通；VS的电位保持为P。

工作状态（4）：当输入信号125从高电平变成低电平时，所述下桥臂控制电路118的输出端LO从低电平变为高电平，高压IGBT管121从截止变成导通；所述脉冲发生电路101的第一输出端A无信号、第二输出端B在输入信号的下降沿产生一个窄脉冲信号，高压DMOS管102保持截止，而第二输出端B的信号使高压DMOS管103导通；所述高压DMOS管102的漏极的电压仍然保持与VB几乎一致，所述非门107的输入为高电平、输出为低电平，而由于二极管108的钳位作用，所述高压DMOS管103的漏极电压与VS几乎相同，即所述非门110的输入为低电平、输出为高电平；从而所述与非门111的输出为高电平，所述与非门112的输出为低电平，所述与非门113的输出为高电平；所述RS触发器114的输出被复位为低电平，所述非门115的输出为高电平，所述PMOS管117截止而所述NMOS管116导通，HO电压几乎与VS相同，所述高压IGBT管120从导通变成截止；VS的电位从P迅速变化成GND。

以上各个工作状态的关键点的波形如图2所示。从分析可知，VS点的电压会经历一个迅速从0上升到600V/1200V的过程，这个过程的快慢是由所驱动的系统确定的，一般会在0.5V/ns～50V/ns的区间内变化；由于所述寄生电容122和寄生电容123的存在，寄生电容的电压跟随VS上升需要一个很大的电流，设定寄生电容122的容值为C_M1，寄生电容123的容值为C_M2，VS的变化率为dV/dt，记此时C_M1所需的电流为I_M1，C_M2所需的电流为I_M2，有：

$I_{M1}=C_{M1}\·\frac{\mathrm{dV}}{\mathrm{dt}},$ $I_{M2}=C_{M2}\·\frac{\mathrm{dV}}{\mathrm{dt}},$

这个电流由VB分别通过所述电阻106和电阻109流向所述寄生电容122和寄生电容123，记电阻106的阻值为R1，电阻109的阻值为R2，则此时所述高压DMOS管102的漏极的压降U_C和所述高压DMOS管103的漏极压降U_D为：

U_C＝VB-I_M1·R1，U_D=VB-I_M2·R2，

设所述非门107和非门110的阈值电压分别为V_TH1和V_TH2，会出现以下四种情况：

情况（a）：当VS的变化率很小时：

这时dV/dt满足：

$\frac{\mathrm{dV}}{\mathrm{dt}}<\frac{\mathrm{VB}-V_{\mathrm{TH}1}}{R1\&CenterDot;C_{M1}}$ 且 $\frac{\mathrm{dV}}{\mathrm{dt}}<\frac{\mathrm{VB}-V_{\mathrm{TH}2}}{R2\&CenterDot;C_{M2}},$

从而以下两式成立：

U_C>V_TH1，U_D>V_TH2，

这种情况相当于上述的工作状态（3），HO的电压会保持不变，即保持在高电平；

情况（b）：当VS的变化率很大时：

这时dV/dt满足：

$\frac{\mathrm{dV}}{\mathrm{dt}}>\frac{\mathrm{VB}-V_{\mathrm{TH}1}}{R1\&CenterDot;C_{M1}}$ 且 $\frac{\mathrm{dV}}{\mathrm{dt}}>\frac{\mathrm{VB}-V_{\mathrm{TH}2}}{R2\&CenterDot;C_{M2}},$

从而以下两式成立：

U_C<V_TH1，U_D<V_TH2，

从而使所述非门107和非门110的输出同时为高电平，所述与非门111的输出为低电平，所述与非门113和与非门112的输出为高电平，所述RS触发器114的输出保持不变，因此HO的电压也会保持不变；

情况（c）：当VS的变化率处于某一中间值：

这时dV/dt处于某一中间值，根据V_TH1、V_TH2、R1、R2、C_M1和C_M2的值，会出现两种可能：

可能①：

$\frac{\mathrm{VB}-V_{\mathrm{TH}1}}{R1\&CenterDot;C_{M1}}<\frac{\mathrm{dV}}{\mathrm{dt}}<\frac{\mathrm{VB}-V_{\mathrm{TH}2}}{R2\&CenterDot;C_{M2}},$

可能②：

$\frac{\mathrm{VB}-V_{\mathrm{TH}2}}{R2\&CenterDot;C_{M2}}<\frac{\mathrm{dV}}{\mathrm{dt}}<\frac{\mathrm{VB}-V_{\mathrm{TH}1}}{R1\&CenterDot;C_{M1}},$

对于可能①以下两式成立：

U_C<V_TH1，U_D>V_TH2，

这种情况相当于上述的工作状态（2），HO的电压会被置为高电平，但因为此时HO本来就是高电平，所以HO的电压会保持不变；

对于可能②以下两式成立：

U_C>V_TH1，U_D<V_TH2，

这种情况相当于上述的工作状态（4），HO的电压会被置为低电平，也就是说HO会从高电平变成低电平，这样就产生了误动作。

一般情况下，我们都会将高压DMOS管102和高压DMOS管103、电阻106和电阻109、非门107和非门110的值设计成一致，从而使：

C_M1＝C_M2，R1=R2，V_TH1=V_TH2，

从而避免出现所述情况（c）中的不等式的出现；但事实上，由于版图绘制上无法保证完全对称，并且流片工艺也会出现误差，因此所述情况（c）中的可能②总会出现。由于对高压集成电路进行dV/dt误动作测试比较的困难，量产时一般都只进行抽检，从而不可避免地使一些存在dV/dt误动作风险的高压集成电路流入市场，使用了这些高压集成电路的系统，会不时出现停机、炸机等情况。因此，对现有高压集成电路引入dV/dt防止电路，避免出现情况（c）中的误动作发生非常必要。

发明内容

本发明的目的旨在提供一种结构简单合理、操作灵活、运行可靠、制作成本低、适用范围广的用于高压集成电路的dV/dt防止电路，以克服现有技术中的不足之处。

按此目的设计的一种用于高压集成电路的dV/dt防止电路，高压集成电路包括脉冲发生电路、第一高压DMOS管、第二高压DMOS管、下桥臂控制电路和高压区，其特征是dV/dt防止电路位于高压区内，第一电容为第一高压DMOS管的寄生电容，第二电容为第二高压DMOS管的寄生电容；

输入信号通过高压集成电路的输入端IN分别进入脉冲发生电路和下桥臂控制电路，

脉冲发生电路的第一输出端A在输入信号的上升沿产生一个窄脉冲，第一输出端A连接第一高压DMOS管的栅极，

脉冲发生电路的第二输出端B在输入信号的下降沿产生一个窄脉冲，第二输出端B连接第二高压DMOS管的栅极，

下桥臂控制电路的输出端LO产生与输入信号反相的信号，

脉冲发生电路和下桥臂控制电路由低压区供电电源供电，

低压区供电电源的正端记为VCC，低压区供电电源的负端记为GND，

第一高压DMOS管的衬底与源极相连并接GND，第一高压DMOS管的漏极进入高压区，第一高压DMOS管漏极在高压区内进入dV/dt防止电路的第一输入端C，

第二高压DMOS管的衬底与源极相连并接GND，第二高压DMOS管的漏极进入高压区，第二高压DMOS管漏极在高压区内进入dV/dt防止电路的第二输入端D，

dV/dt防止电路由高压区供电电源供电，

高压区供电电源的正端记为VB，高压区供电电源的负端记为VS，

dV/dt防止电路的输出端接PMOS管和NMOS管的栅极，

PMOS管的衬底与源极相连并接高压区的最高电压端VB，

NMOS管的衬底与源极相连并接高压区的最低电压端VS，

PMOS管与NMOS管的漏极相连作为高压集成电路的上桥臂输出端HO，

下桥臂控制电路的输出端LO连接第一高压IGBT管的栅极，

上桥臂输出端HO连接第二高压IGBT管的栅极，

第一高压IGBT管的射极与GND相连，第一高压IGBT管的集电极与第二高压IGBT管的射极相连并接到VS，

第二高压IGBT管的集电极接600V或1200V高压源P，

高压区供电电源的正端连接VB，高压区供电电源的负端连接VS。

当第一输入端C有电流流过，第二输入端D没有电流流过时，dV/dt防止电路输出为低电平；第一输入端C的电流消失后，dV/dt防止电路的输出仍保持在低电平；

当第一输入端C没有电流流过，第二输入端D有电流流过，dV/dt防止电路输出为高电平；第二输入端D的电流消失后，dV/dt防止电路的输出仍保持在高电平；

当第一输入端C和第二输入端D都有或都没有电流流过，dV/dt防止电路的输出保持不变。

所述dV/dt防止电路包括第一电阻、第二电阻、第一电压比较器、第二电压比较器、第一或非门、第二或非门、第三或非门、RS触发器、第一二极管和第二二极管，

第一高压DMOS管的漏极进入dV/dt防止电路的第一输入端C后连接第一电阻的一端、第一二极管的阴极、第一电压比较器的负端，

第一电阻的另一端接高压区最高电压点VB、第一电压比较器的正端，

第一二极管的阳极接高压区最低电压点VS，

第二高压DMOS管的漏极进入dV/dt防止电路的第二输入端D后连接第二电阻的一端、第二二极管的阴极、第二电压比较器的负端，

第二电阻的另一端接高压区最高电压点VB、第二电压比较器的正端，

第二二极管的阳极接高压区最低电压点VS，

第一电压比较器的输出端分别接第一或非门和第二或非门的一个输入端，

第二电压比较器的输出端分别接第一或非门的另一个输入端和第三或非门的一个输入端，

第一或非门的输出端接第二或非门和第三或非门的另一个输入端，

第二或非门的输出端接RS触发器的R端，

第三或非门的输出端接RS触发器的S端，

RS触发器的输出即为dV/dt防止电路的输出。

本发明中的dV/dt无论为何值时，无需元器件参数及版图布局高度一致就能保证高压区输出正常电位，从而有效抑制高压集成电路因dV/dt所产生的误动作，扩大了高压集成电路的应用范围、提高了高压集成电路的可靠性。

本发明具有结构简单合理、操作灵活、运行可靠、制作成本低、适用范围广的特点。

附图说明

图1目前应用于高压集成电路的内部结构图及外围元件接法图。

图2目前的高压集成电路的关键点波形图。

图3本发明的高压集成电路的内部结构图及外围元件接法图。

图4本发明中的dV/dt防止电路的应用例。

具体实施方式

下面结合附图及实施例对本发明作进一步描述。

参见图3，本用于高压集成电路的dV/dt防止电路，高压集成电路300包括脉冲发生电路302、第一高压DMOS管303、第二高压DMOS管304、下桥臂控制电路307和高压区308，其特征是dV/dt防止电路309位于高压区308内，第一电容305为第一高压DMOS管303的寄生电容，第二电容306为第二高压DMOS管304的寄生电容；

输入信号301通过高压集成电路300的输入端IN分别进入脉冲发生电路302和下桥臂控制电路307，

脉冲发生电路302的第一输出端A在输入信号301的上升沿产生一个窄脉冲，第一输出端A连接第一高压DMOS管303的栅极，

脉冲发生电路302的第二输出端B在输入信号301的下降沿产生一个窄脉冲，第二输出端B连接第二高压DMOS管304的栅极，

下桥臂控制电路307的输出端LO产生与输入信号301反相的信号，

脉冲发生电路302和下桥臂控制电路307由低压区供电电源312供电，

低压区供电电源312的正端记为VCC，低压区供电电源312的负端记为GND，

第一高压DMOS管303的衬底与源极相连并接GND，第一高压DMOS管303的漏极进入高压区308，第一高压DMOS管303漏极在高压区308内进入dV/dt防止电路309的第一输入端C，

第二高压DMOS管304的衬底与源极相连并接GND，第二高压DMOS管304的漏极进入高压区308，第二高压DMOS管304漏极在高压区308内进入dV/dt防止电路309的第二输入端D，

dV/dt防止电路309由高压区供电电源313供电，

高压区供电电源313的正端记为VB，高压区供电电源313的负端记为VS，

dV/dt防止电路309的输出端接PMOS管310和NMOS管311的栅极，

PMOS管310的衬底与源极相连并接高压区308的最高电压端VB，

NMOS管311的衬底与源极相连并接高压区308的最低电压端VS，

PMOS管310与NMOS管311的漏极相连作为高压集成电路的上桥臂输出端HO，

下桥臂控制电路307的输出端LO连接第一高压IGBT管314的栅极，

上桥臂输出端HO连接第二高压IGBT管315的栅极，

第一高压IGBT管314的射极与GND相连，第一高压IGBT管314的集电极与第二高压IGBT管315的射极相连并接到VS，

第二高压IGBT管315的集电极接600V或1200V高压源P，

高压区供电电源313的正端连接VB，高压区供电电源313的负端连接VS。

上述中的dV/dt防止电路309的功能是：

功能（1）当第一输入端C有电流流过，第二输入端D没有电流流过时，dV/dt防止电路309输出为低电平；当第一输入端C的电流消失后，dV/dt防止电路309的输出仍保持在低电平；

功能（2）当第一输入端C没有电流流过，第二输入端D有电流流过时，dV/dt防止电路309输出为高电平；当第二输入端D的电流消失后，dV/dt防止电路309的输出仍保持在高电平；

功能（3）当第一输入端C和第二输入端D都有或都没有电流流过，dV/dt防止电路309的输出保持不变。

所述的dV/dt防止电路309的功能（1）和功能（2）是为了保证信号能从低压区传到高压区，功能（3）可保证因dV/dt引起电流流动时高压区的输出HO不产生误动作。

参见图4，在本实施例中，将图3中的dV/dt防止电路308具体化。

所述dV/dt防止电路309包括第一电阻316、第二电阻317、第一电压比较器318、第二电压比较器319、第一或非门320、第二或非门321、第三或非门322、RS触发器323、第一二极管324和第二二极管325，

第一高压DMOS管303的漏极进入dV/dt防止电路309的第一输入端C后连接第一电阻316的一端、第一二极管324的阴极、第一电压比较器318的负端，

第一电阻316的另一端接高压区最高电压点VB、第一电压比较器318的正端，

第一二极管324的阳极接高压区最低电压点VS，

第二高压DMOS管304的漏极进入dV/dt防止电路309的第二输入端D后连接第二电阻317的一端、第二二极管325的阴极、第二电压比较器319的负端，

第二电阻317的另一端接高压区最高电压点VB、第二电压比较器319的正端，

第二二极管325的阳极接高压区最低电压点VS，

第一电压比较器318的输出端分别接第一或非门320和第二或非门321的一个输入端，

第二电压比较器319的输出端分别接第一或非门320的另一个输入端和第三或非门322的一个输入端，

第一或非门320的输出端接第二或非门321和第三或非门322的另一个输入端，

第二或非门321的输出端接RS触发器323的R端，

第三或非门322的输出端接RS触发器323的S端，

RS触发器323的输出即为dV/dt防止电路309的输出。

上述的dV/dt防止电路309的工作原理如下：

（1）当输入信号301的上升沿到来时，第一高压DMOS管303导通而第二高压DMOS管304截止，相当于dV/dt防止电路309的第一输入端C有电流流过而第二输入端D没有电流流过：

第一电阻316的两端存在压降，第一电压比较器318的正端电压高于其负端电压，输出为低电平；第二电阻317两端不存在压降，第二电压比较器319的正端电压与其负端电压相同，输出为高电平；第一或非门320的输出为低电平，第二或非门321的输出为高电平，第三或非门322的输出为低电平，RS触发器323的输出为低电平；

（2）当输入信号301的下降沿到来时，第一高压DMOS管303截止而第二高压DMOS管304导通，相当于dV/dt防止电路309的第一输入端C没有电流流过而第二输入端D有电流流过：

第一电阻316两端不存在压降，第一电压比较器318的正端电压与其负端电压相同，输出为高电平；第二电阻317两端不存在压降，第二电压比较器319的正端电压高于其负端电压，输出为低电平；第一或非门320的输出为低电平，第二或非门321的输出为低电平，第三或非门322的输出为高电平，RS触发器323的输出为高电平；

（3）当输入信号301保持在高电平或低电平，第一高压DMOS管303和第二高压DMOS管304截止，相当于dV/dt防止电路309的第一输入端C和第二输入端D没有电流流过：

第一电阻316和第二电阻317两端不存在压降，第一电压比较器318和第二电压比较器319的正端电压与其负端电压相同，其输出同为高电平；第一或非门320、第二或非门321和第三或非门322的输出都为低电平，RS触发器323的输出保持不变。

本发明的dV/dt防止电路309防止dV/dt误动作的原理如下：

设所述第一高压DMOS管303和第二高压DMOS管304的理论寄生电容值为C_M，第一电阻316和第二电阻317的设计值为R，则产生dV/dt时，第一电压比较器318和第二电压比较器319正负端的压降V_T为：

$V_T=R\&CenterDot;C_M\&CenterDot;\frac{\mathrm{dV}}{\mathrm{dt}},$

设工艺线可设计出的电压比较器的最小识别电压为V_Q，则只要V_T的最小值V_Tmin满足：

V_Tmin>V_Q，

就能够保证高压集成电路在发生dV/dt时不产生误动作。

根据目前的工艺水平，R和C_M的最大偏差可控制在30%以内，高压集成电路正常工作时的dV/dt的变化范围为0.5V/ns～50V/ns，600V的高压DMOS管的寄生电容C_M理论值为2pF，1200V的高压DMOS管的寄生电容C_M理论值为4pF，即：

（1）对于600V的高压集成电路，只要满足：

0.7·R·0.7·2×10^-12·0.5×10⁹>VQ，

即将R值设计成不小于

就能防止高压集成电路发生dV/dt误动作；

（2）对于1200V的高压集成电路，只要满足：

0.7·R·0.7·4×10^-12·0.5×10⁹>V_Q，

即将R值设计成不小于

就能防止高压集成电路发生dV/dt误动作。

采用上述的技术方案后，能够避免dV/dt的值处于某个中间态时出现高压集成电路的高压侧输出信号被置低的误动作，扩大了高压集成电路的应用范围、提高了高压集成电路的可靠性。

Claims (2)

1.一种用于高压集成电路的dV/dt防止电路，高压集成电路（300）包括脉冲发生电路（302)、第一高压DMOS管（303)、第二高压DMOS管（304)、下桥臂控制电路（307）和高压区（308），其特征是dV/dt防止电路（309）位于高压区（308）内，第一电容（305）为第一高压DMOS管（303）的寄生电容，第二电容（306）为第二高压DMOS管（304）的寄生电容；

输入信号（301）通过高压集成电路（300）的输入端IN分别进入脉冲发生电路（302）和下桥臂控制电路（307），

脉冲发生电路（302）的第一输出端A在输入信号（301）的上升沿产生一个窄脉冲，第一输出端A连接第一高压DMOS管（303）的栅极，

脉冲发生电路（302）的第二输出端B在输入信号（301）的下降沿产生一个窄脉冲，第二输出端B连接第二高压DMOS管（304）的栅极，

下桥臂控制电路（307）的输出端LO产生与输入信号（301）反相的信号，

脉冲发生电路（302）和下桥臂控制电路（307）由低压区供电电源（312）供电，

低压区供电电源（312）的正端记为VCC，低压区供电电源（312）的负端记为GND，

第一高压DMOS管（303）的衬底与源极相连并接GND，第一高压DMOS管（303）的漏极进入高压区（308），第一高压DMOS管（303）漏极在高压区（308）内进入dV/dt防止电路（309）的第一输入端C，

第二高压DMOS管（304）的衬底与源极相连并接GND，第二高压DMOS管（304）的漏极进入高压区（308），第二高压DMOS管（304）漏极在高压区（308）内进入dV/dt防止电路（309）的第二输入端D，

dV/dt防止电路（309）由高压区供电电源（313）供电，

高压区供电电源（313）的正端记为VB，高压区供电电源（313）的负端记为VS，

dV/dt防止电路（309）的输出端接PMOS管（310）和NMOS管（311）的栅极，

PMOS管（310）的衬底与源极相连并接高压区（308）的最高电压端VB，

NMOS管（311）的衬底与源极相连并接高压区（308）的最低电压端VS，

PMOS管（310）与NMOS管（311）的漏极相连作为高压集成电路的上桥臂输出端HO，

下桥臂控制电路（307）的输出端LO连接第一高压IGBT管（314）的栅极，

上桥臂输出端HO连接第二高压IGBT管（315）的栅极，

第一高压IGBT管（314）的射极与GND相连，第一高压IGBT管（314）的集电极与第二高压IGBT管（315）的射极相连并接到VS，

第二高压IGBT管（315）的集电极接600V或1200V高压源P，

高压区供电电源（313）的正端连接VB，高压区供电电源（313）的负端连接VS；

当第一输入端C有电流流过，第二输入端D没有电流流过时，dV/dt防止电路（309）输出为低电平；第一输入端C的电流消失后，dV/dt防止电路（309）的输出仍保持在低电平；

当第一输入端C没有电流流过，第二输入端D有电流流过，dV/dt防止电路（309）输出为高电平；第二输入端D的电流消失后，dV/dt防止电路（309）的输出仍保持在高电平；

当第一输入端C和第二输入端D都有或都没有电流流过，dV/dt防止电路（309）的输出保持不变。

2.根据权利要求1所述的用于高压集成电路的dV/dt防止电路，其特征是所述dV/dt防止电路（309）包括第一电阻（316)、第二电阻（317)、第一电压比较器（318)、第二电压比较器（319)、第一或非门（320)、第二或非门（321)、第三或非门（322)、RS触发器（323)、第一二极管（324）和第二二极管（325），

第一高压DMOS管（303）的漏极进入dV/dt防止电路（309）的第一输入端C后连接第一电阻（316）的一端、第一二极管（324）的阴极、第一电压比较器（318）的负端，

第一电阻（316）的另一端接高压区最高电压点VB、第一电压比较器（318）的正端，

第一二极管（324）的阳极接高压区最低电压点VS，

第二高压DMOS管（304）的漏极进入dV/dt防止电路（309）的第二输入端D后连接第二电阻（317）的一端、第二二极管（325）的阴极、第二电压比较器（319）的负端，

第二电阻（317）的另一端接高压区最高电压点VB、第二电压比较器（319）的正端，

第二二极管（325）的阳极接高压区最低电压点VS，

第一电压比较器（318）的输出端分别接第一或非门（320）和第二或非门（321）的一个输入端，

第二电压比较器（319）的输出端分别接第一或非门（320）的另一个输入端和第三或非门（322）的一个输入端，

第一或非门（320）的输出端接第二或非门（321）和第三或非门（322）的另一个输入端，

第二或非门（321）的输出端接RS触发器（323）的R端，

第三或非门（322）的输出端接RS触发器（323）的S端，

RS触发器（323）的输出即为dV/dt防止电路（309）的输出。

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