CN203607841U - 用于高压集成电路的过压保护电路 - Google Patents

Abstract

本实用新型公开了一种用于高压集成电路的过压保护电路，其特征在于，主要由PMOS晶体管Ⅰ（101），串接在一起的PMOS晶体管Ⅱ（102）和NMOS晶体管Ⅰ（103），栅极与PMOS晶体管Ⅱ（102）和NMOS晶体管Ⅰ（103）的连接点相连接、漏极分别与PMOS晶体管Ⅱ（102）和PMOS晶体管Ⅰ（101）的源极相连接等组成。本实用新型整体电路结构较为简单，只需适当的增加或减少齐纳二极管的齐纳电压和个数，便能够轻松地实现高压集成电路的过压保护、输入电源VCC的钳位、输入电源VCC的过冲保护、输入电源VCC的静电释放保护等功能，其性能非常稳定。

Description

用于高压集成电路的过压保护电路

技术领域

本实用新型涉及一种高压集成电路，具体是指用于高压集成电路的过压保护电路。

背景技术

高压集成电路（HVIC）是一种带有欠压保护、逻辑控制等功能的栅极驱动电路，它将电力电子与半导体技术相结合，逐渐取代传统的分立元件，越来越多地被应用在大功率IGBT、MOSFET等驱动领域。

高压集成电路应用系统通常由高压集成电路、功率器件、外围电阻电容电感等构成。高压集成电路的输入电源VCC通常由非隔离电源提供，但常常会受到市电、输出负载等因素的影响而存在过压的危险。为了防止输入电源VCC过大而引起高压集成电路的损坏、系统的失效，就必须设法确保输入电源VCC不会超过预定的值，并且在输入电源VCC达到一定值时使高压集成电路过压保护电路工作，产生释放通道，降低VCC电压，确保高压集成电路的安全，确保系统的安全工作。

为了解决上述问题，现有的做法通常是在高压集成电路内部的输入电源端口接一个齐纳二极管到电源地，利用齐纳二极管的齐纳电压，将输入电源VCC钳位在一个固定值，从而达到防止输入电源VCC过大的目的。这种方法虽能够简单地保证输入电源VCC不会超过预定值，但其缺点是：一旦有大电流流过齐纳二极管，则该齐纳二极管便容易烧毁，其可靠性不高；同时，一旦输入电源VCC出现过冲电压，则也容易烧毁电路。因此，传统方法的局限性很强，不适于广泛推广和应用。

实用新型内容

本实用新型的目的在于克服目前高压集成电路的输入电源过大时，不能有效防止其击穿或损坏的缺陷，提供一种结构简单，能有效防止高压集成电路被击穿或损坏的用于高压集成电路的过压保护电路。

本实用新型的目的通过下述技术方案实现：用于高压集成电路的过压保护电路，主要由PMOS晶体管Ⅰ，串接在一起的PMOS晶体管Ⅱ和NMOS晶体管Ⅰ，栅极与PMOS晶体管Ⅱ和NMOS晶体管Ⅰ的连接点相连接、漏极分别与PMOS晶体管Ⅱ和PMOS晶体管Ⅰ的源极相连接、而源极则与NMOS晶体管Ⅰ的源极相连接的NMOS晶体管Ⅱ，以及串接在NMOS晶体管Ⅰ的源极与PMOS晶体管Ⅰ的漏极之间的齐纳二极管组组成；且所述PMOS晶体管Ⅱ的栅极与PMOS晶体管Ⅰ的漏极相连接。

进一步地，所述齐纳二极管组由一个以上的齐纳二极管同向顺次串接而成，且所述PMOS晶体管Ⅰ的漏极和PMOS晶体管Ⅱ的栅极均与该齐纳二极管组的阴极相连接，而NMOS晶体管Ⅰ的源极与NMOS晶体管Ⅱ的源极则均与齐纳二极管组的阳极相连接后再接地。

根据实际需求，所述齐纳二极管的数量为一个、两个、三个或四个。

为了较好的实现本实用新型，在PMOS晶体管Ⅱ的漏极与源极之间还串接有电容C1，而在NMOS晶体管Ⅰ的栅极处还串接有电阻R。

同时，在PMOS晶体管Ⅰ的源极处设有由电感L、电容C2和二极管D所构成的高压集成电路外部器件电路，且所述电感L与电容C2串接后再与二极管D相并联，而PMOS晶体管Ⅰ的源极则与电感L与电容C2的连接的点相连接。

本实用新型较现有技术相比具有以下优点及有益效果：

（1）本实用新型整体电路结构较为简单，只需适当的增加或减少齐纳二极管的齐纳电压和个数，便能够轻松地实现高压集成电路的过压保护、输入电源VCC的钳位、输入电源VCC的静电释放保护等功能，其性能非常稳定。

（2）本实用新型由电容C1和PMOS晶体管Ⅱ能有效的滤掉输入电源VCC过冲电压，从而无需额外增加滤波电路来滤除输入电源VCC过冲电压，大大降低了高压集成电路的复杂程度。

（3）本实用新型由NMOS晶体管Ⅱ构成了有效的输入电源静电释放保护电路，从而无需额外增加静电释放保护电路便可监控输入电源的过压情况，大大降低了高压集成电路的复杂程度。

附图说明

图1为本实用新型的电路结构原理图。

图2为本实用新型具有一个齐纳二极管时的结构示意图。

图3为本实用新型具有两个齐纳二极管时的结构示意图。

图4为本实用新型具有三个齐纳二极管时的结构示意图。

图5为本实用新型具有四个齐纳二极管时的结构示意图。

图6为本实用新型电源电压VCC过压钳位示意图。

图7为本实用新型电源电压VCC过冲滤波电路示意图。

以上附图中的附图标记名称为：

101—PMOS晶体管Ⅰ，102—PMOS晶体管Ⅱ，103—NMOS晶体管Ⅰ，104—NMOS晶体管Ⅱ，105—齐纳二极管组，106—高压集成电路外部器件电路。

具体实施方式

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例

如图1所示，本实用新型的高压集成电路的过压保护电路主要包括有PMOS晶体管Ⅰ101、PMOS晶体管Ⅱ102、NMOS晶体管Ⅰ103、NMOS晶体管Ⅱ104、齐纳二极管组105和高压集成电路外部器件电路106。

其中，PMOS晶体管Ⅱ102的漏极与NMOS晶体管Ⅰ103的漏极相连接，PMOS晶体管Ⅰ101的栅极则与PMOS晶体管Ⅱ102和NMOS晶体管Ⅰ103的连接点相连接，而NMOS晶体管Ⅱ104的栅极则与PMOS晶体管Ⅱ102和NMOS晶体管Ⅰ103的连接点相连接，PMOS晶体管Ⅱ102的栅极与PMOS晶体管Ⅰ101的漏极相连接；NMOS晶体管Ⅱ104的漏极则分别与PMOS晶体管Ⅱ102和PMOS晶体管Ⅰ101的源极相连接，NMOS晶体管Ⅱ104的源极则与NMOS晶体管Ⅰ103的源极相连接。PMOS晶体管Ⅱ102的漏极与源极之间还串接有电容C1，通过该结构，本实用新型能有效的滤掉输入电源VCC过冲电压，取代传统滤波电路的相关滤波功能。同时，在NMOS晶体管Ⅰ103的栅极处还串接有电阻R。

齐纳二极管组105在本实用新型中起到非常重要的作用，其由一个以上的齐纳二极管同向顺次串接而成。串接时，当有两个以上的齐纳二极管组成时，其后一个齐纳二极管的阴极要与前一个齐纳二极管的阳极相连接，串接后就形成了整个齐纳二极管组105的阳极和阴极，该齐纳二极管组105的阴极分别与PMOS晶体管Ⅰ101的漏极和PMOS晶体管Ⅱ102的栅极相连接，而齐纳二极管组105的阳极则与NMOS晶体管Ⅰ103的源极和NMOS晶体管Ⅱ104的源极相连接。同时，该齐纳二极管组105的阳极还要接地。

当该齐纳二极管的数量为一个时，其电路结构如图2所示；当该齐纳二极管的数量为两个时，其电路结构如图3所示；当该齐纳二极管的数量为三个时，其电路结构如图4所示；当该齐纳二极管的数量的四个时，其电路结构如图5所示。

高压集成电路外部器件电路106则由电感L、电容C2和二极管D所构成，且电感L与电容C2串接后再与二极管D相并联，而PMOS晶体管Ⅰ101的源极则与电感L与电容C2的连接的点相连接，二极管D与电容C2的连接点接地，电感L与二极管D的连接点则外接高压电源VDD。

下面以齐纳二极管组105具有三个齐纳二极管时为例来进行说明，在使用时，当输入电源VCC低于设定的过压保护的阈值电压VX时，NMOS晶体管Ⅰ103导通，所述电阻R的作用为启动电阻，NMOS晶体管Ⅰ103的漏极电位为低电平，即V2为低电平；PMOS晶体管Ⅰ101导通，齐纳二极管组105截止，V1的电压=VCC电压；PMOS晶体管Ⅱ102截止，NMOS晶体管Ⅱ104截止，PMOS晶体管Ⅰ101和PMOS晶体管Ⅱ102起正反馈作用，V2电压为低电平。此时，齐纳二极管组105中的所有齐纳二极管电压相同。

假设齐纳二极管组105中的三个齐纳二极管的齐纳电压均为VDZ，PMOS晶体管Ⅱ102的阈值电压为VTH，当输入电源电压VCC是高压3倍的VDZ与VTH之和时，三个齐纳二极管均会导通，V1电压=3VDZ，该PMOS晶体管Ⅱ102的栅源电压=VCC-V1>VTH1，PMOS晶体管Ⅱ102导通，VCC通过PMOS晶体管Ⅱ102对所述电容C1进行充电；当电容C1上的电压V2大于NMOS晶体管Ⅱ104的阈值电压VTH2时，NMOS晶体管Ⅱ104导通，VCC到GND之间有大电流释放通道，拉低VCC电压，从而实现VCC电压的钳位。

PMOS晶体管Ⅱ102工作于饱和区，其工艺参数为K，该工艺参数K为在制作高压集成电路过程中决定的一个常数，K=1/2×Up×Cox，其中Up表示P型载流子迁移率，Cox表示PMOS晶体管Ⅱ102的栅氧化层厚度，VTH1为所述的PMOS晶体管Ⅱ102的阈值电压，W/L为PMOS晶体管Ⅱ102的宽长比，W为PMOS晶体管Ⅱ102的宽，L为PMOS晶体管Ⅱ102的长，ID为PMOS晶体管Ⅱ102的漏端电流，ID=K×W/L*(VCC-V1-VTH1)2，

VCC电压钳位于 $\mathrm{VTH}=3*\mathrm{VDZ}+\sqrt{\frac{{2I}_D}{K\frac{W}{L}}}+V_{\mathrm{TH}},$ 如图6所示。

本实用新型的电容C1和PMOS晶体管Ⅱ102组合后（等效于电容C1和NMOS晶体管Ⅱ104），能有效的滤掉输入电源VCC过冲电压，其滤除脉冲宽度为t1=a*R*C，其中a为常数，R为PMOS晶体管Ⅱ102的导通电阻，C为电容C1的电容值。此时，PMOS晶体管Ⅱ102的导通电阻

K=1/2×Up×Cox，其中Up表示P型载流子迁移率，Cox表示PMOS晶体管Ⅱ102的栅氧化层厚度，VTH1为PMOS晶体管Ⅱ102的阈值电压，W/L为PMOS晶体管Ⅱ102的宽长比，W为PMOS晶体管Ⅱ102的宽，L为PMOS晶体管Ⅱ102的长。

输入电源VCC过冲电压滤波脉冲宽度 ${t1=a*C*}^{\frac{1}{K\×W/L*(\mathrm{VCC}-V1-\mathrm{VTH}1)}},$ 其过冲电压时的波形示意图如图7所示。

如上所述，便可以很好的实现本实用新型。

Claims (6)

1.用于高压集成电路的过压保护电路，其特征在于，主要由PMOS晶体管Ⅰ（101），串接在一起的PMOS晶体管Ⅱ（102）和NMOS晶体管Ⅰ（103），栅极与PMOS晶体管Ⅱ（102）和NMOS晶体管Ⅰ（103）的连接点相连接、漏极分别与PMOS晶体管Ⅱ（102）和PMOS晶体管Ⅰ（101）的源极相连接、而源极则与NMOS晶体管Ⅰ（103）的源极相连接的NMOS晶体管Ⅱ（104），以及串接在NMOS晶体管Ⅰ（103）的源极与PMOS晶体管Ⅰ（101）的漏极之间的齐纳二极管组（105）组成；所述PMOS晶体管Ⅱ（102）的栅极与PMOS晶体管Ⅰ（101）的漏极相连接。

2.根据权利要求1所述的用于高压集成电路的过压保护电路，其特征在于，所述齐纳二极管组（105）由一个以上的齐纳二极管同向顺次串接而成，且所述PMOS晶体管Ⅰ（101）的漏极和PMOS晶体管Ⅱ（102）的栅极均与该齐纳二极管组（105）的阴极相连接，而NMOS晶体管Ⅰ（103）的源极与NMOS晶体管Ⅱ（104）的源极则均与齐纳二极管组（105）的阳极相连接后再接地。

3.根据权利要求2所述的用于高压集成电路的过压保护电路，其特征在于，所述齐纳二极管的数量为一个、两个、三个或四个。

4.根据权利要求1～3任一项所述的用于高压集成电路的过压保护电路，其特征在于，在PMOS晶体管Ⅱ（102）的漏极与源极之间还串接有电容C1。

5.根据权利要求4所述的用于高压集成电路的过压保护电路，其特征在于，在NMOS晶体管Ⅰ（103）的栅极处还串接有电阻R。

6.根据权利要求5所述的用于高压集成电路的过压保护电路，其特征在于，在PMOS晶体管Ⅰ（101）的源极处设有由电感L、电容C2和二极管D所构成的高压集成电路外部器件电路（106），且所述电感L与电容C2串接后再与二极管D相并联，而PMOS晶体管Ⅰ（101）的源极则与电感L与电容C2的连接的点相连接。

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