JP2003008416A - パワー素子の保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 余分な部品を付加することなく簡単な構成
で、どのような定格レベルのパワー素子においても確実
にＡＳＯ保護を可能とし且つパワー素子を保護すること
ができるパワー素子の保護回路を提供する。 【解決手段】 パワー素子１に過電流が流れたことを検
出するコンパレータ３と、このコンパレータ３が過電流
を検出した時から所定のオン時間ｔ経過後にパワー素子
１の制御信号を遮断するフリップフロップ９及びアンド
回路１１と、制御信号を遮断した時から所定のオフ時間
Ｔ経過後に制御信号の遮断を解除するカウンタ７とを有
し、パワー素子１が安全動作領域に入るように、所定の
オン時間及び所定のオフ時間を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ等の
パワー素子の破壊を防止するためのパワー素子の保護回
路に関し、特に、ドライバー等のパワー素子が含まれる
ＩＣあるいは、モジュールの半導体製品のＡＳＯ保護
（パワー素子の安全動作領域での駆動）に関する。

【０００２】

【従来の技術】従来より、パワー素子の保護回路の代表
的な例として、例えば、図５乃至図７に示すものが知ら
れている。

【０００３】図５に示すパワー素子の保護回路は、Ｎチ
ャネル型のＭＯＳＦＥＴからなるパワー素子１０１と、
このパワー素子１０１のソースに直列に接続され且つ電
流を検出する検出抵抗Ｒｓと、非反転入力端子（＋）が
検出抵抗Ｒｓの一端に接続され且つ反転入力端子（−）
が基準電圧Ｖｒｅｆを介して検出抵抗Ｒｓの他端に接続
されるコンパレータ１０３と、制御信号とコンパレータ
１０３の出力とのアンドをとるアンド回路１１１と、ア
ンド回路１１１の出力をパワー素子１０１のゲートに印
加させるバッファ１１３とを有している。

【０００４】このパワー素子の保護回路において、パワ
ー素子１０１に過電流Ｉ_Ｄが流れると、検出抵抗Ｒｓの
両端に発生する電圧Ｖ（Ｖ＝Ｒｓ×Ｉ_Ｄ）が上昇し、該
電圧Ｖが基準電圧Ｖｒｅｆを超える。このため、コンパ
レータ１０３からはオフ信号がアンド回路１１１に出力
され、アンド回路１１１により制御信号がオフされ、パ
ワー素子１０１のゲートにオフ信号が印加される。すな
わち、パワー素子１０１にＡＳＯ保護がかけられる。

【０００５】また、図６に示すパワー素子の保護回路
は、図５に示すパワー素子の保護回路の構成に加えて、
さらに、パワー素子１０１ｂと検出抵抗Ｒｓとの両端に
パワー素子１０１ａを並列に接続して構成し、パワー素
子１０１ａ，１０１ｂに流れる電流を全部検出するので
はなく、一部の検出抵抗（センス素子）Ｒｓのみ電流検
出を行い、全体の電流値は、このセンス素子Ｒｓとパワ
ー素子全体の大きさの比率から推定する。

【０００６】このパワー素子の保護回路において、パワ
ー素子１０１ａとパワー素子１０１ｂとに流れる電流の
比をｍ：１とする。パワー素子１０１ｂに過電流Ｉ_Ｄ／
ｍが流れると、検出抵抗Ｒｓの両端に発生する電圧Ｖ
（Ｖ＝Ｒｓ×Ｉ_Ｄ／ｍ）が上昇し、該電圧Ｖが基準電圧
Ｖｒｅｆを超える。このため、コンパレータ１０３から
はオフ信号がアンド回路１１１に出力され、アンド回路
１１１により制御信号がオフされ、パワー素子１０１
ａ，１０１ｂのそれぞれのゲートにオフ信号が印加され
る。すなわち、パワー素子１０１ａ，１０１ｂにＡＳＯ
保護がかけられる。

【０００７】また、図７に示すパワー素子の保護回路
は、Ｎチャネル型のＭＯＳＦＥＴからなるパワー素子１
０１と、このパワー素子１０１のドレイン−ソース間に
設けられ且つ直列に接続された第１抵抗Ｒ１及び第２抵
抗Ｒ２と、非反転入力端子が第１抵抗Ｒ１と第２抵抗Ｒ
２との接続点に接続され且つ反転入力端子が基準電圧Ｖ
ｒｅｆの正極に接続されるコンパレータ１０３と、制御
信号とコンパレータ１０３の出力とのアンドをとるアン
ド回路１１１と、アンド回路１１１の出力をパワー素子
１０１のゲートに印加させるバッファ１１３とを有し、
パワー素子１０１の電流が流れている部分の両端の電圧
差Ｖ_ＤＳ（ドレイン−ソース間電圧等）を検出する。

【０００８】このパワー素子の保護回路において、パワ
ー素子１０１に過電流Ｉ_Ｄが流れると、電圧差Ｖ_ＤＳが
上昇する。そして、電圧差Ｖ_ＤＳが電圧Ｖ（Ｖ＝（Ｒ１
＋Ｒ２）／Ｒ２×Ｖｒｅｆ）を超えると、コンパレータ
１０３からはオフ信号がアンド回路１１１に出力され、
アンド回路１１１により制御信号がオフされ、パワー素
子１０１のゲートにオフ信号が印加される。すなわち、
パワー素子１０１にＡＳＯ保護がかけられる。

【０００９】

【発明が解決しようとする課題】しかしながら、図５に
示すパワー素子の保護回路では、精度の良い検出抵抗Ｒ
ｓが必要であり、また、この検出抵抗Ｒｓの電圧降下に
よる発熱、電圧降下が無視できない。

【００１０】また、図６に示すパワー素子の保護回路で
は、パワー素子とセンス素子との特性が完全に一致して
いることが大前提であるため、モノリシックＩＣ以外の
半導体製品（ハイブリッド、モジュール製品）等では、
この方式は使用できない。また、センス素子を配置する
位置や大きさが難しく、しばしば、設計値通りに電流値
が合わない。このため、ＡＳＯ保護の値が正確ではなか
った。

【００１１】さらに、図７に示すパワー素子の保護回路
では、パワー素子の電流が流れている部分の両端の電圧
差だけを利用しているので、パワー素子に流れている電
流が直接正確に判らない。このため、最悪の場合には、
デバイスのバラツキ等により、ＡＳＯ保護がかかっても
電流値が大きすぎて、パワー素子を保護できずに破損す
るおそれがあった。

【００１２】本発明は、余分な部品を付加することなく
簡単な構成で、どのような定格レベルのパワー素子にお
いても確実にＡＳＯ保護を可能とし且つパワー素子を保
護することができるパワー素子の保護回路を提供するこ
とにある。

【００１３】

【課題を解決するための手段】本発明は前記課題を解決
するために以下の構成とした。請求項１の発明は、パワ
ー素子に過電流が流れたことを検出する検出回路と、こ
の検出回路が前記過電流を検出した時に、前記パワー素
子の制御信号を遮断する遮断回路と、この遮断回路が前
記制御信号を遮断した時から所定の遮断時間経過後に前
記制御信号の遮断を解除する解除回路とを有し、前記パ
ワー素子が安全動作領域に入るように、前記所定の遮断
時間を設定することを特徴とする。

【００１４】請求項１の発明によれば、検出回路が過電
流を検出した時に、遮断回路がパワー素子の制御信号を
遮断すると、解除回路は、制御信号を遮断した時から所
定の遮断時間経過後に制御信号の遮断を解除する。この
所定の遮断時間は、パワー素子が安全動作領域に入るよ
うに設定されているので、安全動作領域でパワー素子を
駆動できるとともに、パワー素子の動作が完全に停止し
てしまうのを防止できる。従って、余分な部品を付加す
ることなく簡単な構成で、どのような定格レベルのパワ
ー素子においても確実にＡＳＯ保護を可能とし且つパワ
ー素子を保護することができる。

【００１５】請求項２の発明は、パワー素子に過電流が
流れたことを検出する検出回路と、この検出回路が前記
過電流を検出した時から所定の導通時間経過後に前記パ
ワー素子の制御信号を遮断する遮断回路と、この遮断回
路が前記制御信号を遮断した時から所定の遮断時間経過
後に前記制御信号の遮断を解除する解除回路とを有し、
前記パワー素子が安全動作領域に入るように、前記所定
の導通時間と前記所定の遮断時間との比率を設定するこ
とを特徴とする。

【００１６】請求項２の発明によれば、検出回路が過電
流を検出した時から所定の導通時間経過後に、遮断回路
がパワー素子の制御信号を遮断すると、解除回路は、制
御信号を遮断した時から所定の遮断時間経過後に制御信
号の遮断を解除する。パワー素子が安全動作領域に入る
ように、所定の導通時間と所定の遮断時間との比率が設
定されているので、安全動作領域でパワー素子を駆動で
きるとともに、パワー素子の動作が完全に停止してしま
うのを防止できる。従って、余分な部品を付加すること
なく簡単な構成で、どのような定格レベルのパワー素子
においても確実にＡＳＯ保護を可能とし且つパワー素子
を保護することができる。

【００１７】

【発明の実施の形態】以下、本発明のパワー素子の保護
回路の実施の形態を図面を参照して詳細に説明する。実
施の形態のパワー素子の保護回路は、過電流を検出して
からパワー素子がオフになるまでの一定のオン時間と制
御信号をオフさせてパワー素子がオフしているオフ時間
との比率を決定する回路を構成することで、パワー素子
のＡＳＯ保護を可能としたものである。

【００１８】（第１の実施の形態）第１の実施の形態の
パワー素子の保護回路は、前記比率を決定する回路をデ
ジタル回路で構成したことを特徴とするものであり、以
下これについて詳述する。図１は第１の実施の形態に係
るパワー素子の保護回路を示す構成図である。

【００１９】図１に示すパワー素子の保護回路は、Ｎチ
ャネル型のＭＯＳＦＥＴからなるパワー素子１と、この
パワー素子１のドレイン−ソース間に設けられ且つ直列
に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２と、非反転
入力端子が第１抵抗Ｒ１と第２抵抗Ｒ２との接続点に接
続され且つ反転入力端子が基準電圧Ｖｒｅｆの正極に接
続されるコンパレータ３と、このコンパレータ３からの
出力を一定時間だけ遅延させるディレー回路４と、この
ディレー回路４からの信号をパルス信号化するワンショ
ット回路５とを有している。コンパレータ３は、本発明
の検出回路に対応する。

【００２０】また、パワー素子の保護回路は、フリップ
フロップ９、カウンタ７、クロック発生器１０、インバ
ータ１５、アンド回路１１、バッファ１３を有してい
る。

【００２１】フリップフロップ９は、本発明の遮断回路
に対応し、リセット端子Ｒにワンショット回路５からの
信号がオン入力されセット端子Ｓにカウンタ７からの信
号がオフ入力されたときに出力をオフしオフ信号をアン
ド回路１１に出力する。また、フリップフロップ９は、
リセット端子Ｒにワンショット回路５からオフ信号を入
力しセット端子Ｓにカウンタ７からオン信号を入力した
ときに出力をオンしオン信号をアンド回路１１に出力す
る。

【００２２】インバータ１５は、フリップフロップ９の
出力を反転させて反転出力をクロック発生器１０に出力
する。クロック発生器１０は、クロック信号を発生し、
インバータ１５から反転出力を入力した時刻からクロッ
ク信号をカウンタ７に出力する。カウンタ７は、本発明
の解除回路に対応し、クロック発生器１０からのクロッ
ク信号ＣＫを入力したときからクロック信号のカウント
を開始し、一定のオフ時間Ｔだけカウントし、カウント
終了時にオン信号をフリップフロップ９のセット端子Ｓ
に出力する。アンド回路１１は、制御信号とフリップフ
ロップ９の出力とのアンドをとり、バッファ１３は、ア
ンド回路１１の出力をパワー素子１のゲートに印加させ
る。

【００２３】次に、このように構成された第１の実施の
形態に係るパワー素子の保護回路の動作を、図２に示す
各信号のタイミングチャートを参照しながら説明する。
なお、図２に示す（ａ）から（ｇ）までの各信号は、図
１に示す（ａ）から（ｇ）までの各部における信号に対
応するものとする。

【００２４】まず、時刻ｔ_１において、制御信号がオン
（図２でＨレベル）で且つフリップフロップ９の信号
（ｅ）がオンであるので、アンド回路１１の出力信号
は、オンとなり、バッファ１３を介してパワー素子１の
ゲートに印加される。このため、パワー素子１に電流が
流れる。

【００２５】次に、ある時刻に、パワー素子１に何らか
の原因で過電流が流れる不具合が発生したとすると、こ
の過電流により、パワー素子１のドレイン−ソース間の
電圧降下が増加する。このとき、抵抗Ｒ１と抵抗Ｒ２と
の接続点Ｐの電位が上昇し、この電位がコンパレータ３
の非反転入力端子（＋）に入力される。そして、時刻ｔ
_２において、該電位が基準電位Ｖｒｅｆを超えると、コ
ンパレータ３からの信号（ｂ）はオンとなる。

【００２６】この信号（ｂ）は、時刻ｔ_２から一定のオ
ン時間ｔだけオンとなる信号であり、全体の回路の遅れ
による時間である。信号（ｂ）は、ディレー回路４でわ
ずかな時間だけ遅延されてワンショット回路５に送られ
る。ディレー回路４からの信号は、ワンショット回路５
でパルス信号化され、信号（ｃ）がプリッププロップ９
のリセット端子Ｒ、及びカウンタ７のリセット端子Ｒに
入力される。

【００２７】次に、プリッププロップ９のリセット端子
Ｒに信号（ｃ）がオン入力され、且つ、時刻ｔ_２からオ
ン時間ｔだけ経過した時刻において、セット端子Ｓにカ
ウンタ７から信号（ｄ）がオフ（図２でＬレベル）入力
されると、フリッププロップ９からの信号（ｅ）はオフ
となる。アンド回路１１は、パワー素子１の制御信号と
プリッププロップ９からの信号（ｅ）とのアンドをとる
ので、アンド回路１１の出力はオフとなる。すなわち、
制御信号をオフすることにより、パワー素子１のゲート
がオフとなるので、パワー素子１が強制的にオフされ
る。

【００２８】すなわち、過電流を検出したときからパワ
ー素子１をオフするまでの一定のオン時間ｔだけ過電流
が流れるが、パワー素子１を破壊する前に制御信号を必
ずオフさせるので、ＡＳＯ破壊からパワー素子１を保護
することができる。

【００２９】また、時刻ｔ_２からオン時間ｔだけ経過し
た時刻において、インバータ１５からの信号は、オンと
なってクロック発生器１０に入力される。クロック発生
器１０は、インバータ１５からオン信号を入力した時か
らクロック信号をカウンタ７に出力し、カウンタ７は、
クロック信号をｎ個（一定のオフ時間Ｔに対応）だけカ
ウントし、ｎカウント終了すると、信号（ｄ）をオンに
する。

【００３０】このため、フリップフロップ９のセット端
子Ｓにはカウンタ７から信号（ｄ）がオン入力され、フ
リップフロップ９のリセット端子Ｒにはワンショット回
路５から信号（ｃ）がオフ入力されることになる。そし
て、フリップフロップ９からの信号（ｅ）は、オンとな
ってアンド回路１１に入力される。このため、パワー素
子１の制御信号は、遮断されることなくパワー素子１の
ゲートに入力され、パワー素子１がオンとなる。

【００３１】すなわち、制御信号をオフさせたときから
一定のオフ時間Ｔが経過した時に、再び制御信号をオン
させるので、パワー素子１の動作が完全に停止してしま
うのを防止できる。

【００３２】ここで、ある過電流モード等の異常状態で
のパワー素子１の発熱量Ｐｗは式（１）で表される。

【００３３】 Ｐｗ＝Ｖ_ＤＳ×Ｉ_ＤＳ×ｔ／Ｔ ・・・（１） なお、Ｖ_ＤＳはパワー素子１のドレイン−ソース間電圧
であり、Ｉ_ＤＳはパワー素子１のドレインからソースに
流れる電流である。

【００３４】すなわち、ｔ／Ｔの比率を可変すること
で、パワー素子１の発熱量Ｐｗの値を基本的にいくらで
も小さくすることができ、パワー素子１の異常時におけ
る発熱量を下げることができる。このため、この比率を
パワー素子１の定格レベルに合わせて可変することで、
どのような定格レベルのパワー素子１であっても、確実
にＡＳＯ保護が可能となる。実際には、オン時間ｔは微
小時間であるため固定値とし、パワー素子１がＡＳＯ
（安全動作領域）に入るように、所定のオフ時間Ｔを設
定することでＡＳＯ保護が可能となる。

【００３５】このように第１の実施の形態に係るパワー
素子の保護回路によれば、パワー素子１を単純にオフに
するのではなく、オフ時間（遮断時間）Ｔを設定して、
安全動作領域でパワー素子１を駆動すると共に、パワー
素子１の動作が完全に停止してしまうのを防止できる。
すなわち、過電流を検出してからパワー素子１がオフに
なるまでの一定のオン時間ｔと制御信号をオフさせてパ
ワー素子１がオフしているオフ時間Ｔとの比率ｔ／Ｔに
より、パワー素子１を保護できる。

【００３６】また、精度の良い検出抵抗等の余分な部品
が不要となり、余分な部品が不要となることで、この部
分で発生する発熱、電力ロス等のロスがなくなる。ま
た、この回路方式であれば、モノリシックＩＣの半導体
のみではなく、制御系とパワー系とが別々の素子構造に
なっているハイブリッドＩＣやモジュールＩＣ等にも利
用できる。

【００３７】さらに、パワーデバイスをセンス構造にす
る必要がないので、パワー素子自体を簡単に構成でき
る。また、パワー素子の両端電位差を検出するだけと違
って、ｔ／Ｔ比率を変えることだけで、任意にＡＳＯ保
護の値を決めることができる。これにより、回路設計の
自由度が高くなる。

【００３８】（第２の実施の形態）次に第２の実施の形
態に係るパワー素子の保護回路を説明する。第２の実施
の形態のパワー素子の保護回路は、前記比率を決定する
回路をアナログ回路で構成したことを特徴とするもので
あり、以下これについて詳述する。図３は第２の実施の
形態に係るパワー素子の保護回路を示す構成図である。

【００３９】図３に示すパワー素子の保護回路は、図１
に示すパワー素子の保護回路と同様に、パワー素子１
と、第１抵抗Ｒ１及び第２抵抗Ｒ２と、コンパレータ３
と、ディレー回路４と、ワンショット回路５とを有して
いる。

【００４０】また、パワー素子の保護回路は、ゲートが
ワンショット回路５の出力に接続され且つソースが接地
されたＮチャネル型のＭＯＳＦＥＴからなるパワー素子
１７と、このパワー素子１７のドレインとソース間に接
続されたコンデンサＣと、非反転入力端子がパワー素子
１７のドレインに接続され且つ反転入力端子が基準電圧
Ｖｒｅｆ２の正極に接続されたコンパレータ１９とを有
している。

【００４１】コンデンサＣには電流Ｉ_１が流れるように
なっていて、コンデンサＣに蓄積された電荷による電圧
（ｄ）がＶｒｅｆ２を超えると、コンパレータ１９の出
力がオンするようになっている。また、ワンショット回
路５からパルスがパワー素子１７のゲートに入力される
と、パワー素子１７がオンしてコンデンサＣの電荷が放
電し、電圧（ｄ）が低下してコンパレータ１９の出力が
オフするようになっている。

【００４２】また、アンド回路１１は、制御信号とコン
パレータ１９の出力とのアンドをとり、バッファ１３
は、アンド回路１１の出力をパワー素子１のゲートに印
加させる。

【００４３】次に、このように構成された第２の実施の
形態に係るパワー素子の保護回路の動作を、図４に示す
各信号のタイミングチャートを参照しながら説明する。
なお、図４に示す（ａ）から（ｅ）までの各信号は、図
３に示す（ａ）から（ｅ）までの各部における信号に対
応するものとする。

【００４４】まず、パワー素子１に過電流が流れると、
抵抗Ｒ１と抵抗Ｒ２との接続点Ｐの電位が上昇し、この
電位がコンパレータ３の非反転入力端子（＋）に入力さ
れる。そして、時刻ｔ_２において、該電位が基準電位Ｖ
ｒｅｆを超えると、コンパレータ３からの信号（ｂ）は
オンとなる。

【００４５】この信号（ｂ）は、時刻ｔ_２から一定のオ
ン時間ｔだけオンとなる信号であり、全体の回路の遅れ
による時間である。信号（ｂ）は、ディレー回路４でわ
ずかな時間だけ遅延されてワンショット回路５に送られ
る。ディレー回路４からの信号は、ワンショット回路５
でパルス信号化され、信号（ｃ）がパワー素子１７のゲ
ートに入力される。

【００４６】すると、信号（ｃ）がオンした時刻に、パ
ワー素子１７がオンするため、コンデンサＣに蓄積され
た電荷がパワー素子１７を介して放電される。このた
め、コンパレータ１９の非反転入力端子の電圧（ｄ）が
急激に低下する。このため、時刻ｔ_２からオン時間ｔを
経過した時刻には、電圧（ｄ）が基準電圧Ｖｒｅｆ２未
満となるので、コンパレータ１９からの信号（ｅ）は、
オフとなる。アンド回路１１は、パワー素子１の制御信
号とコンパレータ１９からの信号（ｅ）とのアンドをと
るので、アンド回路１１の出力はオフとなる。すなわ
ち、制御信号をオフすることにより、パワー素子１のゲ
ートがオフとなるので、パワー素子１が強制的にオフさ
れる。

【００４７】すなわち、過電流を検出したときからパワ
ー素子１をオフするまでの一定のオン時間ｔだけ過電流
が流れるが、パワー素子１を破壊する前に制御信号を必
ずオフさせるので、ＡＳＯ破壊からパワー素子１を保護
することができる。

【００４８】また、時刻ｔ_２からオン時間ｔだけ経過し
た時刻から、コンデンサＣに電流Ｉ _１が流れてコンデン
サＣに電荷が徐々に蓄積される。このため、電圧（ｄ）
は時間の経過ととともに上昇する。この電圧（ｄ）はＣ
／Ｉ_１で表される。そして、信号（ｅ）がオフとなった
時刻からオフ時間Ｔだけ経過した時刻において、電圧
（ｄ）は、基準電圧Ｖｒｅｆ２以上となる。なお、オフ
時間Ｔは、式（２）で表される。

【００４９】 Ｔ＝Ｃ×Ｖｒｅｆ２／Ｉ_１ ・・・（２） このため、コンパレータ１９からの信号（ｅ）は、オン
となってアンド回路１１に入力される。このため、パワ
ー素子１の制御信号は、遮断されることなくパワー素子
１のゲートに入力され、パワー素子１がオンとなる。

【００５０】すなわち、制御信号をオフさせたときから
一定のオフ時間Ｔが経過した時に、再び制御信号をオン
させるので、パワー素子１の動作が完全に停止してしま
うのを防止できる。

【００５１】すなわち、ｔ／Ｔの比率を可変すること
で、パワー素子１の発熱量Ｐｗの値を基本的にいくらで
も小さくすることができ、パワー素子１の異常時におけ
る発熱量を下げることができる。このため、この比率を
パワー素子１の定格レベルに合わせて可変することで、
どのような定格レベルのパワー素子１であっても、確実
にＡＳＯ保護が可能となる。実際には、オン時間ｔは微
小時間であるため固定値とし、パワー素子１がＡＳＯ
（安全動作領域）に入るように、所定のオフ時間Ｔを設
定することでＡＳＯ保護が可能となる。

【００５２】このように第２の実施の形態に係るパワー
素子の保護回路によれば、第１の実施の形態に係るパワ
ー素子の保護回路が有する効果と同様な効果を得ること
ができる。

【００５３】なお、本発明は前述した第１の実施の形態
及び第２の実施の形態に係るパワー素子の保護回路に限
定されるものではない。第１の実施の形態のパワー素子
の保護回路では、インバータ１５を設け、該インバータ
１５がオフとなったときにクロック信号を停止したが、
例えば、フリップフロップ９とクロック発生器１０との
間にインバータ１５を設けず、フリップフロップ９から
の信号がオンとなったときにクロック信号を停止しても
良い。

【００５４】

【発明の効果】本発明によれば、余分な部品を付加する
ことなく簡単な構成で、どのような定格レベルのパワー
素子においても確実にＡＳＯ保護を可能とし且つパワー
素子を保護することができるパワー素子の保護回路を提
供することができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るパワー素子の保護回路
を示す構成図である。

【図２】第１の実施の形態に係るパワー素子の保護回路
の各部における信号のタイミングチャートである。

【図３】第２の実施の形態に係るパワー素子の保護回路
を示す構成図である。

【図４】第２の実施の形態に係るパワー素子の保護回路
の各部における信号のタイミングチャートである。

【図５】従来のパワー素子の保護回路の第１の例を示す
構成図である。

【図６】従来のパワー素子の保護回路の第２の例を示す
構成図である。

【図７】従来のパワー素子の保護回路の第３の例を示す
構成図である。

【符号の説明】

１，１７ パワー素子 ３，１９ コンパレータ ４ ディレー回路 ５ ワンショット回路 ７ カウンタ ９ フリッププロップ １０ クロック発生器 １１ アンド回路 １ ５ インバータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H740 BA11 BA12 BC01 MM02 MM11 5J055 AX32 AX37 AX44 AX64 BX16 CX00 DX13 DX22 EX02 EX11 EX25 EY01 EY10 EY21 EZ03 EZ07 EZ10 EZ25 EZ28 EZ32 EZ34 EZ50 FX04 FX07 FX13 FX18 FX32 FX38 GX01 GX04 5J091 AA01 AA41 AA51 CA57 FA18 FP02 FP05 GP01 HA10 HA25 HA29 KA04 KA05 KA15 KA28 KA33 KA35 KA36 KA37 MA19 TA01 TA06 UW08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 パワー素子に過電流が流れたことを検出
   する検出回路と、 この検出回路が前記過電流を検出した時に、前記パワー
   素子の制御信号を遮断する遮断回路と、 この遮断回路が前記制御信号を遮断した時から所定の遮
   断時間経過後に前記制御信号の遮断を解除する解除回路
   とを有し、 前記パワー素子が安全動作領域に入るように、前記所定
   の遮断時間を設定することを特徴とするパワー素子の保
   護回路。
2. 【請求項２】 パワー素子に過電流が流れたことを検出
   する検出回路と、 この検出回路が前記過電流を検出した時から所定の導通
   時間経過後に前記パワー素子の制御信号を遮断する遮断
   回路と、 この遮断回路が前記制御信号を遮断した時から所定の遮
   断時間経過後に前記制御信号の遮断を解除する解除回路
   とを有し、 前記パワー素子が安全動作領域に入るように、前記所定
   の導通時間と前記所定の遮断時間との比率を設定するこ
   とを特徴とするパワー素子の保護回路。
3. 【請求項３】 前記解除回路は、前記遮断回路が前記制
   御信号を遮断した時から計時を開始し前記所定の遮断時
   間だけ計時した時に前記制御信号の遮断を解除するため
   の解除信号を前記遮断回路に出力する計時回路を有する
   ことを特徴とする請求項１又は請求項２記載のパワー素
   子の保護回路。
4. 【請求項４】 前記解除回路は、第１及び第２主電極と
   制御電極を有し前記検出回路が前記過電流を検出した時
   に前記制御電極にオン信号が入力されて前記第１及び第
   ２主電極間がオンする半導体素子と、この半導体素子の
   前記第１及び第２主電極間に並列に接続され且つ入力さ
   れる電流により電荷を蓄積するコンデンサとを有し、 前記遮断回路は、前記コンデンサの端子電圧と基準電圧
   とを比較し前記コンデンサの端子電圧が前記基準電圧を
   超えたときに前記パワー素子の制御信号を遮断する比較
   回路を有し、 前記所定の遮断時間は、前記コンデンサの値と前記電流
   の値と前記基準電圧の値とによって設定されることを特
   徴とする請求項１又は請求項２記載のパワー素子の保護
   回路。