KR19980063516A - 출력 구동 회로 및 반도체 장치 - Google Patents

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KR19980063516A
KR19980063516A KR1019970051705A KR19970051705A KR19980063516A KR 19980063516 A KR19980063516 A KR 19980063516A KR 1019970051705 A KR1019970051705 A KR 1019970051705A KR 19970051705 A KR19970051705 A KR 19970051705A KR 19980063516 A KR19980063516 A KR 19980063516A
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Abstract

출력 구동 회로용의 전원전압을 외부로부터 공급하거나, 출력 구동 회로용의 승압 회로를 설치하거나, 출력 구동 회로의 출력단에 접속된 MOS 트랜지스터의 게이트 산화막을 두껍게 할 필요가 없어진다. 전원회로(121)는 전원전위 VDD와 출력 단자의 전위 Vo 중 높은 쪽의 전위에 거의 동일한 전위 Vw를 생성함으로써, pMOS 트랜지스터 Qu의 n웰의 전위 Vw를 pMOS 트랜지스터 Qu의 소스 S 및 드레인 D의 전위 이상으로 한다. 전원 회로(122)는 VoVDD일 때, VDD-Vth로 거의 동일한 전위 Vs를 생성하고, VoVDD일 때, 오프로 되어 출력 단자 OUT로부터 pMOS 트랜지스터 Qu를 통하여 전원전위 VDD에 전류가 흐르는 것을 방지하고 있다. 여기서 Vth는 MOS 트랜지스터의 임계 전압이다.

Description

출력 구동 회로 및 반도체 장치
본 발명은 출력 구동 회로 및 이것을 구비한 반도체 장치에 관한 것이다.
반도체 집적 회로의 대규모화 및 회로 소자의 미세화에 따라, 전원전압의 저압화 및 다핀화가 행해지고, 복수의 반도체 장치 사이가 접속된 장치에서는 복수의 전원전압이 필요하게 된다.
도 4는 종래의 출력 구동 회로 및 그 주변부를 나타낸다.
반도체 장치(10)와 반도체 장치(20)의 사이는, 양방향 버스 라인(30)으로 접속되어 있다. 반도체 장치(10)내에서는 그 출력단에 전치 구동 회로(11)의 출력 신호 S1 및 S2로 구동하는 출력 구동 회로(12)를 형성하고 있다. 출력 구동 회로(12)는 pMOS 트랜지스터 Qu의 소스 S 및 드레인 D가 각각 전원전압 VDD의 배선 및 출력 단자 OUT에 접속되고, nMOS 트랜지스터 Qd의 소스 S 및 드레인 D가 각각 기준 전위 VSS의 배선 및 출력 단자 OUT에 접속되어 있다. 예컨대, 반도체 장치(10)는 3.3V로 구동하고, 반도체 장치(20)는 5.0V로 동작하며, VDD=3.3V, VSS=0V이다.
반도체 장치(20)로부터 양방향 버스 라인(30)에 신호가 출력되고 있을 때, 출력 구동 회로(12)의 출력을 고임피던스 상태로 하기 때문에 신호 S1 및 S2가 각각 고레벨 및 저레벨로 된다.
그러나, 출력 단자 OUT가 5V일 때, pMOS 트랜지스터 Qu의 드레인 D와 n웰의 pn 접합 다이오드에 순방향 전류가 흐르고, pMOS 트랜지스터 Qu를 통하여 전위VDD의 전원 배선에 전류가 흐르며, 전원전위 VDD가 5V 근처까지 상승한다. 이것에 의해, 전원전위 VDD에 접속된 회로, 특히 도면에 도시하지 않은 입력 버퍼 회로가 오동작하는 원인이 되거나, 높은 전압 스트레스에 의해 열화가 빠르게 진행되어 신뢰성이 저하한다.
이 열화를 방지하기 위해서, 반도체 장치(10)내의 양방향 버스 라인(30)에 접속되는 MOS 트랜지스터의 게이트 산화막을 다른 그것보다도 두껍게 하면, 제조 공정수가 증가하여 비용 상승이 된다.
pMOS 트랜지스터 Qu에 전류가 역류하는 것을 방지하기 위해서, 전원전위 VDD로서 5V를 이용하면, 전치 구동 회로(11)와 출력 구동 회로(12)의 사이에 인터페이스 회로가 필요하게 된다. 또, 5V 전원전압을 반도체 장치(10)의 외부로부터 공급하도록 구성한 경우에는, 반도체 장치(10)의 신호 입출력의 핀수가 제한되어 다핀화의 요구에 반한다. 이 요구를 충족시키기 위해서 반도체 장치(10)내에 출력 구동 회로(12)용의 승압 회로를 구비한 경우에는, 회로(12)의 구동 능력이 비교적 크기 때문에 승압 회로의 점유 면적이 비교적 넓어지고, 반도체 장치(10)의 회로의 고집적화가 방해된다.
본 발명의 목적은, 이러한 문제점을 감안하여, 출력 구동 회로 전용의 전원전압을 외부로부터 공급하거나, 출력 구동 회로용의 승압 회로를 설치하거나, 출력 구동 회로의 출력단에 접속된 MOS 트랜지스터의 게이트 산화막을 두껍게 할 필요가 없는 출력 구동 회로 및 반도체 장치를 제공하는데 있다.
도 1은 본 발명의 제1 실시 형태의 출력 구동 회로 및 그 주변부를 나타내는 도면.
도 2의 (a) 및 (b)는 각각 도 1 중의 전원 회로(121 및 122)의 구성예를 나타내는 도면.
도 3은 본 발명의 제2 실시 형태의 출력 구동 회로 및 그 주변부를 나타내는 도면.
도 4는 종래의 출력 구동 회로 및 그 주변부를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10,10A,10B,20 : 반도체 장치
30 : 양방향 버스 라인
11 : 전치 구동 회로
12,12A,12B : 출력 구동 회로
121,122 : 전원 회로
Qu,Qp1∼Qp4 : pMOS 트랜지스터
Qd,Qn1∼Qn3 : nMOS 트랜지스터
제1 발명에서는, 제1 전원전위 VDD가 공급되는 제1 배선과 상기 제1 전원전위 VDD보다 낮은 제2 전원전위 VSS가 공급되는 제2 배선의 사이에, n웰내에 형성된 풀업용 pMOS 트랜지스터와, 풀다운용 nMOS 트랜지스터가, 양 MOS 트랜지스터의 드레인을 공통으로 직렬접속하여, 상기 드레인이 출력 단자에 접속된 출력 구동 회로에 있어서,
상기 제1 전원전위 VDD와 상기 출력단자의 전위 Vo에 기초하여, 상기 제1 전원전위 VDD와 상기 출력 단자의 전위 Vo 중 높은 쪽의 전위와 거의 동일한 전위를 n웰 전위 Vw로서 생성하고, 상기 n웰 전위 Vw를 상기 n웰에 공급하는 제1 전원 회로와,
상기 제1 배선과 상기 풀업용 pMOS 트랜지스터의 소스의 사이에 접속된 고압 컷용 스위치 소자와, VoVDD의 경우에 상기 고압 차단용 스위치 소자를 오프로 하여, VoVDD의 경우에 상기 고압 차단용 스위치 소자를 온으로 하는 스위치 제어 회로를 구비한 제2 전원 회로를 갖는다.
본 제1 발명에 의하면, 제1 전원 회로에 의해, 풀업용 pMOS 트랜지스터의 n웰 전위 Vw가 풀업용 pMOS 트랜지스터의 소스 S 및 드레인 D의 전위 이상으로 되기 때문에, 출력 단자에 제1 전원전위 VDD보다 높은 전위 Vo가 인가되어도, 이 n웰과 풀업용 pMOS 트랜지스터의 소스 S 및 드레인 D의 사이의 양 pn 접합 중 어디에도 순방향 전압이 인가되지 않는다. 또한, 제2 전원 회로에 의해, VoVDD일 때에 출력 단자 OUT에서 풀업용 pMOS 트랜지스터를 통하여 제1 전원전위 VDD에 전류가 흐르는 것이 방지된다.
따라서, 출력 구동 회로용의 전원전압을 외부로부터 공급하거나, 출력 구동 회로용의 승압 회로를 설치하거나, 출력 구동 회로의 출력단에 접속된 MOS 트랜지스터의 게이트 산화막을 두껍게 할 필요가 없다는 효과를 발휘한다.
제1 발명의 제1 양태에서는, 상기 제1 전원회로는,
상기 제1 배선과 상기 n웰의 사이에 접속되고, 제어 입력단에 상기 출력단의 전위 Vo가 공급되어, VoVDD일 때에 오프가 되고 VoVDD일 때에 온이 되는 제1 스위치 소자와,
상기 출력단과 상기 n웰의 사이에 접속되고, 제어 입력단에 상기 제1의 제1 전원전위 VDD가 공급되어, VoVDD일 때에 온이 되고 VoVDD일 때에 오프가 되는 제2 스위치 소자를 갖는다.
이 제1 양태에 의하면, 제1 전원전위 VDD와 출력 단자의 전위 Vo 중 높은 쪽의 전위와 거의 동일한 전위가 n웰 전위 Vw로서 상기 n웰에 공급된다.
제1 발명의 제2 양태에서는,
상기 제1 스위치 소자는, 그 n웰에 상기 웰전위 Vw가 공급되는 제1 pMOS 트랜지스터이고,
상기 제2 스위치 소자는, 그 n웰에 상기 웰전위 Vw가 공급되는 제2 pMOS 트랜지스터이다.
이 제2 양태에 의하면, VoVDD일 때, 제2 pMOS 트랜지스터의, 소스 S와 n웰의 pn 접합에 순방향 전압이 인가되고, 전위 Vw는 전위 Vo보다 낮은 거의 Vo가 된다. 이 때, 제1 pMOS 트랜지스터는 오프가 된다. VoVDD일 때에는, 제1 pMOS 트랜지스터의, 소스 S와 n웰의 pn 접합에 순방향 전압이 인가되고, 제1 pMOS 트랜지스터가 온이 되며, 전위 Vw는 제1 전원전위 VDD보다 낮은 VDD가 된다. 이 때, 제2 PMOS 트랜지스터는 오프가 된다.
제1 발명의 제3 양태에서는, 상기 고압 차단용 스위치 소자는 그 n웰에 상기 웰전위 Vw가 공급되고, 그 게이트의 전위가 상기 스위치 제어 회로에 의해 제어되는 제3 pMOS 트랜지스터이다.
제1 발명의 제4 양태에서는, 상기 스위치 제어 회로는,
상기 출력단과 상기 제3 pMOS 트랜지스터의 게이트의 사이에 접속되어, VoVDD일 때에 온이 되고 V0VDD일 때에 온이 되는 제3 스위치 소자와,
상기 제2 배선과 상기 제3 pMOS 트랜지스터의 게이트의 사이에 접속되고, 제어 신호가 액티브일 때에 온이 되고 상기 제어 신호가 인액티브일 때에 오프가 되는 제4 스위치 소자를 갖는다.
이 제4 양태에서는, 출력 구동 회로의 출력단에서 신호를 출력할 경우에 제어 신호를 액티브하여 제4 스위치 소자를 온으로 한다. 제3 스위치 소자는 오프로 되어 있다. 따라서, 고압 차단용 스위치 소자가 온이 된다.
제1 발명의 제5 양태에서는, 상기 제3 스위치 소자는, 그 n웰에 상기 웰전위 Vw가 공급되고, 그 게이트에 상기 제1 전원전위가 공급되는 제4 MOS 트랜지스터이다.
pMOS 트랜지스터의 임계 전압의 절대치 Vthp로 나타내면, VoVDD+Vthp일 때에는 제4 pMOS 트랜지스터가 온이 되고, 전위 Vo가 제4 PMOS 트랜지스터를 통해 제3 pMOS 트랜지스터의 게이트에 전위 Vg로서 공급된다. 전위 Vw는 상기와 같이 거의 Vo가 된다. 한편, 풀업용 pMOS 트랜지스터의 게이트에 인가되는 전위는 최대라도 제1 전원전위 VDD이기 때문에, 출력 단자 OUT에 VoVDD+Vthp가 되는 전위 Vo를 가하면, 풀업용 pMOS 트랜지스터가 온이 되고, 제3 pMOS 트랜지스터의 드레인 D의 전위는 Vg로 거의 동일해진다. 따라서, 제3 pMOS 트랜지스터가 오프가 되어, 제1 전원전위 VDD의 배선에 전류가 흐르는 것이 방지된다.
제1 발명의 제6 양태에서는, 상기 제4 스위치 소자는, 그 게이트에 상기 제어 신호가 공급되는 제l nMOS 트랜지스터를 갖는다.
제1 발명의 제7 양태에서는 상기 제4 스위치 소자는, 그 게이트에 상기 제1 nMOS 트랜지스터가 온일 때에 온이 되는 제3 전원전위 VGG, 예컨대 제1 전원전위와 동일한 전위가 공급되고, 상기 제3 pMOS 트랜지스터의 상기 게이트와 상기 제1 nMOS 트랜지스터의 사이에 접속된 제2 nMOS 트랜지스터를 갖는다.
이 제7 양태에 의하면, 제2 nMOS 트랜지스터의 소스 전위가 거의 VGG-Vthn가 되기 때문에, 제2 nMOS 트랜지스터가 없는 경우에 제l nMOS 트랜지스터의 드레인·소스 사이에 고압이 가해져서 제1 nMOS 트랜지스터의 열화가 빨라지는 것이 방지된다는 효과를 발휘한다. 여기서 Vthn은 nMOS 트랜지스터의 임계 전압이다.
제1 발명의 제8 양태에서는, 게이트에 상기 풀다운용 nMOS 트랜지스터가 온일 때에 온이 되는 제4 전원전위가 공급되고, 상기 풀다운용 nMOS 트랜지스터와 상기 제2 배선의 사이에 접속된 제3 nMOS 트랜지스터를 갖는다.
이 제8 양태에 의하면, 제3 nMOS 트랜지스터가 상기 제2 nMOS 트랜지스터와 동일하게 기능하기 때문에, 풀다운용 nMOS 트랜지스터의 열화가 빨라지는 것이 방지된다는 효과를 발휘한다.
제2 발명의 반도체 장치에서는 상기 어느 하나의 출력 구동 회로가 반도체 칩으로 형성되어 있다.
이하, 도면에 기초하여 본 발명의 실시 형태를 설명한다.
[제1 실시 형태]
도 1은 도 4의 출력 구동 회로(12)를 개량한 출력 구동 회로(12A) 및 그 주변부를 나타낸다. 이 주변부는 도 4의 그것과 동일하다.
반도체 장치(10A)와 반도체 장치(20)의 사이는 양방향 버스 라인(30)으로 접속되어 있다. 반도체 장치(10A)내에서는 그 출력단에 전치 구동 회로(11)의 신호 S1 및 S2로 동작하는 출력 구동 회로(12A)가 형성되어 있다. 예컨대, 반도체 장치(10A)는 3.3로 동작하고, 반도체 장치(20)는 5.0V로 동작하며, VDD=3.3V, VSS=0V이다. 전치 구동 회로(11)는 제1 전원전위로서의 전원전위 VDD와 제2 전원전위로서의 기준 전위 VSS의 사이의 전압으로 동작하고, 또한, 제어 신호로서의 이네이블 신호 EN의 전위는 고레벨 및 저레벨일 때 각각 거의 VDD 및 거의 VSS이다.
출력 구동 회로(12A)에서는, 풀업용 pMOS 트랜지스터 Qu 및 풀다운용 nMOS 트랜지스터 Qd의 양 드레인 D가 반도체 장치(10A)의 출력 단자 OUT에 접속되어 있다. pMOS 트랜지스터 Qu는 p형의 소스S와 p형의 드레인 D가 n웰내에 형성되어 있다.
pMOS 트랜지스터 Qu의 n웰에는, 전원 회로(121)로부터 전위 Vw가 공급된다. 전원 회로(121)는 전원전위 VDD와 출력 단자 OUT의 전위 Vo에 기초하여, 전원전위 VDD 및 전위 Vo 중 높은 쪽의 전위와 거의 동일한 전위 Vw를 생성한다. 이것에 의해, pMOS 트랜지스터 Qu의 n웰의 전위 Vw가 pMOS 트랜지스터 Qu의 소스 S 및 드레인 D의 전위 이상으로 되고, pMOS 트랜지스터 Qu의 웰과 pMOS 트랜지스터 Qu의 소스 S 및 드레인 D의 사이의 양 pn 접합 중 어디에도 순방향 전압이 인가되지 않는다.
pMOS 트랜지스터 Qu의 소스 S에는, 전원 회로(122)로부터 전위 Vs가 공급된다. 전원 회로(122)는 전원전위 VDD, 전위 Vo 및 이네이블 신호 EN에 기초하여, 이네이블신호 EN이 고레벨로 VoVDD일 때, VDD-Vth에 거의 동일한 전위 Vs를 생성하고, 이네이블 신호 EN이 저레벨 또한 VoVDD일 때 오프가 된다. 여기서 Vth는 MOS 트랜지스터의 임계 전압이고, 0.5∼1V정도이다. 후자일 때, 출력 단자 OUT로부터 pMOS 트랜지스터 Qu를 통하여 전원전위 VDD에 전류가 흐르는 것이 방지된다.
nMOS 트랜지스터 Qu의 소스 S는 기준 전위 VSS의 배선에 접속되어 있다. 전원 회로(121 및 122)의 구성예를 각각 도 2의 (a) 및 (b)에 나타낸다. 이 전원 회로(121)는 제1 스위치 소자로서의 pMOS 트랜지스터(Qp1)와 제2 스위치 소자로서의 pMOS 트랜지스터(Qp2)가 직렬로 접속되고, pMOS 트랜지스터(Qp1)의 소스 S 및 pMOS 트랜지스터(Qp2)의 게이트에 전원전위 VDD가 공급되며, pMOS 트랜지스터(Qp1)의 게이트 및 pMOS 트랜지스터(Qp2)의 소스 S에 전위 Vo가 공급된다. 공통으로 접속된 pMOS 트랜지스터(Qp1)와 pMOS 트랜지스터(Qp2)의 양 드레인 D의 전위 Vw는 pMOS 트랜지스터(Qp1 및 Qp2)의 n웰에 공급된다.
VoVDD일 때, pMOS 트랜지스터(Qp2)의, 소스 S와 n웰의 pn 접합에 순방향 전압이 인가되고, 전위 Vw는 전위 Vo보다 낮은 Vo이 된다. 이 때, pMOS 트랜지스터(Qp1)는 오프가 된다. VoVDD일 때에는 pMOS 트랜지스터(Qp1)의, 소스 S와 n웰의 pn 접합에 순방향 전압이 인가되고, pMOS 트랜지스터(Qp1)가 온이 되며, 전위 Vw는 전원전위 VDD보다 낮은 거의 VDD가 된다. 이 때, pMOS 트랜지스터(Qp2)는 오프가 된다.
도 2(B)의 전원 회로(122)에서는, 고압 차단용 스위치 소자로서의 pMOS 트랜지스터(Qp3)의 소스 S 및 게이트에 각각 전원전위 VDD 및 전위 Vg가 공급되고, pMOS 트랜지스터(Qp3)의 드레인 D로부터 전위 Vs가 취출된다. 전위 Vo의 배선과 기준 전위 VSS의 배선의 사이에는 pMOS 트랜지스터(Qp3)에 대한 스위치 제어 회로가 접속되어 있다.
이 스위치 제어 회로는 제3 스위치 소자로서의 pMOS 트랜지스터(Qp4)와, 제4 스위치 소자로서의 nMOS 트랜지스터(Qn2) 및 nMOS 트랜지스터(Qn1)가 직렬 접속되어 있다. pMOS 트랜지스터(Qp4), nMOS 트랜지스터(Qn2 및 Qn1)의 게이트에는 각각, 전원전위 VDD, 전원전위 VGG 및 이네이블 신호 EN이 공급되고, pMOS 트랜지스터(Qp4) 및 nMOS 트랜지스터(Qn2)의 양드레인의 전위가 전위 Vg로서 pMOS 트랜지스터(Qp3)의 게이트에 공급된다. pMOS 트랜지스터(Qp3 및 Qp4)의 각 n웰에는, 전원 회로(121)로부터 출력되는 전위 Vw가 공급되고, nMOS 트랜지스터(Qn1 및 Qn2)의 각 p웰에는 기준 전위 VSS가 공급된다. 전원전위 VGG는 예컨대 전원전위 VDD와 같다.
(1)반도체 장치(20)로부터 양방향 버스 라인(30)에 신호를 출력할 경우
이 경우, 반도체 장치(10A)에서는 이네이블 신호 EN이 저레벨이 되고, nMOS 트랜지스터(Qn1)가 오프가 된다. pMOS 트랜지스터의 임계 전압의 절대치를 Vthp로 나타내면, VoVDD+Vthp일 때에는, pMOS 트랜지스터(Qp4)가 온이 되고, 전위 Vo가 pMOS 트랜지스터(Qp4)를 통해 pMOS 트랜지스터(Qp3)의 게이트에, 전위 Vg로서 공급된다. 전위 Vw는 상기한 바와 같이 거의 Vo이 된다. 한편, 신호 S1의 전위는 최대라도 전원전위 VDD이기 때문에, 출력 단자 OUT에 VoVDD+Vthp가 되는 전위 Vo가 가해지면, pMOS 트랜지스터 Qu가 온이 되고, pMOS 트랜지스터(Qp3)의 드레인 D의 전위는 Vg로 거의 동일해진다. 따라서, pMOS 트랜지스터(Qp3)가 오프가 되고, 트랜지스터 QU 및 Qp3을 통해 전원전위 VDD의 배선에 전류가 흐르는 것이 방지된다.
VGG는, 예컨대 전원전위 VDD와 같고, nMOS 트랜지스터(Qn2)는 온이 되지만, nMOS 트랜지스터(Qn2)의 소스 S의 전위는 거의 VGG-Vthn이 되기 때문에, nMOS 트랜지스터(Qn2)가 없을 경우에 nMOS 트랜지스터(Qn1)의 드레인·소스간에 고압이 가해져서 nMOS 트랜지스터(Qn1)의 열화가 빨라지는 것이 방지된다. 여기서 Vthn은 nMOS 트랜지스터의 임계 전압이다.
VoVDD+Vthp일 때에는, pMOS 트랜지스터(Qp4)가 오프가 되고, 트랜지스터(Qp3)의 게이트 및 배선의 용량에 전위 Vg가 유지되지만, pMOS 트랜지스터(Qp3)가 온으로 되어도 전위 Vs는 전원전위 VDD보다 낮다. 이네이블 신호 EN이 저레벨일 때에는, 신호 S1 및 S2가 각각 고레벨 및 저레벨에 되어, pMOS 트랜지스터 Qu 및 nMOS 트랜지스터 Qd가 오프가 되며, 출력 구동 회로(12B)의 출력은 고임피던스 상태가 된다.
(2)반도체 장치(10A)에서 양방향 버스 라인(30)에 신호를 출력할 경우
이 경우, 반도체 장치(20)의 출력단이 고임피던스 상태로 되어, 반도체 장치(10A)에서는 이네이블 신호 EN이 고레벨로 되어 nMOS 트랜지스터(Qn1) 및 nMOS 트랜지스터(Qn2)가 온이 된다. 이 때, 전위 Vo가 전원전위 VDD 이하이기 때문에, pMOS 트랜지스터(Qp4)는 오프로 되어 있다. 이것에 의해, pMOS 트랜지스터(Qp3)가 온이 되고, 전원전위 VDD가 pMOS 트랜지스터(Qp3)를 통해 전위 Vs로서 pMOS 트랜지스터 Qu의 소스 S에 공급된다. 따라서, pMOS 트랜지스터 Qu 및 nMOS 트랜지스터 Qd는 각각 신호 S1 및 S2에 따른 통상의 동작을 한다.
[제2 실시 형태]
도 1의 회로에서는, 반도체 장치(20)로부터 양방향 버스 라인(30)에 전원전위 VDD보다 높은 전위의 신호, 예컨대 5V의 신호가 출력될 경우, nMOS 트랜지스터 Qd의 드레인·소스간에 이 전압이 가해지기 때문에, nMOS 트랜지스터 Qd의 열화가 빨라진다.
그래서, 제2 실시 형태의 회로에서는, 도 3에 나타낸 바와 같이, 반도체 장치(10B)의 출력 구동 회로(12B)에 있어서, nMOS 트랜지스터 Qd와 기준 전위 VSS의 배선의 사이에 nMOS 트랜지스터(Qn3)가 접속되어 있다. nMOS 트랜지스터(Qn3)의 게이트에는 전원전위 VGG가 공급된다. 이 nMOS 트랜지스터(Qn3)는 도 2(B)의 nMOS 트랜지스터(Qn2)와 동일하게 기능하기 때문에, nMOS 트랜지스터 Qd의 열화가 빨라지는 것이 방지된다.
다른 점은 도 1과 동일하다.
본 제2 실시 형태에 의하면, 출력 구동 회로(12B)의 모든 MOS 트랜지스터에 관해서 게이트 산화막을 두껍게 하는 일없이, 출력 단자 OUT의 허용 전압이 상기 MOS 트랜지스터의 내압의 1.5∼2.0배가 된다.
본 발명은 출력 구동 회로 전용의 전원전압을 외부로부터 공급하거나, 출력 구동 회로용의 승압 회로를 설치하거나, 출력 구동 회로의 출력단에 접속된 MOS 트랜지스터의 게이트 산화막을 두껍게 할 필요가 없는 출력 구동 회로 및 반도체 장치를 제공할 수 있다.

Claims (10)

  1. 제1 전원전위 VDD가 공급되는 제1 배선과 상기 제1 전원전위 VDD보다 낮은 제2 전원전위 VSS가 공급되는 제2 배선의 사이에, n웰내에 형성된 풀업용 pMOS 트랜지스터와 풀다운용 nMOS 트랜지스터가 양 MOS 트랜지스터의 드레인을 공통으로 하여 직렬접속되며, 상기 드레인이 출력 단자에 접속된 출력 구동 회로에 있어서,
    상기 제1 전원전위 VDD와 상기 출력 단자의 전위 Vo에 기초하여, 상기 제1 전원전위 VDD와 상기 출력 단자의 전위 Vo 중 높은 쪽의 전위와 거의 동일한 전위를 n웰 전위 Vw로서 생성하여, 상기 n웰 전위 Vw를 상기 n웰에 공급하는 제1 전원 회로와,
    상기 제1 배선과 상기 풀업용 pMOS 트랜지스터의 소스의 사이에 접속된 고압 차단용 스위치 소자와, VoVDD일 경우에 상기 고압 차단용 스위치 소자를 오프로 하고 VoVDD일 경우에 상기 고압 차단용 스위치 소자를 온으로 하는 스위치 제어 회로를 갖는 제2 전원 회로를 구비하는 것을 특징으로 하는 출력 구동 회로.
  2. 제1항에 있어서, 상기 제1 전원 회로는,
    상기 제1 배선과 상기 n웰의 사이에 접속되고, 제어 입력단에 상기 출력단의 전위 Vo가 공급되어, VoVDD일 때에 오프가 되고 VoVDD일 때에 온이 되는 제1 스위치 소자와,
    상기 출력단과 상기 n웰의 사이에 접속되고, 제어 입력단에 상기 제1 전원전위 VDD가 공급되어, VoVDD일 때에 온이 되고 VoVDD일 때에 오프가 되는 제2 스위치 소자를 갖는 것을 특징으로 하는 출력 구동 회로.
  3. 제2항에 있어서, 상기 제1 스위치 소자는 그 n웰에 상기 웰전위 Vw가 공급되는 제1 pMOS 트랜지스터이고,
    상기 제2 스위치 소자는 그 n웰에 상기 웰전위 Vw가 공급되는 제2 pMOS 트랜지스터인 것을 특징으로 하는 출력 구동 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 고압 차단용 스위치 소자는 그 n웰에 상기 웰전위 Vw가 공급되고, 그 게이트의 전위가 상기 스위치 제어 회로에 의해 제어되는 제3 pMOS 트랜지스터인 것을 특징으로 하는 출력 구동 회로.
  5. 제4항에 있어서, 상기 스위치 제어 회로는,
    상기 출력단과 상기 제3 pMOS 트랜지스터의 게이트의 사이에 접속되어, VoVDD일 때에 온이 되고 VoVDD일 때에 오프가 되는 제3 스위치 소자와,
    상기 제2 배선과 상기 제3 pMOS 트랜지스터의 게이트의 사이에 접속되어, 제어 신호가 액티브일 때에 온이 되고 상기 제어 신호가 인액티브일 때에 오프가 되는 제4 스위치 소자를 구비하는 것을 특징으로 하는 출력 구동 회로.
  6. 제5항에 있어서, 상기 제3 스위치 소자는 그 n웰에 상기 웰전위 Vw가 공급되고, 그 게이트에 상기 제1 전원전위가 공급되는 제4 pMOS 트랜지스터인 것을 특징으로 하는 출력 구동 회로.
  7. 제5항 또는 제6항에 있어서, 상기 제4 스위치 소자는 그 게이트에 상기 제어 신호가 공급되는 제1 nMOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 구동 회로.
  8. 제7항에 있어서, 상기 제4 스위치 소자는 그 게이트에, 상기 제1 nMOS 트랜지스터가 온일 때에 제2 nMOS 트랜지스터가 온이 되는 제3 전원전위가 공급되고, 상기 제3 pMOS 트랜지스터의 상기 게이트와 상기 제1 nMOS 트랜지스터의 사이에 접속된 상기 제2 nMOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 구동 회로.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 게이트에, 상기 풀다운용 nMOS 트랜지스터가 온일 때에 온이 되는 제4 전원전위가 공급되고, 상기 풀다운용 nMOS 트랜지스터와 상기 풀업용 pMOS 트랜지스터의 사이에 접속된 제3 nMOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 구동 회로.
  10. 제1항 내지 제3항 중 어느 한 항 기재의 출력 구동 회로가 반도체 칩으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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