KR100530932B1 - 집적회로제조방법 - Google Patents

집적회로제조방법 Download PDF

Info

Publication number
KR100530932B1
KR100530932B1 KR1019980019648A KR19980019648A KR100530932B1 KR 100530932 B1 KR100530932 B1 KR 100530932B1 KR 1019980019648 A KR1019980019648 A KR 1019980019648A KR 19980019648 A KR19980019648 A KR 19980019648A KR 100530932 B1 KR100530932 B1 KR 100530932B1
Authority
KR
South Korea
Prior art keywords
doped
semiconductor body
film
capacitor
region
Prior art date
Application number
KR1019980019648A
Other languages
English (en)
Other versions
KR19990006510A (ko
Inventor
후아 쉔
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990006510A publication Critical patent/KR19990006510A/ko
Application granted granted Critical
Publication of KR100530932B1 publication Critical patent/KR100530932B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Abstract

반도체 몸체에 커패시터를 형성하는 방법이 개시되었다. 이 방법은 반도체 몸체의 표면의 일부분에 트렌치를 형성하는 단계를 포함한다. 이 트렌치는 측벽 및 최하부를 갖는다. 도핑된 막은 반도체 몸체의 표면 위에 증착된다. 도핑된 막의 일부분은 트렌치의 측벽 및 최하부 위에 증착된다. 반도체 몸체는 가열되고 도핑된 막은 도핑된 막의 도펀트를 반도체 몸체의 영역에 확산시키면서 그들 사이에 액상 인터페이스 영역을 형성한다. 인터페이스 영역은 고체 상태로 복귀하도록 냉각된다. 도핑된 막 및 인터페이스 영역은 반도체 몸체에 도핑된 영역을 남겨두면서 반도체 몸체로부터 제거된다. 유전체 막이 반도체 몸체의 도핑된 영역 위에 증착된다. 도핑 재료가 유전체 막 위에 증착되고, 반도체 몸체의 도핑된 영역 및 도핑 재료는 커패시터용 전극을 제공하며 유전체 막은 커패시터용 유전체를 제공한다. 가열 및 냉각 단계는 상기 몸체 및 도핑된 막을 가열시키기 위해 반도체 몸체 및 도핑된 막이 복사 열원의 열을 받게 하고 나서, 도핑된 반도체 몸체 및 도핑된 막을 냉각시키기 위해 복사 열원을 제거하는 단계를 포함한다. 냉각은 규소 비소 침전물의 형성을 방지하도록 충분히 급속하게 행해된다.

Description

집적회로 제조 방법{INTEGRATED CIRCUIT FABRICATION METHOD}
본 발명은 일반적으로 집적회로 제조방법에 관한 것으로 더욱 상세히는 다이나믹 랜덤 액세스 메모리(DRAMs)의 제조에 이용되는 제조방법에 관한 것이다.
종래기술에서 알 수 있는 바와 같이, DRAM들은 광범위한 응용에 폭 넓게 사용된다. DRAM은 통상적으로 메모리 셀 어레이를 포함하며, 각각의 셀은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETs) 및 전기적으로 연결된 커패시터를 포함한다. 셀이 어드레싱 되었을 때, 논리 1 상태와 같은 논리상태는 자신의 커패시터에 전하로서 저장된다.
커패시터를 형성하기 위해 이용된 하나의 기술은 반도체, 전형적으로는 실리콘 기판에 트렌치를 에칭하는 것이다. 전형적으로 약 500 옹스트롬 두께의 실리콘 이산화물의 패드층은 실리콘 기판 위에 열적으로 성장된다. 그후 더욱 두꺼운 실리콘 질화물의 2000-10000 옹스트롬 마스크 층이 패드층 위에 형성된다. 윈도우는 실리콘 질화물 층의 일부에 그리고 패드 층의 하부 도처에 형성된다. 트렌치는 그후 실리콘 기판 하부의 노출 부분으로 에칭된다. 트렌치는 통상 약 8 미크론 정도의 깊이와 약 1/4 미크론 정도의 폭을 갖는다. 통상 비소로 도핑된 도핑 유리 층(즉, 비소 도핑된 실리콘 산화물)은 약 800Å 두께로 트렌치에(즉, 트렌치의 측벽 및 최하부에) 화학적으로 기상 증착된다. 비소의 도핑 농도는 통상 2 X 1021 원자/cm3 이다. 그 후, 이 구조는 대류 로에 위치되어 고온으로 어닐링된다. 어닐링은 약 30-60 분 동안 약 1050℃의 온도로 수행된다. 상기 로의 온도는 분당 약 4℃의 비율로 증가한다. 어닐링 프로세스 동안, 도펀트의 일부 즉 비소는 비소층으로부터 실리콘의 측벽 및 최하부내로 확산된다. 따라서, 비소 도핑된 영역이 인접한 실리콘 기판에 형성되며, 트렌치 플레이트 커패시터중의 하나를 제공한다. 이 플레이트는 매립 플레이트로서 언급된다. 매립층의 비소 농도는 약 5 X 1019 원자/cm3 이다. 로는 그후 턴 오프되어 로의 온도는 분당 약 5℃의 비율로 냉각된다. 비소 도핑된 유리는 예를들어 버퍼링된 플루오르화수소산(HF)을 이용하여 트렌치로부터 제거된다. 약 1 X 1020 원자/cm3 의 도핑 농도를 갖는 비소 도핑된 다결정 실리콘(폴리)은 그후 트렌치에, 즉 실리콘의 측벽 및 최하부에 화학적으로 기상 증착된다. 도핑된 폴리는 커패시터의 제 2 플레이트로서의 역할을 한다. 따라서, 커패시터가 형성되고; 실리콘 기판의 비소 도핑된 영역 및 도핑된 다결정 실리콘은 커패시터의 플레이트(즉, 전극)를 제공하며 실리콘 질화물 유전층은 커패시터의 유전체를 제공한다. MOSFET는 그후 도핑된 다결정 실리콘에 전기적으로 연결된 MOSFET의 소스/드레인 영역과 함께 트렌치에 인접한 기판에 형성되어, MOSFET가 커패시터에 전기적으로 연결되어 DRAM 셀을 제공한다.
커패시터의 커패시턴스는 자신의 전극의 전도도와 연관된다. 따라서, 커패시턴스를 증가시키는 하나의 방법은 하나의 전극 또는 두 전극의 전도도를 증가시키는 것이다. 상기한 바와 같이, 비소 도핑된 유리는 약 2 X 1021 원자/cm3 의 농도로 도핑된다. 더욱이, 칩에 형성될 수 있는 셀의 수를 증가시키기 위해 커패시터의 사이즈를 감소시키는 것이 바람직하다. 그러나, 트렌치의 직경을 약 0.15 미크론의 직경으로 감소시킴으로써 커패시터의 사이즈가 감소되고, 동일 두께가 비소 도핑된 유리(즉, 800Å)에 이용된다면, 트렌치는 약간 테이퍼링되기 때문에, 도핑된 유리는 트렌치의 최하부를 채울 것이다. 따라서, 유리층은 트렌치의 최하부가 트렌치의 측벽 보다 두꺼울 것이다. 결과적으로, 습식 화학 에칭이 유리층을 제거하기 위해 사용되다면, 에칭속도는 유리층의 더욱 얇은 측벽부와 유리층의 더욱 두꺼운 최하부에서 동일하기 때문에, 유리층의 최하부를 제거하기 위해 필요한 에칭시간은 패드 실리콘 산화물 층의 일부를 제거할 것이고 구조체에 또다른 역영향을 미칠 것이다.
본 발명의 일 특징에 따라, 반도체 몸체에 커패시터를 형성하는 방법이 제공된다. 이 방법은 반도체 몸체의 표면의 일부에 트렌치를 형성하는 단계를 포함한다. 도핑된 막은 반도체 몸체의 표면 위에 증착된다. 도핑된 막의 일부는 트렌치의 측벽 및 최하부상에 증착된다. 반도체 몸체 및 도핑된 막은 액상 인터페이스 영역 내의 도펀트를 반도체 몸체의 영역으로 확산시키면서 그들 사이에 액상 인터페이스 영역을 생성하기 위해 가열된다. 상기 인터페이스 영역은 고체 상태로 복귀되도록 냉각된다. 냉각은 실리콘 비소 침전물의 형성을 방지하도록 충분한 속도로 냉각된다. 도핑된 막 및 인터페이스 영역은 도핑된 반도체 몸체를 남겨두면서 반도체 몸체로부터 제거된다. 유전체 막은 도핑된 반도체 몸체 위에 증착된다. 도핑된 재료는 유전체 막 위에 증착된다. 도핑된 재료 및 도핑된 반도체 몸체는 커패시터용 전극을 제공하며 유전체 막은 커패시터용 유전체를 제공한다.
본 발명의 또다른 특징에 따라, 가열 및 냉각 단계는, 반도체 몸체에 도핑된 영역을 형성하도록 도핑된 막의 도펀트를 인터페이스 영역을 통해 반도체 몸체의 영역에 확산되도록 상기 반도체 몸체 및 도핑된 막을 급속히 가열시키기 위해 반도체 몸체 및 도핑된 막에 복사 열원의 열을 제공하고 나서, 도핑된 반도체 몸체 및 도핑된 막을 급속히 냉각시키기 위해 복사 열원의 공급을 중단시키는 단계를 포함한다. 상기 냉각은 실리콘 비소 침전물의 형성을 방지하도록 충분히 급속하게 냉각된다.
본 발명의 다른 특징에 따라, DRAM 셀의 커패시터를 형성하는 방법이 제공된다. 이 셀은 커패시터와 전기적으로 연결된 트랜지스터를 포함한다. 본 방법은 도펀트를 반도체 몸체의 영역에 확산시키면서 반도체 몸체와 도핑된 막사이에 액상 인터페이스 영역을 생성하기 위해 반도체 몸체에 증착된 도핑된 막과 반도체 몸체를 가열시키는 단계를 포함한다. 상기 인터페이스 영역은 고체 상태로 복귀하도록 냉각된다. 반도체 몸체의 도핑된 영역은 커패시터의 한 전극을 제공한다. 유전체 막은 반도체 몸체의 도핑된 영역 위에 형성된다. 유전체 막은 커패시터의 유전체를 제공한다. 도핑된 재료는 유전체 막 위에 증착된다. 도핑된 재료는 커패시터용 제 2 전극을 제공한다.
본 발명의 또다른 특징에 따라, DRAM 셀의 커패시터를 형성하기 위한 방법이 제공된다. 이 셀은 커패시터와 전기적으로 연결된 트랜지스터를 포함한다. 본 방법은 실리콘 몸체의 표면부에 배치된 비소 도핑된 유리 및 실리콘 몸체를 적어도 1097Å의 온도로 가열시키고 나서, 실리콘 몸체의 일부에 비소 도핑된 영역을 형성하는 비소 도핑된 유리층 및 실리콘 몸체를 냉각시키는 단계를 포함한다. 비소 도핑된 영역은 커패시터용 전극을 제공한다. 유전체막은 비소 도핑된 영역 위에 형성된다. 유전체막은 커패시터용 유전체를 제공한다. 도핑된 재료는 커패시터용의 다른 전극을 제공하기 위해 유전체 막 위에 배치된다.
이와 같은 방법으로, 약 200Å 정도의 얇은 비소 도핑된 유리가 사용될 수 있고, 이렇게 하여 직경이 0.15 미크론 이하인 트렌치의 형성이 가능하다. 더욱이, 30-60분 동안 1050℃로 구조체를 가열시키는 본 방법을 이용하여, 비소 도핑된 유리와 실리콘 기판 사이에 고체 상태 확산이 발생한다. 그러나, 1097℃ 이상의 온도를 이용하면, 어닐링 동안, 비소 도핑된 유리-실리콘 기판 인터페이스는 액상에 있게 될 것이고, 비소 도펀트는 유리-실리콘 기판 인터페이스가 자신의 액상에 있을 때 확산될 것이며 이렇게 하여 실리콘 기판과 도핑된 유리의 비소 도펀트 사이의 확산 속도는 증가한다. 액상에 있는 인터페이스는 실리콘 기판에서의 도핑 농도가 증가하게 될 것이다. 표면에서의 도핑 농도는 이 액상 확산 전달을 이용하여 ㎤당 적어도 2X1020 원자일 것이다.
더욱이, 급속한 가열 및 냉각이 이용된다. 가열 및 냉각속도는 초당 100℃이다. 열원은 복사 에너지원이고, 아르곤 분위기가 60초 동안 1150℃에서 이용되며, 그 후 구조체가 열원으로부터 제거된다. 냉각은 액상 인터페이스가 고체로 되는 것을 방지하기 위해 반드시 급속이어야 하며, 따라서 비소가 유리막에 역확산되어 실리콘-비소(SiAs) 침전물을 형성하게 한다. 즉, 냉각은 실리콘 비소 침전물의 형성을 방지하기 위해 충분히 급속하게 냉각되어야 한다.
더욱 상세히는, 가열 및 냉각 단계는, 반도체 몸체 및 도핑된 막을 가열시키고 반도체 몸체에 도핑된 막을 형성하기 위해 복사 열원에 반도체 몸체 및 도핑된 막을 노출시키며 후속하여 도핑된 막 및 반도체 몸체의 도핑된 영역을 냉각시키기 위해 복사 열원의 공급을 제거하는 단계를 포함한다.
본 발명의 특징은 첨부도면을 참조할 때 더욱 용이하게 명백할 것이다.
도 1a를 참조하면, 매립된 이온 주입층(12), 및 여기에 인 도핑층이 실리콘 기판(10)의 상부 표면(14)으로부터 4 미크론 깊이로 형성된, 반도체 몸체(본 도면에선 실리콘 기판(100))이 도시되어 있다. 여기서 매립된 도핑층(12)의 도핑 농도는 약 ㎠ 당 1012 내지 1014 인 주입량을 갖는다. 약 500Å 두께이고, 실리콘 이산화물로 이루어 진 패드층(13)은 실리콘 기판(10)의 상부 표면 위에 열적으로 성장된다. 실리콘 질화물 및/또는 실리콘 이산화물로 된 두께가 약 2000 내지 10000 옹스트롬인 층인 유전층(16)은 도시된 바와 같이, 실리콘 이산화물 패드층(13)의 상부 표면에 배치된다.
후속하여, 도 1a 에 도시된 바와 같이, 형성된 윈도우(18)는 종래의 포토리소그래픽 화학 에칭 기술을 이용하여 실리콘 질화물층(16)에 형성된다. 윈도우가 형성된 실리콘 질화물층(16)은 종래의 에칭 기술을 이용하여 실리콘 기판(10)의 상부 표면의 기저부에 트렌치(20)를 에칭시키기 위해 마스크로서 이용된다. 여기서 트렌치(20)의 깊이는 실리콘 기판(10)의 상부 표면으로부터 약 8 미크론 정도이고, 트렌치(20)의 폭은 0.10 내지 1/4 미크론일 수 있다.
도 1c를 참조하면, 비소 도핑된 유리(AaG)의 막 또는 층(22)은 도 1b에 도시된 구조체 위에 화학적으로 기상 증착된다. 여기서, 막(22)의 두께는 200-400옹스트롬이고 비소 도핑농도는 2X1021 원자/㎤ 이다.
도 1d를 참조하면, AsG 막(22)의 상부는 습식 화학 에천트, 여기선 버퍼링된 HF를 이용하여 제거된다. 따라서, 실리콘 기판 트렌치(20) 측벽의 상부(24)는 도시된 바와 같이 노광된다.
도 1e를 참조하면, 도 1d에 도시된 구조체는 커패시터의 매립된 플레이트를 형성하기 위해 어닐링된다. 도펀트의 오토도핑을 방지하기 위해, TEOS와 같은 유전층이 기판 위에 증착되고, 표면 및 트렌치 측벽을 커버링한다. 일 실시예에서, 급속 열 어닐링이 짧은 시간 주기 동안 고온으로 수행된다. 이 온도는 Si/AsG 인터페이스가 액상으로 변환하게 될 정도로 충분히 높다. 전형적으로, 급속 열 어닐링의 주기는 약 1 - 2 분이다.
급속 열 어닐링은 급속 열 프로세싱 로에서 수행된다. 예를들어, 급속 가열 로는 열원으로서 램프를 이용한다. 이와 같이, 상기 구조체는 복사 에너지원을 이용하여 어닐링된다. 로의 온도는 원하는 온도에 도달하기까지 급속하게 증가한다. 통상적으로, 증가비는 초당 100℃ 정도이다.
일 실시예에서, 구조체는 적어도 1097℃ 이상의 온도로 어닐링된다. 이러한 온도는 Si/AsG 인터페이스가 액상으로 되게 하는 데 충분한 온도이다. RTA의 주기는 수 초 정도이다. 통상적으로, RTA의 주기는 약 60- 120 초 이다.
AsG에 대한 종래의 어닐링은 약 1050℃의 온도로 행해진다. 이러한 조건하에서, As의 고체 상태 확산이 발생한다. 고체 상태 확산하에서 얻어진 Si내의 As의 통상적인 농도는 약 5 X 1019 원자/㎤ 이다. SiAs의 침전물 및 As 도핑된 유리의 낮은 As 확산도는 고농도의 달성을 방해하는 것으로 여겨진다.
그러나, 본 발명에 따라, As의 확산은 적어도 약 1097℃ 이상의 온도로 수행된다. 이러한 온도에서, As는 Si내로 액상에서 확산된다. 액상 확산하에서, As의 농도는 약 5 X 1019 원자/㎤인 고체 상태 확산으로 얻어지는 농도 보다 훨씬 크다. 이것은 매우 소량의, As가 풍부한 액상이 약 1097℃ 이상에서 실리콘 기판과 As 도핑된 유리층 사이의 인터페이스에 형성되기 때문이다. As 액상은 고체 AsG에 대한 4 원자 퍼센트와 비교할 때, As의 약 37 원자 퍼센트를 갖는다.
도 2는 As 도핑된 유리층(22), 액상 인터페이스 영역(32)(도 2) 및 실리콘 기판(10)의 As 농도를 도시한다. 액상 인터페이스 영역(32)은 훨씬 높은 As 농도 및 훨씬 높은 As 확산도를 제공한다. 액상에서의 평균 확산도는 고체 상태 인터페이스 영역에서 보다 몇 단계 더 높다. 결과적으로, 실리콘 기판(10)의 표면에서의 As 농도(즉, 도 1e에서, As 도핑된 영역(30))는 이론적으로 약 1.75 X 1021 원자/㎤가 될 것이다. 실리콘 기판(10)에 확산된 As 의 전체량은 고체 상태 확산에 의한 것 보다 훨씬 클 것이다. 그러므로, 실리콘 기판(10)의 표면 및 내부에서의 As 농도(즉, 도핑된 영역(30))는 대량으로 증대한다.(이러한 액상 인터페이스 영역을 형성하기 위해선 소량의 비소 도핑된 유리만이 필요하므로, 비소 도핑된 유리층의 두께는 상당히 감소될 수 있음을 주목해야 한다.)
후속하는 냉각주기 동안, (즉, 열 어닐링 후), SiAs는 액상으로부터 침전될 수 있다. 그러므로, 급속 열 처리(RTP)또는 신속한 열 처리(FTP)가 액상 확산을 수행하기 위해 사용되는데, 즉 더욱 상세히는, 더욱 급속한 냉각율, 즉 램프와 같은 복사원이 턴 오프될 때 열이 제거되는 것으로 인해 복사 열원이 이용된다. 즉, 냉각은 실리콘 비소 침전물의 형성을 방지하기에 충분한 정도로 급속히 냉각된다.
도 3은 종래의 어닐링을 이용하여 Si에서 얻어진 As 농도를 나타낸 플롯도이다. 종래의 어닐링은 Ar 분위기에서 약 30 분 동안 약 1050℃의 온도에서 약 200Å 두께의 AsG 막에서 수행되었다. AsG 막에서 As 농도는 약 2 X 1021 원자/㎤ 이다. 도 3에서, 이러한 상태하에서 Si 측벽의 As 농도는 약 2 X 1019 원자/㎤ 이다. 약 0.4 미크론의 실리콘 덩어리로 이동함에 따라, As농도는 약 1 X 1015 원자/㎤로 감소한다.
도 4는 본 발명에 따라 RTA를 이용하여 Si에서 달성된 As농도를 나타낸 플롯도이다. 어닐링은 Ar 분위기에서 약 1분 동안 1150℃의 온도에서 도 3에서와 유사하게 AsG 막에서 수행된다. 이러한 상태하에서 Si에서의 As농도는 측벽에서 약 4 X 1020 원자/㎤ 이고 측벽으로부터 약 0.4 미크론에서 약 1 X 11017 원자/㎤ 로 감소한다. 따라서, 적어도 1097℃ 이상의 온도로 어닐링을 수행함으로써, 매립된 플레이트에서 상당히 높은 As 농도가 얻어진다.
도 1e를 참조하면, 상기한 가열 및 냉각 단계를 수행한 후, 나머지 도핑된 유리층(22)(도 1d)이 버퍼링된 플루오르화수소산(HF)을 이용하여 제거된다. 실리콘 질화물로 이루어 진 40-50Å 두께의 층 또는 막인 유전층(26)이 도시된 바와 같이, 구조체의 상부 표면 위에 화학적으로 기상 증착된다. 증착된 실리콘 유전체 층은 비소 도핑된 영역(30) 위에 배치됨을 주목해야 한다. 또한 비소 이온 주입된 영역(12)이 통과하며, 따라서 비소 도핑된 영역(30)에 전기적으로 연결되는 것을 주목해야 한다.
도 1f를 참조하면, 비소 도핑된 다결정 실리콘 층(34)이 구조체의 상부 표면 위에 화학적으로 기상 증착(CVD)되며, 이러한 층(34)은 트렌치를 완전히 채운다. CVD 도핑된 다결정 실리콘 층(34)의 상부는 다결정 층(34)의 상부 표면이 도 1f에 도시된 바와 같이, 실리콘 질화물층(26)의 상부 표면(36)과 동일한 레벨이 되도록 화학적 기계적 연마(CMP)를 이용하여 제거된다.
도핑된 다결정 실리콘 층(34)의 상부는 도 1g에 도시된 구조를 생성하기 위해 예를 들어, 반응성 이온 에칭(RIE)기술을 이용하여 제거된다. 트렌치의 상부 측벽상에 배치된 실리콘 질화물 박층의 일부분(40)은 노출됨을 주목해야 한다.
실리콘 질화물층(26)의 노출 부분(40)은 도 1h에 도시된 구조를 생성하기 위해 희석 플루오르화수소산을 이용하여 제거된다.(에칭은 소량의 실리콘 질화물 마스크(16)를 제거하지만, 마스크(16)의 두께(예를들어 2,000 내지 10,000 옹스트롬)는 부분(40)의 두께(예를들어 50 옹스트롬)와 비교하여 더 두껍다는 것을 주목해야 한다.
도 1i를 참조하면, 유전층(35)이 도시된 바와 같은 구조체의 상부 표면 위에 화학적으로 기상 증착된다. 유전층은 예를 들어, 실리콘 이산화물 층 또는 상부에 형성된 TEOS 층이 형성된 실리콘 이산화물 층을 포함한다. 층(35)은 약 300 옹스트롬의 두께를 갖는다.
층(35)의 상부는 반응성 이온 에칭(RIE)을 이용하여 제거되어 도 1j에 도시된 바와 같은, 트렌치의 측벽상에 칼라 영역만을 남긴다.
다음에, 비소 도핑된 다결정 실리콘의 층(42)은 또다시 트렌치(38)를 채우기 위해 CVD를 이용하여 증착되고, 초과 도핑된 다결정 실리콘은 또다시 CMP를 이용하여 제거된다. 최종 구조는 도 1k에 도시된 바와 같다.
다음에, 반응성 이온 에칭이 도핑된 다결정 실리콘의 상부를 제거하기 위해 사용되며, 최종구조는 도 1l에 도시된 바와 같다.
다음에, 습식 화학적 에칭이 칼라 영역 실리콘 이산화물의 상부를 제거하기 위해 사용되며, 도 1m에 도시된 바와 같은 구조를 생성한다.
다음에, 비소 도핑된 다결정 실리콘 층(43)은 또다시 트렌치(38)를 채우기 위해 CVD를 이용하여 증착되고, 초과 도핑된 다결정 실리콘은 또다시 CMP를 이용하여 제거된다. 최종 구조는 도 1n에 도시된 바와 같다.
도 1o를 참조하면, 포토레지스트 층(40)은 구조체의 상부 표면 위에 증착되고 실리콘 질화물층(16)의 인접부분과 채워진 트렌치의 일부를 노출시키기 위해 포토리소그래피를 이용하여 패터닝된다. 패터닝된 포토레지스트 층(40)은 에칭 마스크로서 사용되며, 패터닝된 포토레지스트층(40)에 의해 노출된 도핑된 다결정 실리콘 층(43), 실리콘 이산화물 패드층(13) 및 실리콘 질화물 마스크층(16)은 도 1o에 도시된 구조를 형성하기 위해 에칭된다.
포토레지스트층(40)은 제거되고, 화학적으로 기상 증착된 실리콘 이산화물 층(50)은 구조체의 상부 표면 위에 증착된다. CVD 실리콘 이산화물의 상부 표면은 CMP를 이용하여 제거된다. 도핑된 다결정 실리콘 층(42)의 인접한 실리콘 질화물 층(16) 및 하부 패드 산화물층(13)은 도 1p에 도시된 구조를 생성하기 위해 포토리소그래픽-에칭 기술을 이용하여 제거된다. 실리콘 기판(10)의 상부 표면(14)은 노출되고 그후 도 1q에 도시된 대로 소스/드레인 영역(68,70) 및 열적 성장된 게이트 산화물(62)과 도핑된 다결정 게이트(64)를 갖는 MOSFET 트랜지스터(60)를 형성하도록 처리된다. 소스/드레인 영역(68,70)중의 하나인 영역(70)은 트렌치(20)에서 도핑된 다결정 실리콘 재료(즉, 층(34,42,43))에 전기적으로 연결됨을 주목해야 한다. 또한 실리콘 기판(10)에 형성된 비소 도핑된 영역(30)은 매립된 인 이온 주입된 도핑된 영역(12)에 전기적으로 연결됨을 주목해야 한다. 매립된 이온 주입된 영역(12)은 실리콘 기판(10)에 형성된 비소 도핑된 영역(30)에 전기적 연결을 가능케 한다. 따라서, 커패시터(72)에 전기적으로 연결된 MOSFET(60)를 갖는 DRAM셀(70)이 형성되며, 커패시터(72)는 트렌치에 형성된 도핑된 다결정 실리콘 층(34,42,43)과 실리콘 기판(10)에 형성된 비소 도핑된 영역(30)에 의해 제공되는 한 쌍의 전극을 가지며, 이러한 전극 또는 플레이트는 실리콘 질화물 유전층(26)에 의해 분리된다.
첨부된 특허청구범위의 범위 및 사상 내에서 그 밖의 실시예가 가능하다.
상기와 같은 본 발명의 구성에 의해 반도체 몸체의 커패시터의 커패시턴스를 증가시키며 반도체 사이즈를 감소시켜서 칩에 저장될 수 있는 셀의 수를 증대시킬 수 있다.
도 1a 내지 도 1q는 본 발명에 따라 DRAM 셀 제조의 여러 단계를 다이어그램식으로 도시한 단면도.
도 2는 As 도핑된 유리층의 농도, 액상 인터페이스 영역 및 실리콘 기판을 나타내는 개략도.
도 3은 종래의 어닐링 프로세스를 이용한 실리콘의 As 농도를 나타낸 좌표도.
도 4는 본 발명에 따른 어닐링 프로세스를 이용한 실리콘의 As 농도를 나타낸 좌표도.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
10; 실리콘 기판 12; 매립된 이온 주입층
13; 실리콘 이산화물 패드 층 14,24,36; 상부 표면
16; 실리콘 질화물 층 20; 트렌치
22; AsG 층 26,35; 유전층
30; 비소 도핑된 영역 32; 액상 인터페이스 영역
34,42,43; 다결정 실리콘 층 40; 패터닝된 포토레지스트 층
50; CVD 실리콘 이산화물 층 60; MOSFET 트랜지스터
68,70; 소스/드레인 영역 72; 커패시터

Claims (15)

  1. 커패시터 형성 방법으로서,
    도핑된 막 내의 도펀트를 반도체 몸체의 영역으로 확산시키면서 상기 반도체 몸체와 상기 도핑된 막 사이에 액상 인터페이스 영역을 생성하기 위해 상부에 증착된 상기 도핑된 막을 포함하는 상기 반도체 몸체를 가열시키는 단계와;
    상기 인터페이스 영역을 고체 상태로 복귀시키기 위해 상기 인터페이스 영역을 냉각시키는 단계를 포함하는데, 상기 반도체 몸체의 상기 도핑된 영역은 상기 커패시터의 제 1 전극을 제공하며;
    상기 커패시터의 유전체를 제공하는 유전체막을 상기 도핑된 영역 위에 형성하는 단계와;
    상기 커패시터용 제 2 전극을 제공하는 도핑된 재료를 상기 유전체 막 위에 증착시키는 단계를 포함하는, 커패시터 형성 방법.
  2. 제 1 항에 있어서, 상기 냉각은 실리콘 비소 침전물의 형성을 방지하도록 충분히 급속하게 행해지는 것을 특징으로 하는 커패시터 형성 방법.
  3. 제 2 항에 있어서, 상기 가열 단계 및 냉각 단계는:
    상기 반도체 몸체 및 상기 도핑된 막을 가열시키기 위해, 상기 반도체 몸체 및 상기 도핑된 막이 에너지가 제공된 복사 열원의 열을 받게 하고 나서, 상기 반도체 몸체 및 상기 도핑된 막을 냉각시키기 위해, 상기 복사 열원으로의 에너지 공급을 차단하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  4. 반도체 몸체 내에 커패시터를 형성하는 방법으로서,
    측벽 및 최하부를 갖는 트렌치를 상기 반도체 몸체의 표면의 일부에 형성하는 단계;
    상기 반도체 몸체의 표면 위에 도핑된 막을 증착시키는 단계를 포함하는데, 상기 도핑된 막의 일부분은 상기 트렌치의 측벽 및 최하부 위에 증착되며;
    액상 인터페이스 영역의 도펀트를 상기 반도체 몸체의 영역으로 확산시키면서 상기 반도체 몸체와 상기 도핑된 막 사이에 상기 액상 인터페이스 영역을 생성하기 위해 상기 반도체 몸체와 상기 도핑된 막을 가열시키는 단계;
    상기 인터페이스 영역을 고체상태로 복귀시키기 위해 상기 인터페이스 영역을 냉각시키는 단계;
    상기 반도체 몸체 내의 도핑된 영역을 남겨두면서 상기 반도체 몸체와 상기 고체 상태 인터페이스 영역으로부터 상기 도핑된 막을 제거하는 단계;
    상기 반도체 몸체의 상기 도핑된 영역 위에 유전체 막을 증착시키는 단계; 및
    상기 유전체 막 위에 도핑된 재료를 증착시키는 단계를 포함하며, 상기 반도체 몸체 내의 도핑된 영역 및 도핑된 재료는 상기 커패시터용 전극을 제공하고, 상기 유전체 막은 상기 커패시터용 유전체를 제공하는, 커패시터 형성 방법.
  5. 제 4 항에 있어서, 상기 가열 단계 및 냉각 단계는:
    상기 반도체 몸체 및 상기 도핑된 막을 가열시키기 위해, 상기 반도체 몸체 및 상기 도핑된 막이 에너지가 제공된 복사 열원의 열을 받게 하고 나서, 상기 반도체 몸체 및 상기 도핑된 막을 냉각시키기 위해, 상기 복사 열원으로의 에너지 공급을 차단하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  6. 전기적으로 연결된 트랜지스터와 커패시터를 포함하는 DRAM셀의 상기 커패시터를 형성하는 방법으로서,
    도핑된 막내의 도펀트를 반도체 몸체의 영역으로 확산시키면서 상기 반도체 몸체와 상기 도핑된 막 사이에 액상 인터페이스 영역을 생성하기 위해 상기 반도체 몸체 및 그 상부에 증착된 상기 도핑된 막을 가열시키는 단계;
    상기 인터페이스 영역을 고체 상태로 복귀시키기 위해 상기 인터페이스 영역을 냉각시키는 단계를 포함하는데, 상기 도핑된 반도체 몸체는 상기 커패시터의 제1 전극을 제공하며;
    상기 커패시터의 유전체를 제공하는 유전체막을 상기 도핑된 영역 위에 형성하는 단계; 및
    상기 커패시터용 제 2 전극을 제공하는 도핑된 물질을 상기 유전체 막 위에 증착시키는 단계를 포함하는, 커패시터 형성 방법.
  7. 제 6 항에 있어서, 상기 냉각은 실리콘 비소 침전물의 형성을 방지하도록 충분히 급속하게 행해지는 것을 특징으로 하는 커패시터 형성 방법.
  8. 커패시터 및 트랜지스터를 포함하는 DRAM 셀을 형성하는 방법으로서,
    (a) 상기 커패시터 형성 단계를 포함하는데, 상기 단계는:
    (i) 반도체의 표면 위에 도핑된 막을 증착시키는 단계,
    (ii) 상기 도핑된 막내의 도펀트를 액상 인터페이스 영역을 통하여 상기 반도체 몸체의 영역으로 확산시키면서 상기 반도체 몸체와 상기 도핑된 막 사이에 상기 액상 인터페이스 영역을 생성하기 위해 상기 도핑된 막 및 상기 반도체 몸체를 가열시키는 단계,
    (iii) 상기 인터페이스 영역을 고체 상태로 복귀시키기 위해 상기 인터페이스 영역을 냉각시키는 단계,
    (iv) 상기 반도체 몸체로부터 상기 도핑된 막을 제거시키는 단계,
    (v) 상기 반도체 몸체의 상기 도핑된 영역 위에 유전체 막을 증착시키는 단계, 및
    (vi) 상기 유전체 막 위에 도핑된 재료를 증착시키는 단계를 포함 하며, 상기 반도체 몸체 내의 상기 도핑된 영역 및 상기 도핑된 재료는 커패시터용 전극을 제공하고 상기 유전체 막은 커패시터용 유전체를 제공하며;
    (b) 상기 트랜지스터를 상기 커패시터의 전극중의 하나의 전극에 전기적으로 상호연결시키는 단계를 포함하는, DRAM 셀 형성 방법.
  9. 커패시터 형성 방법으로서,
    실리콘 몸체와 상기 실리콘 몸체의 표면 일부에 배치된 비소 도핑된 유리층을 적어도 1097℃의 온도로 가열시키는 단계;
    후속하여 상기 실리콘 몸체와 상기 실리콘의 일부분에 비소 도핑된 영역을 형성하는 비소 도핑된 유리층을 냉각시키는 단계를 포함하는데, 상기 비소 도핑된 영역은 커패시터용 전극을 제공하며;
    상기 커패시터용 유전체를 제공하는 유전체 재료를 상기 비소 도핑된 영역 위에 형성하는 단계; 및
    상기 커패시터용의 다른 전극을 제공하기 위해 상기 유전체 막 위에 도핑된 재료를 증착시키는 단계를 포함하는, 커패시터 형성 방법.
  10. 반도체 몸체를 도핑하는 방법으로서,
    상기 반도체 몸체상에 도핑된 막을 증착시키는 단계;
    상기 도핑된 막 내의 도펀트를 상기 반도체 몸체의 영역으로 확산시키면서 상기 반도체 몸체와 상기 도핑된 막 사이에 액상 인터페이스 영역을 생성하기 위해, 상기 반도체 몸체 및 그 상부에 증착된 상기 도핑된 막을 가열시키는 단계; 및
    상기 액상 인터페이스 영역을 고체 상태로 복귀시키기 위해, 상기 인터페이스 영역을 냉각시키는 단계를 포함하는, 반도체 몸체를 도핑하는 방법.
  11. 제 10 항에 있어서, 상기 몸체는 실리콘을 포함하고, 상기 도핑된 막은 비소를 포함하며, 상기 냉각은 실리콘 비소 침전물의 형성을 방지하도록 충분히 급속하게 행해지는 것을 특징으로 하는, 반도체 몸체를 도핑하는 방법.
  12. 제 10 항에 있어서, 상기 가열 단계 및 냉각 단계는:
    상기 반도체 몸체 및 상기 도핑된 막을 가열시키기 위해, 상기 반도체 몸체 및 상기 도핑된 막이 에너지가 제공된 복사 열원의 열을 받게 하고 나서, 상기 반도체 몸체 및 상기 도핑된 막을 냉각시키기 위해, 상기 복사 열원으로의 에너지 공급을 차단하는 단계를 포함하는 것을 특징으로 하는, 반도체 몸체를 도핑하는 방법.
  13. 제 12 항에 있어서, 상기 도핑된 막은 비소 도핑된 유리를 포함하고 상기 반도체 몸체는 실리콘을 포함하며, 상기 실리콘 몸체 및 상기 실리콘 몸체의 표면 일부에 배치된 상기 비소 도핑된 유리층은 적어도 1097℃의 온도로 가열되고 나서, 냉각되는 것을 특징으로 하는, 반도체 몸체를 도핑하는 방법.
  14. 제 13 항에 있어서, 상기 몸체 및 도핑된 막은 실리콘 비소 침전물의 형성을 방지하도록 충분히 급속하게 냉각되는 것을 특징으로 하는, 반도체 몸체를 도핑하는 방법.
  15. 제 13 항에 있어서, 상기 가열 단계 및 냉각 단계는:
    상기 반도체 몸체 및 상기 도핑된 막을 가열시키기 위해, 상기 반도체 몸체 및 상기 도핑된 막이 에너지가 제공된 복사 열원의 열을 받게 하고 나서, 상기 반도체 몸체 및 상기 도핑된 막을 냉각시키기 위해, 상기 복사 열원으로의 에너지 공급을 차단하는 단계를 포함하는 것을 특징으로 하는, 반도체 몸체를 도핑하는 방법.
KR1019980019648A 1997-06-04 1998-05-29 집적회로제조방법 KR100530932B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/868,555 1997-06-04
US08/868,555 US6001684A (en) 1997-06-04 1997-06-04 Method for forming a capacitor
US8/868,555 1997-06-04

Publications (2)

Publication Number Publication Date
KR19990006510A KR19990006510A (ko) 1999-01-25
KR100530932B1 true KR100530932B1 (ko) 2006-01-27

Family

ID=25351916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019648A KR100530932B1 (ko) 1997-06-04 1998-05-29 집적회로제조방법

Country Status (6)

Country Link
US (1) US6001684A (ko)
EP (1) EP0883168A3 (ko)
JP (1) JPH1117133A (ko)
KR (1) KR100530932B1 (ko)
CN (1) CN1202004A (ko)
TW (1) TW393770B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281068B1 (en) * 1998-04-30 2001-08-28 International Business Machines Corporation Method for buried plate formation in deep trench capacitors
US6218236B1 (en) * 1999-01-28 2001-04-17 International Business Machines Corporation Method of forming a buried bitline in a vertical DRAM device
US6611037B1 (en) * 2000-08-28 2003-08-26 Micron Technology, Inc. Multi-trench region for accumulation of photo-generated charge in a CMOS imager
TW466684B (en) * 2000-09-29 2001-12-01 United Microelectronics Corp Method for forming deep trench capacitor under shallow trench isolation structure
JP4084005B2 (ja) * 2001-06-26 2008-04-30 株式会社東芝 半導体記憶装置及びその製造方法
EP1503411A1 (fr) * 2003-07-30 2005-02-02 St Microelectronics S.A. Lignes conductrices enterrées dans des zones d'isolement
TWI229414B (en) * 2003-10-03 2005-03-11 Promos Technologies Inc Method of fabricating deep trench capacitor
CN100356551C (zh) * 2003-11-21 2007-12-19 联华电子股份有限公司 动态随机存取存储单元及其制造方法
US7041553B2 (en) * 2004-06-02 2006-05-09 International Business Machines Corporation Process for forming a buried plate
US7223653B2 (en) * 2004-06-15 2007-05-29 International Business Machines Corporation Process for forming a buried plate
US7223669B2 (en) * 2004-06-16 2007-05-29 International Business Machines Corporation Structure and method for collar self-aligned to buried plate
US7923815B2 (en) * 2008-01-07 2011-04-12 International Business Machines Corporation DRAM having deep trench capacitors with lightly doped buried plates
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4355454A (en) * 1979-09-05 1982-10-26 Texas Instruments Incorporated Coating device with As2 -O3 -SiO2
US4666557A (en) * 1984-12-10 1987-05-19 Ncr Corporation Method for forming channel stops in vertical semiconductor surfaces
JP3131436B2 (ja) * 1990-02-26 2001-01-31 株式会社東芝 半導体装置の製造方法
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5618751A (en) * 1996-05-23 1997-04-08 International Business Machines Corporation Method of making single-step trenches using resist fill and recess
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor

Also Published As

Publication number Publication date
KR19990006510A (ko) 1999-01-25
JPH1117133A (ja) 1999-01-22
EP0883168A2 (en) 1998-12-09
US6001684A (en) 1999-12-14
CN1202004A (zh) 1998-12-16
EP0883168A3 (en) 2005-09-07
TW393770B (en) 2000-06-11

Similar Documents

Publication Publication Date Title
US4569701A (en) Technique for doping from a polysilicon transfer layer
US5166767A (en) Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer
US5436188A (en) Dram cell process having elk horn shaped capacitor
EP0503904A2 (en) Contact structure of an interconnection layer placed on a surface having steps and SRAM having a multilayer interconnection and manufacturing method thereof
KR100530932B1 (ko) 집적회로제조방법
JPS61179567A (ja) 自己整合積層ｃｍｏｓ構造の製造方法
JPH06310680A (ja) Ｄｒａｍ−ｍｏｓｆｅｔ集積回路及びその製造方法
US6472702B1 (en) Deep trench DRAM with SOI and STI
JP2839076B2 (ja) 半導体装置およびその製造方法
KR20020047287A (ko) 반구형 실리콘을 갖는 실리콘 전극 형성에 의한 커패시터제조방법
JPH1050992A (ja) 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル
US5164340A (en) Structure and method for contacts in cmos devices
US6194311B1 (en) Method for manufacturing semiconductor device capable of effectively carrying out hydrogen passivation
KR100515723B1 (ko) 집적회로와그제조방법
JPH1098009A (ja) 半導体素子の配線構造及び製造方法
US5646061A (en) Two-layer polysilicon process for forming a stacked DRAM capacitor with improved doping uniformity and a controllable shallow junction contact
JP3725398B2 (ja) 半導体装置及びその製造方法
US6403455B1 (en) Methods of fabricating a memory device
US6200876B1 (en) Method of producing a semiconductor device
KR0134951B1 (ko) 반도체 디바이스 제조 방법
JPH05251658A (ja) 半導体装置の製造方法
JPH09232543A (ja) 半導体装置の製造方法
KR100268860B1 (ko) 반도체 장치의 제조방법
KR0151192B1 (ko) 반도체 메모리장치 제조방법
KR19990023702A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081027

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee