TW393770B - Integrated circuit fabrication method - Google Patents

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TW393770B TW087108615A TW87108615A TW393770B TW 393770 B TW393770 B TW 393770B TW 087108615 A TW087108615 A TW 087108615A TW 87108615 A TW87108615 A TW 87108615A TW 393770 B TW393770 B TW 393770B
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Description

393770 A7 137 經濟部中央標準局員工消費合作社印31 五、發明説明 ( 1 ) 1 1 發 明 背 景 1 1 I 大 致 地 » 本 發 明 有 關 積 體 電 路 之 製 作 方 法 9 且 較 特 別 1 Ί 地 有 關 使 用 於 製 作 動 態 隨 機 存 取 記 億 體 (DRAMs ) 之 方 法。 請 £ i 於 本 項 技 術 中 已 知 9 DRAN 係 廣 泛 地 使 用 於 寬 廣 之 應 用 讀 1 背 範 圍 中 » DRAM 典 型 地 含 有 作 為 陣 列 之 記 億 體 OB 単 元 9 各 1¾ 之 1 αο 単 元 含 有 - 金 靨 氣 化 物 半 導 體 場 效 電 晶 體 (M0S FETs) 及 意 1 事 1 電 氣 連 接 之 電 容 器 0 當 該 aa 単 元 被 定 址 時 9 一 諸 如 暹 輯 1 項 再 1 填 1 狀 態 之 邏 輯 狀 態 儲 存 為 其 電 容 器 之 電 荷 〇 寫 本 裝 I 一 種 使 用 於 形 成 電 容 器 之 技 術 係 蝕 刻 一 溝 渠 (t r e n c h) 頁 ·«/ 1 I 於 一 典 型 為 矽 之 半 導 體 基 片 中 〇 大 致 地 9 一 大 約 500 埃 1 | 厚 度 之 二 氣 化 矽 襯 墊 層 係 熱 度 地 生 長 於 該 矽 基 Η 之 上 9 1 1 接 箸 » —* 典 型 之 20 00 至 10 00 0 埃 厚 度 之 氮 化 矽 之 遮 罩 層 1 訂 1 I 形 成 於 該 襯 塾 層 之 上 9 一 窗 P 形 成 於 該 氮 化 矽 層 之 一 部 分 中 且 -ea- 穿 該 襯 墊 層 之 下 方 部 位 接 箸 > 該 溝 渠 蝕 刻 於 1 1 矽 基 Μ 下 方 之 暴 露 部 分 之 内 ί 典 型 地 » 該 溝 渠 具 有 8 徹 1 1 米 程 度 之 深 度 及 大 約 四 分 之 一 徹 米 之 寬 度 〇 一 典 型 1 線 摻 雜 之 摻 雜 玻 璃 層 ( 即 9 珅 摻 雜 氣 化 物 ) 像 化 學 地 氣 1 相 澱 積 於 一 溝 渠 中 ( 即 » 在 該 溝 渠 之 側 壁 及 底 部 之 上 ) 1 I 至 大 約 80 0 埃 之 厚 度 » 典 型 地 » 該 砷 之 摻 雜 濃 度 偽 1 1 2X1 0 2 1原子/立方公分, 接箸, 該結構置放於- -對流 1 1 之 爐 中 以 執 行 一 高 溫 退 火 9 該 退 火 俗 執 行 於 大 約 10 5 0°C I 之 溫 度 3 0 至 6 0分 鐘 ♦ 在 該 爐 中 之 溫 度 俗 以 大 約 毎 分 鐘 1 1 4 °C之速率增加。 於退火製程之期間, -部分之摻雜物, I 例 如 砷 9 從 神 層 擴 散 進 入 毗 -3 鄰 之 該 矽 層 側 壁 及 底 部 9 所 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規枱(210X 297公# ) Λ7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 2 ) 1 1 以 9 Τ|4| 胛 摻 雜 區 係 形 成 於 紙 鄰 之 矽 基 片 中 而 提供 — 棰 溝 渠 1 1 I 式 平 板 電 容 器 , 此 平 板 稱 為 埋 入 板 t 該 埋 入板 中 之 rrft 砰 濃 1 度 係 大 約 5 X 1 0原子/立方公分, 接著, 關閉該爐且在 請 1 L 先 1 該 嫌 中 之 溫 度 會 Μ 大 約 每 分 鐘 51C之速率冷卻, 該砷摻 閱 1 1 雜 之 玻 璃 係 利 用 例 如 媛 衝 之 氫 氟 酸 (HF) 白 該溝 渠 去 除 9 面 之 1 接 著 9 具 有 大 約 1 X 102 ΰ原子/立方公分之摻雜濃度之 意 1 事 1 砷 摻 雜 之 多 晶 矽 (Ρ 0 ] y ) 化 學 地 氣 相 澱 積 於 該溝 渠 之 内 t 項 再 1 I 亦 即 9 在 該 矽 基 片 之 側 壁 及 底 部 上 所 形 成 之電 介 質 膜 之 填 寫 本 1 裝 上 9 該 摻 雜 之 多 晶 矽 係 當 作 電 容 器 之 第 二 板。 因 而 形 成 頁 1 I 一 電 容 器 t 在 矽 基 片 及 摻 雜 之 多 晶 矽 中 之 砷摻 雜 區 提 供 1 | 電 容 器 之 諸 平 板 ( 亦 即 9 諸 電 極 ) » 而 該 氮化 矽 電 介 質 1 1 層 提 供 該 電 容 器 之 電 介 質 物 0 接 著 9 MOSFET形 成 於 毗 鄰 1 訂 1 1 該 溝 渠 之 基 片 上 而 具 備 有 電 氣 連 接 於 該 摻 雜之 多 晶 矽 之 MOSFET之 源 極 / 沒 極 區 藉 此 , 電 氣 連 接 該MOSFET於 該 1 1 電 容 器 而 提 供 一 DRAM 單 元 〇 1 1 該 電 容 器 之 電 容 量 係 與 其 電 極 之 導 電 率 有關 * 所 以 增 1 1 線 1 加 電 容 量 之 一 方 式 係 增 加 該 二 電 極 之 一 或 兩個 之 導 電 率 〇 如 上 逑 » 該 rrf* 砰 摻 雜 之 玻 璃 係 摻 雜 2 > < 1 0 21原子/立方 1 1 公 分 之 濃 度 〇 進 一 步 地 t 企 望 於 減 少 該 電 容器 之 大 小 1 1 便 增 加 可 以 在 晶 片 上 形 成 之 單 元 數 巨 9 然 而, 若 藉 減 少 1 1 溝 渠 之 直 徑 來 降 低 電 容 器 之 大 小 > 也 就 是 降低 至 大 約 1 I 0 . 15微 米 之 直 徑 > 若 相 同 之 厚 度 使 用 於 砷 摻雜 之 玻 璃 時 1 ( 亦 即 1 800 埃) » 則由於溝渠係多少圼錐狀, 故所摻 I 雜 之 玻 璃 將 充 填 該 溝 渠 之 底 部 之 部 位 » 所 K該 玻 璃 層 在 1 -4 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2]OX297公釐) Λ7 明説 明發 、五 ,率玻 此刻之 因蝕位 ,為部 位因壁 部,側 壁時之 側層薄 之璃較 渠玻及 溝該璃 該除玻 在去之 於來位 厚法部 較刻部 將蝕底 位學之 部化厚 部式較 底溼於 之用同 渠使相 溝當係 分 部 除 去。 將構 間结 時該 刻於 蝕果 之效 需反 所之 璃加 玻附 之生 位產 部而 部層 底矽 除化 去氧 故墊 ,襯 璃之 沭 槪 朗 發 於 器 容 電 一 成 形 M 用 -•twM·— 種 1 供 提 徵 特 之 明 發 本 據 根 導半之 半該渠 該於溝 於積該 渠澱於 溝係積 一 膜澱 成之係 形雜膜 含摻之 包一雜 法,摻 方驟該 該步分 ,之部 法面 , 方表上 之分面 中部表 體一之 主之體 體體主 導主體 半體導 生物 產散 以擴 膜之 之中 雜面 摻界 該相 及液 體該 主在 體散 導擴 半而 該 , 熱間 加其 , 於 部區 底面 及界 壁相 側液 諸一 回砷 區矽 面免 界遊 此來 使率 M速 區之 面速 界迅 該夠 卻足 冷 Μ ,係 中法 之卻 區冷 一 該 之 , 體相 導體 半固 該一 於Ρ 區雜 面摻 界該 該於 及積 膜澱 雜係 摻膜 該質 除介 去電 體一 主 , 導主 半體 自等 , 半 成之 形雜 之摻 物下 结留 凝而 , 諸 上之 之器 質容 介電 電該 該供 於提 積體 澱主 係體 料導 材半 之之 隹 隹 % 雜 摻摻 一 該 ,及 上料 之材 體之 導雜 半摻 之該 (請先聞讀背面之注意事項再填寫本頁) 裝- 經濟部中央標準局員工消費合作社印褽 列 下 含 。 包 物驟 質步 介卻 電冷 之及 器熱 容加 電該 該 , 供徵 提特 —* 貝 一 膜另 質之 介明 電發 該本 而據 極根 電 能該 加散 之擴 熱來 射區 輻面 一 界 於過 受透 遭而 膜膜 I tt 雜 摻摻 及及 慝 瞜 βηπ ICR 主主 體此 導熱 半加 該地 使速 : 迅 驟 Μ 步源 形加 藉之 丨熱 中射 之輻 區該 地能 一 去 之 , 體後 主之 體而 導 , 半中 該體 於主 物體 雜導 摻半 之於 中區 膜雜 雜摻 摻成 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ΑΊ Β7 經濟部中央標準局員工消費合作社印聚 五、發明説明( 4 ) 1 ! 能 源 K 迅 速 地 冷 卻 所 摻 雜 之 半 導 體 主 體 及 所 摻 雜 膜 9 該 1 1 I 冷 卻 法 係 Μ 足 夠 迅 速 之 速 率 來 避 免 矽 砷 凝 结 物 之 形 成 〇 1 Ί 根 據 本 發 明 之 另 __. 特 徵 > 提 供 種 用 K 形 成 一 DRAM 單 /--Ν 請 1 t 先 1 元 之 電 容 器 的 方 法 該 單 元 含 有 電 容 器 及 一 電 氣 連 接 之 閱 讀 1 背 1 電 晶 體 9 該 方 法 包 含 加 熱 —* 半 導 體 主 體 及 m 積 其 上 之 面 之 1 摻 雜 膜 以 產 生 一 液 相 界 面 區 於 其 間 而 擴 散 摻 雜 物 於 該 半 意 1 事 1 導 體 主 體 之 __. 區 内 之 步 驟 > 冷 卻 該 界 面 區 Μ 使 此 界 面 區 項 再 1 I 回 到 一 固 體 相 > 該 半 導 體 主 體 中 之 摻 雜 區 提 供 該 電 容 器 寫 本 1 裝 1 之 一 電 極 , 一 電 介 質 膜 形 成 於 半 導 體 主 體 中 之 摻 雜 區 之 頁 1 | 上 > 該 電 介 質 膜 提 供 該 電 容 器 之 電 介 質 物 » 一 摻 雜 材 料 1 1 係 m 積 於 該 電 介 質 膜 之 上 I 該 摻 雜 之 材 料 提 供 該 電 容 器 1 1 之 第 二 電 極 0 1 訂 根 據 本 發 明 之 另 一 特 徵 9 提 供 一 種 用 K 形 成 一 DRAM 單 1 I 元 之 電 容 器 的 方 法 9 該 單 元 含 有 電 容 器 及 一 電 氣 連 接 之 1 1 電 晶 髖 該 方 法 包 含 加 熱 一 矽 主 體 及 一 配 置 在 該 矽 主 Ml» 體 1 1 之 一 表 面 部 分 上 之 TTfft 胛 摻 雜 之 玻 璃 層 到 至 少 1 097 1C 之 溫 度 1 1 體 線 1 且 其 後 冷 卻 此 矽 主 體 及 形 成 砷 摻 雜 區 於 部 分 該 矽 主 之 rrft 岬 摻 雜 之 玻 璃 層 > 該 摻 雜 區 提 供 該 電 容 器 之 一 電 極 1 I 一 電 介 質 膜 係 形 成 於 該 rrft 砰 摻 雜 區 之 上 9 該 電 介 質 膜 提 1 1 供 該 電 容 器 之 電 介 質 物 » 一 摻 雜 材 料 係 澱 積 於 該 電 介 質 1 1 膜 之 上 Μ 提 供 該 電 容 器 之 另 一 電 極 〇 1 此 方 法 > 可 利 用 一 200 埃 或 更 小 程 度 之 薄 的 胛 摻 雜 1 1 玻 璃 層 來 形 成 具 有 0 · 1 5微米或更小程度之 直 徑 的 溝 渠 » | 進 一 步 地 t 利 用 本 方 法 來 加 熱 該 结 構 至 1050 1C 9 30至 60 1 1 -6 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(5 ) 1 1 分 鐘 * 則 一 固 體 相 之 擴 散 會 發 生 在 7:rft uf 摻 雜 之 玻 璃 與 該 矽 1 1 I 基 Η 之 間 » 然 而 > 在 退 火 期 間 9 利 用 1 097 t: 或 更 高 之 溫 1 丨 度 9 砷 摻 雜 之 玻 璃 -矽基片之界面將於液相中而砷摻雜 請 先 1 1 物 之 擴 散 將 發 生 於 該 矽 基 片 之 界 面 於 其 液 相 時 » 藉 此 增 閱 讀 1 背 1 加 該 摻 雜 之 玻 璃 中 之 砰 摻 雜 物 與 該 矽 基 片 間 之 擴 散 率 » ιδ 之 1 於 液 相 中 之 該 界 面 將 在 矽 基 片 中 造 成 增 大 之 摻 雜 濃 度 » 意 1 事 1 利 用 此 液 相 之 擴 散 轉 移 > 在 表 面 處 之 摻 雜 濃 度 將 為 至 少 項 再 1 填 1 每 立 方 公 分 2 > < 1 02 寫 本 裝 進 一 步 地 » 利 用 一 快 速 之 加 熱 法 及 冷 卻 法 , 該 加 熱 法 頁 1 I 及冷卻法之速率係以每秒100TC之程度, 該加熱源係- 1 I 幅 射 能 源 9 而 在 該 結 構 白 加 熱 源 移 開 之 後 使 用 氬 氣 氛 圍 1 1 於 115〇υ » 60秒 9 且 必 須 快 速 冷 卻 以 便 防 止 該 疲 相 之 界 1 訂 1 I 面 呈 固 體 及 因 此 使 砷 擴 散 回 玻 璃 膜 而 形 成 矽 砷 (S i A S)凝 结 物 9 也 就 是 說 > 該 冷 卻 法 係 一 足 夠 迅 速 之 速 率 來 避 1 1 免 矽 砷 凝 结 物 之 形 成 0 1 1 尤 其 » 該 加 熱 法 及 冷 卻 法 之 步 驟 含 有 下 列 步 驟 • 使 該 1 線 半 導 體 主 體 及 所 摻 雜 膜 遭 受 . 輻 射 熱 之 加 能 源 Μ 加 熱 此 1 主 體 及 所 摻 雜 膜 且 形 成 摻 雜 區 於 該 半 導 體 主 體 之 中 9 1 1 而 之 後 > 去 能 該 輻 射 熱 之 加 能 源 來 冷 卻 該 半 導 體 主 體 中 1 1 之 g 刖 摻 雜 之 區 及 摻 雜 之 膜 〇 1 1 圖式籣里說明 1 當 结 合 於 附 圖 時 > 本 發 明 之 其 他 特 激 以 及 本 發 明 之 本 1 1 身 將 呈 更 為 明 顯 » 其 中 : 1 第1 A圖 至 1 Q圖係根據 本 發 明 之 DRAM單元 之 製 程 中 之 各 1 1 -7 1 1 1 1 本紙張尺度適用中國國家標率(CNS ) A4規格(210X297公釐) A7 A7 經濟部中央標準局員工消費合作社印掣 B7 五、發明説明(6 ) 稱階段之描繪性横截面圖; 第2圖係一圖示,顯示As (砷)摻雜之玻璃層,液相界 面區,及矽基片之As濃度; 第3圖係利用習知退火程序之矽中As (砷)濃度之圖表 ;Μ及 第4圖係利用根據-本發明之退火程序之矽中As(砷)濃 度之圖表。 發明詳湘說明 現參閱第1A圔,一半導體主體,即一矽基片10係顯示 具有一埋入之離子布植層12,磷摻雜層形成於其中自該 矽基片10之上方表面14算起4微米之深度處,該埋入之 摻雜層12之摻雜濃度具有大約每立方公分1012至10 14之 劑最,約500埃厚度之氧化矽之襯墊層13係熱度地生長 於該矽基Η 10之上方表面之上,約10000埃厚度之氮化 矽/或氧化矽層的電介質層1 6係配置於該氧化矽襯墊層 13之上方表面之上,如圖所示。 之後,如第1Α_中所示,一窗口 18係利用習知之微影 化學蝕刻技術形成於該氮化矽層16之中,所開窗之氮化 矽層16作為一遮罩而利用習知之蝕刻技術來蝕刻一溝渠 20於該矽基片10之上方表面14之下方部分之内,此處, 該溝渠20之深度係算起自矽基片10之上方表面14之8微 米之程度,而該溝渠20之寬度則可為0.1微米至四分之 一微米之程度。 參照第1C購I,砷摻雜之玻璃(AsG)層或膜22係化學地 -8- 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨OX297公釐) !--------裝------訂------線 (請先聞讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印聚 五、發明説明 ( 7 ) 1 1 | 氣 相 澱 積 於 第 1 B圖 中 所 示 之 結 構 上 » 此 時 鲁 該 膜 22之 厚 1 1 | 度 % 2 C 0至4 0 0埃 而 砷 之 摻 雜 塞 度 傺 2 X 1 0 2 1原子/立方 1 公 分 〇 請 先 1 參 照 第 1D 圖 該 Α ε G 膜 20之 上 方 部 分 傈 利 用 一 溼 式 化 讀 1 背 1 學 蝕 刻 劑 予 以 去 除 9 此 處 係 利 用 缓 衝 之 氫 氟 酸 (HF) » 因 而 之 I 此 * 如 C5I 圖 所 7JT 9 該 矽 基 Η 溝 渠 20之 上 方 部 分 24之 細 壁 層 意 事 暴 露 出 〇 項 再 1 1 參 閲 第 1 E tiai 圖 9 退 火 第 1Ε 圓 中 所 示 之 結 構 以 形 成 該 電 容 本 裝 | 器 之 埋 入 板 〇 為 防 止 該 等 摻 雜 物 之 白 動 摻 雜 9 諸 如 TE0S 頁 1 1 之 電 介 質 層 澱 積 於 該 矽 基 片 之 上 而 覆 蓋 該 表 面 及 溝 渠 餅 1 I 壁 〇 於 一 實 施 例 中 » 快 速 之 熱 退 火 % 執 行 於 一 短 週 期 時 1 1 間 之 高 溫 處 ϊ 該 溫 度 偽 充 分 地 高 9 使 s i / A s G 界 面 轉 換 1 訂 成 液 相 大 致 地 9 一 快 速 熱 退 火 之 時 間 大 約 1 至 2 分 鐘。 1 I 該 快 速 之 熱 退 火 傜 執 行 於 一 快 速 之 熱 處 理 爐 中 » 例 如 1 1 , 快 速 之 熱 嫌 利 用 燈 作 為 其 熱 源 〇 該 結 構 本 身 係 利 用 一 1 1 輻 射 能 源 來 退 火 9 在 該 麄 中 之 溫 度 會 迅 速 地 增 加 直 到 其 1 線 到 達 所 要 之 溫 度 9 大 致 地 9 該 躍 昇 之 速 度 俱 以 每 秒 10 0eC 1 之 程 度 〇 1 I 於 一 實 施 例 中 9 該 結 構 係 退 火 於 至 少 1 0 97 °c 或 更 高 之 1 I 溫 度 ,此- -溫度足以使S i/ A s G 之界面於液體之狀態中, 1 1 該 RT A 之 時 間 傺 以 秒 之 程 度 ) 大 致 地 9 該 RT A 之 時 間 大 1 1 約 60 至 12 0 秒 〇 1 習 知 之 As G 之 退 火 係 執 行 於 大 約 10 50°C 之 溫 度 9 於 該 1 1 等 情 況 下 > 會 發 生 绅 之 固 體 -9 狀 態 之 擴 散 9 在 固 體 狀 態 之 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公犛) Λ7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明 ( 8 ) 1 1 擴 散 下 之 Si 中 之 rrft 0ψ 的 典 型 濃 度 係 大 約 5 X 1 0 13原子/立 1 1 方 公 分 〇 相 信 Si A S 之 凝 结 物 及 在 砷 摻 雜 之 玻 璃 中 之 砷 之 1 低 擴 散 率 會 防 止 達 成 較 高 之 濃 度 0 /·-V 請 1 先 1* 然 而 f 根 據 本 發 明 砷 之 擴 散 係 執 行 於 至 少 約 1097 1C 閱 讀 1 背 1 或 更 高 之 溫 度 » 於 此 —* 溫 度 處 9 進 入 矽 之 砷 的 擴 散 係 於 之 1 液 相 中 9 於 液 相 擴 散 之 下 砷 之 濃 度 係 有 效 地 較 大 於 Μ 意 1 事 1 固 體 狀 態 之 擴 散 所 達 成 之 約 僅 5X1 0 19原子/立方公分, 項 再 1 I 此 係 因 為 在 大 約 1097 1C 或 更 高 時 只 有 很 小 量 之 胛 之 濃 度 寫 本 1 裝 I 液 相 形 成 於 砷 摻 雜 之 玻 璃 層 與 矽 基 片 間 之 界 面 處 9 比 較 頁 、_>' 1 | 於 固 am 體 A s G 之 4 個 原 子 百 分 比 該 砷 之 液 相 具 有 大 約 37 1 個 砷 之 原 子 百 分 比 〇 1 1 第 2 圖 係' 一 略 匾 顯 示 砷 摻 雜 之 玻 璃 層 22 9 液 相 界 面 區 1 訂 1 32 ( 第 2 圖 ) j 及 矽 基 片 10之 砷 濃 度 > 該 液 相 界 面 區 32 不 撵 提 供 更 高 之 砷 濃 度 而 且 提 供 更 高 之 砷 擴 散 率 0 在 平 1 1 均 上 , 液 相 之 擴 散 率 係 高 於 固 相 界 面 區 之 擴 散 率 數 次 方 1 I » 結 果 9 在 理 論 上 » 矽 基 片 10之 表 面 處 之 砷 濃 度 ( 亦 即 1 1 線 1 » 第 1 E 圖 之 砷 摻 雜 區 30之 中 ) 將 大 約 為 1 . 75 X 10 21 原 子 / 立 方 公 分 而 擴 散 於 矽 基 片 10之 砷 之 總 量 將 更 高 於 固 1 I 體 狀 態 擴 散 之 砷 之 總 量 9 因 此 > 在 矽 基 片 10 之 内 部 及 表 1 1 面 處 二 者 之 7trft 砰 濃 度 ( 亦 即 > 在 摻 雜 區 30 之 中 ) 將 增 加 一 1 1 大 的 數 最 〇 ( 應 注 意 的 是 9 因 為 只 有 小 量 之 砷 摻 雜 之 玻 1 I 璃 需 形 成 此 液 相 界 面 區 » 故 該 砷 摻 雜 之 玻 璃 層 之 厚 度 可 1 大 大 地 降 低 ) 0 | 於 其 後 冷 卻 之 週 期 期 間 ( 亦 即 » 在 熱 退 火 之 後 ) » 1 1 -10- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇x 297公釐) 經濟部中央標準局員工消費合作社印聚 A7 B7 五、發明説明(9 )
SiAs可自該液相凝结,因此,利用一迅速熱處理UTP) 或快速熱處理(FTP)來執行該液相之擴散(亦即,較特 別地,利用一輻射熱源,因為其較迅速之冷卻率(亦即 ,當闞閉該輻射源(例如燈)時,會去除該熱。)), 也就是說,該冷卻法係於一足Μ迅速來避免形成矽砷凝 结物之速率處。 第3阃描繪出利用習知之退火在矽中所達成之砷濃度 ,該習知之退火係在氬氣之週遭中在約1050C之溫度處 執行於約200埃之AsG膜之上約30分鐘之圖表,該AsG 膜中之砷濃度係大約2X1021原子/立方公分。如第3 圖所示,在該等條件下,在矽側壁處之砷之澹度係大約 2 X 1 0 19原子/立方公分。當進入該矽之巨體内約〇 . 4微 米時,砷之濃度會降低至大約1 X 1 0 15原子/立方公分。 第4 _描繪出利用根據本發明之RTA在矽中所達成之 砷濃度的圖表,該退火係執行於一 AsG膜之上,在氬氣 之週遭中在大約1150^之溫度處約1分鐘,相類似於第 3阛中的條件。在該等條件下所達成之矽中之砷濃度係 約4X1020原子/立方公分於諸側壁處而在離該等側壁 0.4微米處減低為約IX 10 17原子/立方公分,因此,藉 執行至少在l〇97t:或更高溫度之退火,可在埋入板之中 達成砷之有效的高濃度。 琨參閲第1E圖,在上述加熱及冷卻步驟之後,利用鍰 衝之氡氟酸(HF)來去除其餘之摻雜的玻璃層22 (第1D圖) 。如圖示,一 40至50埃厚度之氮化矽層或膜的電介質層 -11 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------批衣------1T------.^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(…) 26化學氣相地澱積於該結構之上方表面之上,須注意的 是所澱積之矽電介質層傜配置於酢摻雜區30之上,同時 須注意的是砷離子布植區12僳貫穿,因而電氣地連接於 該砷摻雜界面區30^ 現參閲第1F圖,砷摻雜之多晶矽層34化學地氣相澱積 (CVD)於該結構之上方表面之上,此層34完全地充填該 溝渠,利用化學機械抛光法(CMP)來去除該CVD摻雜之 多晶矽層34之上方部分,使得該多晶矽層34之上方表面 同高度於氮化矽層26之上方表面36,如第1?_中所示。 所摻雜之多晶矽層34之上方部分例如像利用反應離子 蝕刻法(RIE)之技術予以去除而産生第1G圖中所示之結 構,須注意的是,在該等溝渠之上方锢壁上所配置之薄 氮化矽層之部分40會暴露出。 該氮化矽層26所暴露之部分像利用稀釋之氫氟酸去除 而産生第1H圖中所示之結構(須注意的是,該蝕刻將去 除小量之氮化矽遮罩16;但是該遮罩16之厚度比較於該 部分40之厚度(例如,50埃)偽極厚(例如2 0 0 0至 10000 埃))〇 現參閲第II圖,如圖所示,一電介質層35俗化學地氣 相澱積於該結構之上方表面之上,該電介質層3 5例如包 含二氧化矽層及具有一 TEOS層形成於上之二氧化矽層, 該層3 5具有約3 0 0埃之厚度。
層35之上方部分係利用反應性離子蝕刻法(RIE)予以 去除,藉此只留下一領口匾於該溝渠之倒壁上,如第1J -12- 本紙伕尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) ^衣 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(11) 圖中所示。 接著,砷摻雜之多晶矽層4 2係利用C V D澱積Μ再次充 填該溝渠38,過度摻雜之多晶矽再次地利用CMP予Κ去 除,最终结構係顯示於第1Κ圖中。 接著,利用反應性離子蝕刻法來去除所摻雜之多晶矽 之上方部分,造成第1L圖中所示之结構。 接著,利用溼式化學蝕刻來去除該領口區之二氧化矽 之上方部分,產生第1Μ圖中所示之结構。 接著,砷慘雜之多晶矽層43係利用CV D澱積Μ再次充 填該溝渠3 8 ,過度摻雜之多晶矽再次地利用C Μ Ρ予以去 除,最終结構係顯示於第1H圖之中。 參閲第10圖,光胆層40係澱積於該結構之上方表面且 利用微影術來製作成圖案Μ暴露一部分所充填之溝渠及 一郯接部分之氮化矽層1 6 ,利用該製作成圖案之光阻層 40作為一蝕刻遮罩而蝕刻掉由該製作成圖案之光阻層40 所暴露之部分之摻雜之多晶矽層43,二氧化矽襯墊層13 及氮化矽遮罩層16 Κ形成第10圖中所示之结構。 去除該光明層40及澱積一化學氣相澱積之二氧化矽層 50於該结構之上方表面之上,該CV D之二氧化矽層5 0之上 方部分係利用C Μ Ρ予Μ去除。氮化矽層1 6 ,摻雜之多晶 矽層42與下方襯墊之氧化物層13之毗鄰部分係利用微影 蝕刻技術去除而產生第1Ρ圖中所示之結構,矽基片10之 上方表面14暴露出且接著處理以形成一具有熱生長之閘 極氧化物62及具有源極/汲極區68, 70之摻雜多晶矽閘 -13- 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇Χ:297公釐) —- 裝 訂 ^ 線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明(12 ) 極64之MOSFET電晶體60,如第1Q圖中所示。須注意的是 ,源極/汲極區68, 70之一,此處為區70,係電氣連接 於所摻雜之多晶矽材料(即,層34, 42, 43)於溝渠20 之中,同時須注意的是,形成於矽基片10之中之砷摻雜 區30係電氣連接於埋人之磷離子佈植之摻雜區12,該埋 入之離子布植區電氣連接於矽基片10中所形成之砷摻雜 區30。因而,形成一 DRAM單元70其具有電氣連接於一電 容器72之M0SFET60,含有一配對之由矽基片10中所形成 之砷摻雜區32及溝渠中所形成之摻雜之多晶矽層34, 42 ,43所提供之電極的電容器,此等電極或平板則係由氮 化矽電介質層26所分開。 其他實施例係在所附錄之申請專利範圍之精神與範疇 之内。 IL--------^------II------# (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印聚 -14- 本紙張尺度適用中國國家梯準(CNS ) 格(2丨0'〆297公釐) 五、發明説明(15 ) 參考符號說明 Λ7 Β7 經濟部中央標準局員工消費合作社印製 10 矽 基 Η 12 埋 入 之 摻 雜 層 13 襯 墊 層 14 矽 基 片 之 上 方 表 面 16 氮 化 矽 層 18 窗 □ 20 溝 渠 22 砷 摻 雜 之 玻 璃 層 24 矽 基 片 溝 渠 之 上 方 部分 26 電 介 質 層 ( 氮 化 矽 層) 30 摻 雜 區 32 液 相 界 面 區 34 砷 摻 雜 之 多 晶 矽 35 電 介 質 層 36 氮 化 矽 層 之 上 方 表 面 38 溝 渠 40 氮 化 矽 層 之 暴 露 部 分 42 神 摻 雜 之 多 晶 矽 43 珅 摻 雜 之 多 晶 矽 50 CV 叱二 氧 化 矽 層 60 M0SFET 電 晶 體 62 閘 極 氧 化 物 64 摻 雜 之 多 晶 矽 閘 極 -15- I 一 .^衣 訂 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(14 6 8 源極區 7 0 汲極區 72 電容器 A7 B7 ---------裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -16 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)

Claims (1)

  1. A8 B8 C8 D8 經濟部中央標準局員工消費合作社印装 六、申請專利範圍 1 1 1 · 一 種 電 容 器 之 形 成 方 法 f 包 含 下 列 步 驟 : 1 1 加 熱 一 含 有 一 摻 雜 膜 澱 積 於 上 之 半 導 體 主 體 以 産 生 1 | 一 液 相 界 面 區 於 其 間 而 擴 散 該 摻 雜 膜 中 之 摻 雜 物 於 該 請 先 閱 1 半 導 體 主 體 之 —‘ 區 之 内 > 1 | 讀 1 1 冷 卻 該 界 面 區 以 使 該 界 面 區 回 到 一 固 體 相 9 該 半 導 背 I I 之 體 主 體 之 該 摻 雜 區 提 供 該 電 容 器 一 電 棰 注 1 意 形 成 一 電 介 質 膜 於 該 摻 雜 區 之 上 該 電 介 質 膜 提 供 事 項 1 I 再 1 I 該 電 容 器 一 電 介 質 物 ; 以 及 填 1 裝 寫 本 澱 積 * 摻 雜 之 材 料 於 該 電 介 質 膜 之 上 9 該 摻 雜 之 材 頁 s_^ 1 1 料 提 供 該 電 容 器 一 第 二 電 樯 〇 1 I 2 .如 申 請 專 利 範 圍 第 1 項 之 方 法 9 其 中 該 冷 卻 法 偽 於 — 1 I 足 夠 迅 速 而 避 免 形 成 矽 砷 凝 結 物 之 速 率 Ο 1 1 訂 1 3 .如 申 請 專 利 範 圍 第 2 項 之 方 法 » 其 中 該 加 熱 及 冷 卻 之 步 驟 含 有 下 列 步 驟 * 1 I 使 該 半 導 體 主 體 及 摻 雜 膜 受 到 一 加 能 之 輻 射 熱 源 以 1 1 加 熱 該 主 體 及 摻 雜 膜 » 以 及 之 後 去 能 該 加 能 之 輻 射 熱 1 源 以 冷 卻 該 主 體 及 摻 雜 膜 〇 線 I 4 . 一 種 用 以 形 成 電 容 器 於 半 導 體 主 體 中 之 方 法 9 包 含 下 1 1 列 步 驟 : 1 1 形 成 一 溝 渠 於 該 半 導 體 主 體 之 一 部 分 表 面 中 参 該 溝 1 I 渠 具 有 諸 m 壁 及 一 底 部 9 1 1 澱 積 摻 雜 膜 於 該 半 導 體 主 體 之 該 表 面 上 9 部 分 該 | 摻 雜 膜 僳 澱 積 於 該 溝 渠 之 該 等 m 壁 及 底 部 上 9 1 加 熱 該 半 導 體 主 體 及 該 摻 雜 膜 以 産 生 一 液 相 界 面 區 1 1 -17- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ABCD 經濟部中央標準局員工消費合作社印裝 六、申請專利範圍 1 1 於 其 間 而 擴 散 該 液 相 界 面 區 中 之 摻 雜 物 於 該 半 導 體 主 1 1 體 之 一 區 之 內 1 1 丨 冷 卻 該 界 面 區 K 使 該 界 面 區 回 到 一 固 體 相 » 請 1 先 1 南 該 半 導 體 主 體 及 固 體 相 界 面 1品 去 除 該 摻 雜 膜 而 留 閱 1 下 該 摻 雜 區 於 該 半 導 體 主 體 之 中 背 面 I 之 1 澱 積 __. 電 介 質 膜 於 該 半 導 體 主 體 之 該 摻 雜 區 之 上 9 注 意 1 I 澱 積 _. 摻 雜 之 材 枓 於 該 電 介 質 膜 之 上 9 在 該 半 導 體 事 項 1 I 再 1 1 主 體 中 之 該 摻 雜 之 材 料 及 該 摻 雜 區 提 供 該 電 容 器 諸 電 填 寫 本 1 裝 極 9 而 該 電 介 質 膜 提 供 該 電 容 器 電 介 質 物 〇 頁 N__- 1 I 5 .如 申 請 專 利 範 圍 第 4 項 之 方 法 t 其 中 該 加 熱 及 冷 卻 之 1 1 步 驟 含 有 下 列 步 驟 : 1 I 使 該 半 導 髖 主 體 及 摻 雜 膜 受 到 一 加 能 之 輻 射 埶 /\\\ 源 Μ 1 訂 加 熱 該 主 體 及 摻 雜 膜 9 Μ 及 之 後 去 能 該 加 能 之 輻 射 熱 1 源 kk 冷 卻 該 主 體 及 摻 雜 膜 0 1 | 6 . — 種 用 Μ 形 成 DRAM 單 元 之 電 容 器 的 方 法 9 該 單 元 具 有 1 I 該 電 容 器 及 一 電 氣 連 接 之 電 晶 體 9 該 方 法 包 含 下 列 步 1 1 驟 • « 線 I 加 熱 __. 半 導 體 主 體 及 一 配 置 其 上 之 摻 雜 膜 Μ 產 生 一 1 1 液 相 界 面 區 於 其 間 而 擴 散 該 摻 雜 膜 中 之 摻 雜 物 於 該 半 1 1 等 體 主 體 之 一 |wr 中 1 I 冷 卻 該 界 面 ]w Μ 使 該 界 面 區 回 到 一 固 體 相 9 該 摻 雜 1 1 之 半 導 體 主 體 提 供 該 電 容 器 一 電 極 9 1 形 成 一 電 介 質 膜 於 該 摻 雜 區 之 上 * 該 電 介 質 膜 提 供 I 該 電 容 器 一 電 介 質 物 » Κ 及 1 1 — 18™ 1 ί 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範 圍 1 1 澱 積一 摻 雜 之 材 料 於 該 電 介 質 膜 之 上 9 該 摻 雜 之 材 1 1 料 提 供該 電 容 器 一 第 二 電 棰 〇 Ί 7 .如 申 請專 利 範 圍 第 6 項 之 方 法 > 其 中 該 冷 卻 法 係 於 一 請 1 4 足 夠 迅速 V而避免形成矽砷凝結物之速率。 先 閲 1 1 讀 1 8 · — 種 DRAW 單 元 之 形 成 方 法 9 該 DRAH 箪 元 具 有 一 電 容 器 背 1 1 之 1 及 電 晶體 ί 該 方 法 包 含 下 列 步 親 • 注 意 1 | (a ) 該電 容 器 形 成 含 有 下 列 步 驟 : 事 項 1 I 再 1 | ⑴ 澱 積 —* 摻 雜 膜 於 —"*· 半 導 體 主 髏 之 表 面 上 ; 填 寫 本 1 裝 (⑴加 熱 該 半 導 體 主 體 及 步 驟 摻 雜 膜 以 産 生 - 液 頁 '—✓ 1 | 相 界 面 區 於 其 間 而 透 過 該 液 相 界 面 區 擴 散 該 1 1 摻 雜 膜 中 之 摻 雜 物 於 該 半 導 體 主 體 之 一 區 之 1 I 内 9 1 1 訂 1 (iii) 冷 卻 該 界 面 區 以 使 該 界 面 區 回 到 一 固 體 相; (iv) 白 該 半 導 體 主 體 去 除 該 摻 雜 膜 1 I (v) 澱 積 一 電 介 質 膜 於 該 半 導 體 主 體 中 之 該 摻 雜 1 1 區 之 上 1 1 (vi) 澱 積 一 摻 雜 之 材 料 於 該 電 介 質 膜 之 上 9 該 摻 線 I 雜 之 材 料 及 該 半 導 體 主 體 中 之 該 摻 雜 匾 提 供 1 1 該 電 容 器 諸 電 槿 9 而 該 電 介 質 膜 提 供 該 電 容 1 1 器 一 電 介 質 物 9 以 及 1 I (b) 電氣 地 互 連 該 電 晶 體 至 該 電 容 器 之 該 等 電 極 之 ~ 〇 I 1 9 . 一 種 電容 器 之 形 成 方 法 9 包 含 下 列 步 驟 : I 加 熱一 矽 主 體 及 一 配 置 於 該 矽 主 體 之 一 表 面 部 分 上 1 4 1 之 砷 摻雜 玻 璃 層 到 至 少 10 9 7°C 之 溫 度 9 1 1 -1 9- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) ( 210X297公釐) 六、申請專利範圍 ABCD 經濟部中央標率局員工消費合作社印製 之後 摻雜區 電極; 形成 供該電 澱積 容 10. 加熱 液相界 導體主 冷郤 1 1 ·如申 及該摻 避免形 1 2 .如申 之步驟 使該 加熱該 源以冷 1 3 ·如申 砷摻雜 矽主體 玻璃層 ,冷卻該矽主龌及在部分該矽主醱中形成一神 之砷摻雜玻璃層,該砷摻雜匾提供該電容器一 一電介質膜於該砷摻雜區之上,該電介質膜提 電介質物;以及 之材料於該電介質膜之上,以提供該電
    WWTlfWWT 主體及一澱積其上之摻雜膜以産生一 其間而擴散該摻雜膜中之摻雜物於該半 體之一區内;以及 該界面區使該界面匾回 請專利範圍第10項之方 雜膜含有砷,其中該冷 成矽砷凝結物之速率。 請專利範圍第10項之方 含有下列步驟: 半導體主體及摻雜膜受 主體及摻雜膜,以及之 卻該主體及摻雜膜。 請專利範圍第12項之方 之玻璃以及其中該半導 及配置於該矽主體之一 加熱到至少1097 °C之溫 到一固體相。 法,其中該主體含有矽 卻法係於一足夠迅速而 法,其中該加熱及冷卻 到一加能之輻射熱源以 後去能該加能之輻射熱 法,其中該摻雜膜含有 體主體含有矽,其中該 表面部分上之珅摻雜之 度且之後冷卻。 I.--K------^------、1T------線 (請先閲讀背面之注意事項再填寫本頁) -20- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) A8 Βδ C8 D8 六、申請專利範圍 14. 如申請專利範圍第13項之方法,其中該主體及該摻 雜膜係以一足夠迅速之速率冷卻而避免形成矽砷凝結 物。 15. 如申請專利範圍第13項之方法,其中該加熱及冷卻 之步驟含有下列步驟: 使該半導體主體及摻雜膜受到一加能之輻射熱源K 加熱該主體及摻雜膜,Μ及之後去能該加能之輻射熱 源Κ冷卻該主體及摻雜膜。 丨,--1-—----裝------訂------線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4规格(210X297公釐)
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281068B1 (en) * 1998-04-30 2001-08-28 International Business Machines Corporation Method for buried plate formation in deep trench capacitors
US6218236B1 (en) * 1999-01-28 2001-04-17 International Business Machines Corporation Method of forming a buried bitline in a vertical DRAM device
US6611037B1 (en) * 2000-08-28 2003-08-26 Micron Technology, Inc. Multi-trench region for accumulation of photo-generated charge in a CMOS imager
TW466684B (en) * 2000-09-29 2001-12-01 United Microelectronics Corp Method for forming deep trench capacitor under shallow trench isolation structure
JP4084005B2 (ja) * 2001-06-26 2008-04-30 株式会社東芝 半導体記憶装置及びその製造方法
EP1503411A1 (fr) * 2003-07-30 2005-02-02 St Microelectronics S.A. Lignes conductrices enterrées dans des zones d'isolement
TWI229414B (en) * 2003-10-03 2005-03-11 Promos Technologies Inc Method of fabricating deep trench capacitor
CN100356551C (zh) * 2003-11-21 2007-12-19 联华电子股份有限公司 动态随机存取存储单元及其制造方法
US7041553B2 (en) * 2004-06-02 2006-05-09 International Business Machines Corporation Process for forming a buried plate
US7223653B2 (en) * 2004-06-15 2007-05-29 International Business Machines Corporation Process for forming a buried plate
US7223669B2 (en) * 2004-06-16 2007-05-29 International Business Machines Corporation Structure and method for collar self-aligned to buried plate
US7923815B2 (en) * 2008-01-07 2011-04-12 International Business Machines Corporation DRAM having deep trench capacitors with lightly doped buried plates
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
EP4369368A1 (en) * 2022-11-14 2024-05-15 Murata Manufacturing Co., Ltd. Electrical device comprising capacitor for high-voltage applications and a method for obtaining an electrical device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4355454A (en) * 1979-09-05 1982-10-26 Texas Instruments Incorporated Coating device with As2 -O3 -SiO2
US4666557A (en) * 1984-12-10 1987-05-19 Ncr Corporation Method for forming channel stops in vertical semiconductor surfaces
JP3131436B2 (ja) * 1990-02-26 2001-01-31 株式会社東芝 半導体装置の製造方法
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5618751A (en) * 1996-05-23 1997-04-08 International Business Machines Corporation Method of making single-step trenches using resist fill and recess
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor

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